JP2007295252A - 過電圧保護回路 - Google Patents

Abstract

【課題】単純な構成の過電圧保護回路を低コストに提供する。
【解決手段】バイポーラトランジスタは、ベースとエミッタがショートされると、コレクタ電圧およびエミッタ電圧に関係なく強制的にオフされる。そのため、各スイッチング手段５３，５４がオンしてベースとエミッタがショートされた各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２は、スイッチング手段５２のオン・オフに関係なく強制的にオフされる。その結果、外部端子ＯＵＴからトランジスタＱ２２へ流れるコレクタ電流Ｉ３が遮断される。そして、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２がオフするため、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２の耐圧ＶCEOを高めることができる。
【選択図】 図１

Description

本発明は過電圧保護回路に係り、詳しくは、高電位側電源線と低電位側電源線の間に接続された被保護回路を、前記各電源線間に生じる過電圧から保護するための過電圧保護回路に関するものである。

直流電源の電源電圧に過電圧が発生すると、その直流電源から電源の供給を受けている電子装置が故障するおそれがある。
例えば、車両に搭載された電子制御装置（ＥＣＵ：Electrical Control Unit）は、車載バッテリからバッテリラインを介して電圧の供給を受け、その供給されたバッテリ電圧を電源電圧として動作する。
バッテリ電圧は、例えば１２Ｖ程度の電圧値である。しかし、バッテリラインには、電子制御装置の他にも各種負荷（例えば、種々の車載装置を駆動するためのソレノイドコイルなど）が接続されている。
そのため、車載バッテリから各種負荷への電源の供給と遮断の切り替え時には、ロードダンプと呼ばれる過電圧が発生し、その過電圧がバッテリラインを介して電子制御装置に印加され、電子制御装置の故障を引き起こすおそれがある。

そこで、本出願人は、特許文献１に開示されるように、電源線間に介在する被保護回路を前記電源線間に生じる過電圧から保護する過電圧保護回路において、前記電源線と前記被保護回路との間に接続されたトランジスタと、前記電源線間の電圧が所定の保護電圧値を超えている期間過電圧信号を出力する過電圧検出回路と、前記過電圧検出回路から過電圧信号が出力されていない期間前記トランジスタをオン駆動し、前記過電圧検出回路から過電圧信号が出力されている期間前記トランジスタをオフ駆動する駆動回路とを備えた過電圧保護回路を提案している。

特許文献１の技術では、電源線間に被保護回路とトランジスタとが直列に接続される。そして、前記トランジスタは、電源線間の電圧が所定の保護電圧値以下の場合においてオン駆動され、被保護回路には電源線間の電圧がほぼそのまま印加される。また、前記トランジスタは、電源線間の電圧が所定の保護電圧値を超えている場合においてオフ駆動され、電源線間に生じる過電圧から被保護回路を保護する。そのため、被保護回路の過電圧に対する耐圧は、被保護回路自体が持つ耐圧と前記トランジスタが持つ耐圧との加算値となるので、被保護回路自体の構成に変更を加えることなく耐圧の向上つまり過電圧保護が図られる。
特開２００２−２７１１８３号公報（第１〜６頁、図１〜図３）

図６は、特許文献１における第２の実施形態（図２参照）の制御ＩＣ（Integrated Circuit）２４の要部構成を示す回路図である。尚、図６において、特許文献１における第２の実施形態と同一の構成部材については符号を等しくしてある。
制御ＩＣ２４は、過電圧検出回路１２、電源端子１５，１６、電源線１７，１８、被保護回路に該当する機能回路２５、抵抗Ｒ１１、駆動回路に該当する抵抗Ｒ１８、ＮＰＮトランジスタＱ１１から構成されている。

正側（プラス側）電源線１７は正側電源端子１５に接続され、正側電源端子１５は正側バッテリラインを介して車載バッテリの正側端子に接続されて電源電圧（バッテリ電圧）Ｖccが印加されている。
負側（マイナス側）電源線１８は負側電源端子１６に接続され、負側電源端子１６は負側バッテリラインを介して車載バッテリの負側端子に接続されて接地されている。

過電圧検出回路１２は、抵抗Ｒ１２，Ｒ１３、ＮＰＮトランジスタＱ１２、ツェナーダイオードＺＤから構成されている。
尚、特許文献１における第２の実施形態では、逆方向接続された３個のツェナーダイオード（ＺＤ１１〜ＺＤ１３）と、順方向接続された２個のダイオード（Ｄ１１，Ｄ１２）を使用している。
それに対して、図６では、３個のツェナーダイオード（ＺＤ１１〜ＺＤ１３）を１個のツェナーダイオードＺＤに置き換えると共に、２個のダイオード（Ｄ１１，Ｄ１２）を省いてあるが、過電圧検出回路１２の基本動作に変わりはない。

機能回路２５は、各ＮＰＮトランジスタＱ２１，Ｑ２２から構成されるカレントミラー回路２３、定電流源ＳＣ、外部端子ＯＵＴから構成されている。
定電流源ＳＣは、特許文献１における第２の実施形態の定電流回路２７（カレントミラー回路２６、抵抗Ｒ１９）、各トランジスタＱ１８，Ｑ２０、抵抗Ｒ１７、入力端子２２に該当する。
トランジスタＱ２２のコレクタに接続された外部端子ＯＵＴには、機能回路２５内の他の回路素子（図示略）が接続されている。尚、特許文献１における第２の実施形態には、外部端子ＯＵＴが記載されていない。

このように構成された制御ＩＣ２４において、通常動作時には、電源電圧Ｖccが通常電圧（例えば１２Ｖ）であり保護電圧値Ｖａ未満であるため、ツェナーダイオードＺＤにツェナー電圧（降伏電圧）を超えた逆方向電圧が印加されず降伏電流が流れないため、トランジスタＱ１２はオフし、抵抗Ｒ１８を介してトランジスタＱ１１にベース電流が流れ、トランジスタＱ１１は飽和オン状態となる。
そのため、カレントミラー回路２３によって設定された電流を、外部端子ＯＵＴから各トランジスタＱ２２，Ｑ１１へそのコレクタ電流として流すことができる。

電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時には、ツェナーダイオードＺＤにツェナー電圧を超えた逆方向電圧が印加されて降伏電流が流れ、トランジスタＱ１２のベース電圧が上昇するため、トランジスタＱ１２はオンする。すると、トランジスタＱ１１のベース電圧はトランジスタＱ１２のオン時のコレクタ・エミッタ間電圧ＶCEとなり、トランジスタＱ１１は、そのベース・エミッタ間がほぼショート（短絡）された状態となるためオフする。
そのため、外部端子ＯＵＴから各トランジスタＱ２２，Ｑ１１へ流れるコレクタ電流が遮断される。そして、トランジスタＱ１１がオフのときトランジスタＱ２２がオフするため、各トランジスタＱ１１，Ｑ２２のコレクタ・エミッタ間耐圧ＶCEOを高めることができる。

このように、制御ＩＣ２４では、各電源線１７，１８間に機能回路２５とトランジスタＱ１１が直列接続され、各トランジスタＱ１１，Ｑ２２が直列２段接続されている。
そして、電源電圧Ｖccの過電圧時にはトランジスタＱ１１がオフ駆動されるので、電源電圧Ｖccに対する機能回路２５の耐圧がトランジスタＱ１１のコレクタ・エミッタ間耐圧ＶCER だけ高まり、機能回路２５が電源電圧Ｖccの過電圧から保護される。

しかし、制御ＩＣ２４では、通常動作時において、各トランジスタＱ２１，Ｑ２２のコレクタ電流を加算した電流量をトランジスタＱ１１に流す必要がある。そのため、トランジスタＱ１１のトランジスタサイズを、少なくともトランジスタＱ２２と同等かそれ以上に設定しておく必要がある。
従って、制御ＩＣ２４を１個の半導体チップ（ワンチップ）上に集積化したモノリシックＩＣによって構成した場合には、トランジスタＱ１１のトランジスタサイズが半導体チップの小型化（縮小化）に対して障害になるという問題があった。
そして、制御ＩＣ２４は、トランジスタ１１および駆動回路に相当する抵抗Ｒ１８を用いるため、トランジスタ１１および抵抗Ｒ１８の分だけ回路構成が複雑になり、製造コストが増大するという問題もあった。

ところで、特許文献１における第１の実施形態（図１参照）でも、第２の実施形態と同様にトランジスタＱ１１を設けているため同じ問題があった。
また、特許文献１における第３の実施形態（図３参照）は、第１の実施形態におけるＮＰＮトランジスタＱ１１をＮチャネルＭＯＳトランジスタＱ２５に置き換えたものであるため、第２の実施形態と同様の問題（トランジスタＱ２５のトランジスタサイズが半導体チップの小型化に対して障害になるという問題）があった。

本発明は上記問題を解決するためになされたものであって、その目的は、単純な構成の過電圧保護回路を低コストに提供することにある。
また、本発明の別の目的は、モノリシックＩＣによって構成した場合に半導体チップを小型化可能な過電圧保護回路を提供することにある。

請求項１に記載の発明は、
高電位側電源線（１７）と低電位側電源線（１８）の間に接続された被保護回路（２５）を、前記各電源線間に生じる過電圧から保護するための過電圧保護回路であって、
前記被保護回路の内部にて前記各電源線の少なくともいずれかに接続されたトランジスタ（Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２）と、
前記各電源線間の電圧が所定の保護電圧値（Ｖａ）以上かどうかを検出する過電圧検出手段（５５，５６）と、
その過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記トランジスタのベースとエミッタまたはゲートとソースの間をショートさせるスイッチング手段（５３，５４）とを備えたことを技術的特徴とする。

請求項２に記載の発明は、
高電位側電源線（１７）と低電位側電源線（１８）の間に接続された被保護回路（２５）を、前記各電源線間に生じる過電圧から保護するための過電圧保護回路であって、
前記被保護回路の内部にて前記低電位側電源線に接続された第１トランジスタ（Ｑ２１，Ｑ２２）と、
前記各電源線間の電圧が所定の保護電圧値（Ｖａ）以上かどうかを検出する第１過電圧検出手段（５５）と、
その第１過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記第１トランジスタのベースとエミッタまたはゲートとソースの間をショートさせる第１スイッチング手段（５３）と、
前記被保護回路の内部にて前記高電位側電源線に接続された第２トランジスタ（Ｑ５１，Ｑ５２）と、
前記各電源線間の電圧が保護電圧値以上かどうかを検出する第２過電圧検出手段（５６）と、
その第２過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記第２トランジスタのベースとエミッタまたはゲートとソースの間をショートさせる第２スイッチング手段（５４）と
を備えたことを技術的特徴とする。

請求項３に記載の発明は、
請求項２に記載の過電圧保護回路において、
前記各過電圧検出手段（５５，５６）は、
所定のインピーダンス値を有する第１インピーダンス手段（６１）および第２インピーダンス手段（６３）と、
両端間の電圧を一定電圧にクランプした状態で当該両端間に電流を流すクランプ手段（６４）とを備え、
前記高電位側電源線（１７）と前記低電位側電源線（１８）の間には、第１インピーダンス手段（６１）、クランプ手段（６４）、第２インピーダンス手段（６３）がこの順番で直列接続され、
前記クランプ手段と前記第２インピーダンス手段の間の第１ノード（α）は、前記第１スイッチング手段（５３）に接続され、
前記第１インピーダンス手段と前記クランプ手段の間の第２ノード（β）は、前記第２スイッチング手段（５４）に接続され、
前記第１スイッチング手段（５３）は、前記第１ノード（α）の電圧から前記低電位側電源線の電圧を差し引いた差電圧値が第１所定電圧以上の場合に、前記第１トランジスタのベースとエミッタまたはゲートとソースの間をショートさせ、
前記第２スイッチング手段（５４）は、前記高電位側電源線の電圧から前記第２ノード（β）の電圧を差し引いた差電圧値が第２所定電圧以上の場合に、前記第２トランジスタのベースとエミッタまたはゲートとソースの間をショートさせることを技術的特徴とする。

請求項４に記載の発明は、
請求項３に記載の過電圧保護回路において、
前記クランプ手段（６４）と前記第２インピーダンス手段（６３）の間に接続された第３インピーダンス手段（６２）を備え、
前記第１ノード（α）は、前記第３インピーダンス手段（６２）と前記第２インピーダンス手段（６３）の間に設けられていることを技術的特徴とする。

請求項５に記載の発明は、
請求項３または請求項４に記載の過電圧保護回路において、
前記各インピーダンス手段（６１〜６３）は抵抗（Ｒａ，Ｒｃ，Ｒｂ）から成り、
前記クランプ手段（６４）は逆方向接続されたツェナーダイオード（ＺＤ）から成ることを技術的特徴とする。

請求項６に記載の発明は、
請求項１〜５のいずれか１項に記載の過電圧保護回路において、
前記スイッチング手段（５３，５４）は、前記トランジスタ（Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２）のベースとエミッタまたはゲートとソースの間に接続されたトランジスタ（Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２）から成ることを技術的特徴とする。

請求項７に記載の発明は、
請求項１〜６のいずれか１項に記載の過電圧保護回路において、
前記過電圧検出手段（５５，５６）および前記スイッチング手段（５３，５４）が１個の半導体チップ上に集積化されていることを技術的特徴とする。

＜請求項１＞
請求項１の発明において、各電源線（１７，１８）間に生じる電源電圧（Ｖcc）が保護電圧（Ｖａ）以上になった過電圧時には、検出手段（５５，５６）がその過電圧状態を検出し、スイッチング手段（５３，５４）がトランジスタ（Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２）のベースとエミッタまたはゲートとソースの間をショートさせる。
尚、保護電圧（Ｖａ）は、特許文献１に開示されているように、電源電圧（Ｖcc）の通常電圧よりも高く且つ被保護回路（２５）の有する耐圧よりも低い電圧値に設定されている。

ここで、前記トランジスタがバイポーラトランジスタの場合には、ベースとエミッタがショートされると、コレクタ電圧およびエミッタ電圧に関係なく強制的にオフされる。
また、前記トランジスタがＮチャネルまたはＰチャネルの各種トランジスタの場合には、ゲートとソースがショートされると、ドレイン電圧およびソース電圧に関係なく強制的にオフされる。
その結果、トランジスタのコレクタ・エミッタ間耐圧またはドレイン・ゲート間耐電圧を高めることができる。
尚、各種トランジスタには、例えば、ＭＯＳトランジスタ、ＩＧＢＴ、ＳＩＴ、ＪＦＥＴなどがある。

このように、請求項１の発明では、各電源線間に被保護回路のみが接続されており、特許文献１のトランジスタＱ１１，Ｑ２５に相当するトランジスタが設けられていない。
そして、電源電圧の過電圧時には、被保護回路の内部にて各電源線に接続されたトランジスタのベースとエミッタまたはゲートとソースの間を各スイッチング手段がショートさせることにより、トランジスタを強制的にオフさせるため、被保護回路を電源電圧の過電圧から保護することができる。

また、請求項１の発明では、特許文献１のトランジスタＱ１１，Ｑ２５に相当するトランジスタを用いないため、過電圧保護回路をモノリシックＩＣによって構成した場合に、当該モノリシックＩＣが形成された半導体チップ上における過電圧保護回路の占有面積を、トランジスタＱ１１，Ｑ２５のトランジスタサイズの分だけ特許文献１よりも小さくすることが可能になり、半導体チップの小型化を図ることができる。
そして、請求項１の発明では、特許文献１のトランジスタＱ１１，Ｑ２５および駆動回路に相当する構成を用いないため、その分だけ回路構成が単純になり、過電圧保護回路の製造コストを低減できる。

＜請求項２：第１実施形態に該当＞
請求項２の発明において、各電源線（１７，１８）間に生じる電源電圧（Ｖcc）が保護電圧（Ｖａ）以上になった過電圧時には、各検出手段（５５，５６）がその過電圧状態を検出し、第１スイッチング手段（５３）が第１トランジスタ（Ｑ２１，Ｑ２２）のベースとエミッタまたはゲートとソースの間をショートさせ、第２スイッチング手段（５４）が第２トランジスタ（Ｑ５１，Ｑ５２）のベースとエミッタまたはゲートとソースの間をショートさせる。
従って、請求項２の発明によれば、請求項１の発明と同様の作用・効果が得られる。

加えて、請求項２の発明では、電源電圧の過電圧時に、低電位側電源線（１８）に接続された第１トランジスタ（Ｑ２１，Ｑ２２）をショートさせると共に、高電位側電源線（１７）に接続された第２トランジスタ（Ｑ５１，Ｑ５２）をショートさせるため、第１トランジスタと第２トランジスタの両方の耐圧分だけ被保護回路（２５）の耐圧を高めることができる。
従って、請求項２の発明によれば、第１トランジスタと第２トランジスタのいずれか一方のみを設ける場合に比べて、被保護回路の耐圧を更に高めることが可能になるため、被保護回路を電源電圧の過電圧からより確実に保護できる。

＜請求項３：第２実施形態に該当＞
請求項３の発明において、第１スイッチング手段（５３）は、第１ノード（α）の電圧から低電位側電源線（１８）の電圧を差し引いた差電圧値が第１所定電圧以上の場合に、第１トランジスタ（Ｑ２１，Ｑ２２）のベースとエミッタまたはゲートとソースの間をショートさせる。
また、第２スイッチング手段（５４）は、高電位側電源線（１７）の電圧から第２ノード（β）の電圧を差し引いた差電圧値が第２所定電圧以上の場合に、第２トランジスタ（Ｑ５１，Ｑ５２）のベースとエミッタまたはゲートとソースの間をショートさせる。

そして、第１ノード（α）と第２ノード（β）の電圧値は、各インピーダンス手段（６１，６３）のインピーダンス値およびクランプ手段（６４）の一定電圧（クランプ電圧）によって決定される。
そこで、電源電圧（Ｖcc）が保護電圧（Ｖａ）以上になった過電圧時に、クランプ手段（６４）の両端間電圧が一定電圧にクランプされると、第１ノード（α）の電圧から低電位側電源線（１８）の電圧を差し引いた差電圧値が第１所定電圧以上になると共に、高電位側電源線（１７）の電圧から第２ノード（β）の電圧を差し引いた差電圧値が第２所定電圧以上になるように、各インピーダンス手段（６１，６３）のインピーダンス値およびクランプ手段（６４）のクランプ電圧を設定しておく。

このようにすれば、請求項３の発明においても、電源電圧が保護電圧以上になった過電圧時に、各スイッチング手段（５３，５４）によって各トランジスタ（Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２）がショートされるため、請求項２の発明と同様の作用・効果が得られる。

＜請求項４：第２実施形態に該当＞
請求項４の発明によれば、クランプ手段（６４）と第２インピーダンス手段（６３）の間に第３インピーダンス手段（６２）を接続することにより、電源電圧（Ｖcc）の過電圧時に、直列接続された各インピーダンス手段（６１〜６３）およびクランプ手段（６４）に過電流が流れるのを更に確実に防止できる。

＜請求項５：第１実施例および第２実施例に該当＞
請求項５の発明によれば、各インピーダンス手段（６１〜６３）を抵抗（Ｒａ，Ｒｃ，Ｒｂ）だけで構成すると共に、クランプ手段（６４）をツェナーダイオード（ＺＤ）だけで構成することが可能になるため、請求項３または請求項４の発明の作用・効果を更に高めることができる。

＜請求項６：第１実施例および第２実施例に該当＞
請求項６に記載によれば、各スイッチング手段（５３，５４）を１個トランジスタ（Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２）だけで構成することが可能になるため、請求項１〜５の発明の作用・効果を更に高めることができる。

＜請求項７＞
請求項７の発明によれば、過電圧保護回路を１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成可能になるため、小型化できると共に低コストに提供できる。

＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。

「高電位側電源線」は、正側電源線１７に該当する。
「低電位側電源線」は、負側電源線１８に該当する。
「被保護回路」は、機能回路２５に該当する。
「第１トランジスタ」は、トランジスタＱ２１，Ｑ２２に該当する。
「第２トランジスタ」は、トランジスタＱ５１，Ｑ５２に該当する。

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図６に示した従来技術と同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

＜第１実施形態＞
図１は、第１実施形態の過電圧保護回路５０を示す回路図である。
過電圧保護回路５０は、各電源線１７，１８間に生じる電源電圧Ｖccの過電圧から被保護回路としての機能回路２５を保護する。
過電圧保護回路５０は、電源端子１５，１６、電源線１７，１８、カレントミラー回路２３，５１、スイッチング手段５２〜５４、過電圧検出手段５５，５６、定電流源５７、外部端子ＯＵＴから構成されている。
尚、機能回路２５および過電圧保護回路５０は、１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されている。

被保護回路に該当する機能回路２５は、各カレントミラー回路２３，５１と、その他の回路素子（図示略）から構成されている。
カレントミラー回路５１は、ＰＮＰトランジスタＱ５１，Ｑ５２から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＱ５１，Ｑ５２のエミッタは正側電源線１７に接続され、それらエミッタには正側電源線１７から正側電源端子１５を介して電源電圧Vccが印加され、入力側トランジスＱ５１のベースは出力側トランジスタＱ５２のベースに結合（接続）されている。

入力側トランジスタＱ５１はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタはスイッチング手段５２から定電流源５７を介して負側電源線１８に接続され、負側電源線１８は負側電源端子１６を介して接地されている。

カレントミラー回路２３は、ＮＰＮトランジスタＱ２１，Ｑ２２から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＱ２１，Ｑ２２のエミッタは負側電源線１８に接続され、それらエミッタは負側電源線１８から負側電源端子１６を介して接地され、入力側トランジスＱ２１のベースは出力側トランジスタＱ２２のベースに結合（接続）されている。

入力側トランジスタＱ２１はベースとコレクタを結合したダイオード接続にされており、そのベースおよびコレクタは、カレントミラー回路５１の出力側トランジスタＱ５２のコレクタに接続されている。
出力側トランジスタＱ２２のコレクタは外部端子ＯＵＴに接続され、外部端子ＯＵＴには機能回路２５内の他の回路素子（図示略）が接続されている。

第１スイッチング手段５３は、カレントミラー回路２３を構成する各トランジスタＱ２１，Ｑ２２のベース・エミッタ間に接続されている。
第１過電圧検出手段５５は、電源電圧Ｖccが保護電圧値Ｖａ以上の場合にはスイッチング手段５３をオンさせ、電源電圧Ｖccが保護電圧値Ｖａ未満の場合にはスイッチング手段５３をオフさせる。
そして、スイッチング手段５３がオンすると、各トランジスタＱ２１，Ｑ２２のベースとエミッタはスイッチング手段５３を介してショートされる。

第２スイッチング手段５４は、カレントミラー回路５１を構成する各トランジスタＱ５１，Ｑ５２のベース・エミッタ間に接続されている。
第２過電圧検出手段５６は、電源電圧Ｖccが保護電圧値Ｖａ以上の場合にはスイッチング手段５４をオンさせ、電源電圧Ｖccが保護電圧値Ｖａ未満の場合にはスイッチング手段５４をオフさせる。
そして、スイッチング手段５４がオンすると、各トランジスタＱ５１，Ｑ５２のベースとエミッタはスイッチング手段５４を介してショートされる。

スイッチング手段５２がオンすると、定電流源５７とトランジスタＱ５１は直列接続される。ここで、各トランジスタＱ５１，Ｑ５２のベース電流はトランジスタＱ５１のコレクタ電流に比べて十分に小さいため、トランジスタＱ５１のコレクタ電流は定電流源５７が流す定電流Ｉ１と等しいとみなせる。

各トランジスタＱ５２，Ｑ２１は直列接続され、各トランジスタＱ２１，Ｑ２２のベース電流は各トランジスタＱ５２，Ｑ２１のコレクタ電流に比べて十分に小さいため、各トランジスタＱ５２，Ｑ２１には共通のコレクタ電流Ｉ２が流れるとみなせる。

カレントミラー回路５１において、出力側トランジスタＱ５２のコレクタ電流Ｉ２を入力側トランジスタＱ５１のコレクタ電流Ｉ１で除算した値（Ｉ２／Ｉ１）がミラー係数であり、そのミラー係数は各トランジスタＱ５１，Ｑ５２のトランジスタサイズに対応する。
カレントミラー回路２３において、出力側トランジスタＱ２２のコレクタ電流Ｉ３を入力側トランジスタＱ２１のコレクタ電流Ｉ２で除算した値（Ｉ３／Ｉ２）がミラー係数であり、そのミラー係数は各トランジスタＱ２１，Ｑ２２のトランジスタサイズに対応する。

尚、各カレントミラー回路２３，５１において、入力側トランジスタと出力側トランジスタが同一トランジスタサイズの場合にはミラー係数が「１」になり、入力側トランジスタのコレクタ電流と出力側トランジスタのコレクタ電流とが等しくなる。

このように、各カレントミラー回路２３，５１は定電流回路を構成しているため、通常動作時にスイッチング手段５２がオンすると、定電流源５７の定電流Ｉ１と各カレントミラー回路２３，５１のミラー係数とによって設定されたコレクタ電流Ｉ３を、外部端子ＯＵＴからトランジスタＱ２２へ流すことができる。

電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時には、各検出手段５５，５６が各スイッチング手段５３，５４をオンさせるため、各トランジスタＱ２１，Ｑ２２のベースとエミッタはスイッチング手段５３を介してショートされ、各トランジスタＱ５１，Ｑ５２のベースとエミッタはスイッチング手段５４を介してショートされる。
尚、保護電圧値Ｖａは、特許文献１に開示されているように、電源電圧Ｖccの通常電圧よりも高く且つ機能回路２５の有する耐圧よりも低い電圧値に設定されている。

バイポーラトランジスタは、ベースとエミッタがショートされると、コレクタ電圧およびエミッタ電圧に関係なく強制的にオフされる。
そのため、各スイッチング手段５３，５４がオンしてベースとエミッタがショートされた各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２は、スイッチング手段５２のオン・オフに関係なく強制的にオフされる。
その結果、外部端子ＯＵＴからトランジスタＱ２２へ流れるコレクタ電流Ｉ３が遮断される。そして、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２がオフするため、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２のコレクタ・エミッタ間耐圧ＶCEOを高めることができる。

このように、第１実施形態の過電圧保護回路５０では、各電源線１７，１８間に機能回路２５のみが接続されており、特許文献１のトランジスタＱ１１，Ｑ２５に相当するトランジスタが設けられていない。
そして、電源電圧Ｖccの過電圧時には、機能回路２５を構成する各カレントミラー回路２３，５１の各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２のベースとエミッタを各スイッチング手段５３，５４がショートさせることにより、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２を強制的にオフさせるため、機能回路２５を電源電圧Ｖccの過電圧から保護することができる。

加えて、第１実施形態では、電源電圧Ｖccの過電圧時に、負側電源線１８に接続された各トランジスタＱ２１，Ｑ２２をショートさせると共に、正側電源線１７に接続された各トランジスタＱ５１，Ｑ５２をショートさせるため、各トランジスタＱ２１，Ｑ２２と各トランジスタＱ５１，Ｑ５２の両方の耐圧分だけ機能回路２５の耐圧を高めることができる。
従って、第１実施形態によれば、各トランジスタＱ２１，Ｑ２２と各トランジスタＱ５１，Ｑ５２のいずれか一方のみを設ける場合に比べて、機能回路２５の耐圧を更に高めることが可能になるため、機能回路２５を電源電圧Ｖccの過電圧からより確実に保護できる。

また、第１実施形態では、特許文献１のトランジスタＱ１１，Ｑ２５に相当するトランジスタを用いないため、各回路２５，５０を構成するモノリシックＩＣの半導体チップ上における過電圧保護回路５０の占有面積を、トランジスタＱ１１，Ｑ２５のトランジスタサイズの分だけ特許文献１よりも小さくすることが可能になり、半導体チップの小型化を図ることができる。
そして、第１実施形態では、特許文献１のトランジスタＱ１１，Ｑ２５および駆動回路に相当する構成を用いないため、その分だけ回路構成が単純になり、過電圧保護回路５０を構成するモノリシックＩＣの製造コストを低減できる。

＜第２実施形態＞
図２は、第１実施形態の過電圧保護回路５０を更に具体化した第２実施形態の過電圧保護回路６０を示す回路図である。
過電圧保護回路６０において、過電圧保護回路５０と異なるのは、各検出手段５５，５６を各インピーダンス手段６１〜６３およびクランプ手段６４によって構成した点だけである。
各電源線１７，１８間には、第１インピーダンス手段６１、クランプ手段６４、第３インピーダンス手段６２、第２インピーダンス手段６３がこの順番で直列接続されている。

各インピーダンス手段６２，６３間の第１ノードαは、スイッチング手段５３に接続されている。
インピーダンス手段６１とクランプ手段６４の間の第２ノードβは、スイッチング手段５３に接続されている。

各インピーダンス手段６１〜６３はそれぞれ所定のインピーダンス値を有している。
クランプ手段６４は、その両端間の電圧を一定電圧（クランプ電圧）にクランプした状態で当該両端間に電流を流す機能を有している。
スイッチング手段５３は、ノードαの電圧値から接地電圧（＝０Ｖ）を差し引いた差電圧値（つまり、ノードαの電圧値）が第１所定電圧以上の場合にオンする。
スイッチング手段５４は、電源電圧Ｖccからノードβの電圧値を差し引いた差電圧値が第２所定電圧以上の場合にオンする。

各ノードα，βの電圧値は、各インピーダンス手段６１〜６３のインピーダンス値およびクランプ手段６４のクランプ電圧によって決定される。
そして、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時に、クランプ手段６４の両端間電圧が一定電圧にクランプされると、ノードαの電圧値が第１所定電圧以上になると共に、電源電圧Ｖccからノードβの電圧値を差し引いた差電圧値が第２所定電圧以上になるように、各インピーダンス手段６１〜６３のインピーダンス値およびクランプ手段６４のクランプ電圧が設定されている。

そのため、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時には、各スイッチング手段５３，５４がオンし、各トランジスタＱ２１，Ｑ２２のベースとエミッタはスイッチング手段５３を介してショートされ、各トランジスタＱ５１，Ｑ５２のベースとエミッタはスイッチング手段５４を介してショートされる。
従って、第２実施形態の過電圧保護回路６０においても、第１実施形態の過電圧保護回路５０と同様の作用・効果が得られる。

尚、インピーダンス手段６２は、ノードαの電圧値を設定すると共に、電源電圧Ｖccの過電圧時に、直列接続された各インピーダンス手段６１〜６３およびクランプ手段６４に過電流が流れるのを防止するために設けられている。
従って、インピーダンス手段６２を設ければ、各インピーダンス手段６１，６３およびクランプ手段６４だけを設けた場合に比べて、各インピーダンス手段６１〜６３およびクランプ手段６４に過電流が流れるのを更に確実に防止できるが、インピーダンス手段６２は省いてもよい。

次に、第２実施形態の過電圧保護回路６０を更に具体化した各実施例について図面を参照しながら説明する。尚、各実施例において、過電圧保護回路６０と同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

＜第１実施例＞
図３は、第１実施例の過電圧保護回路７０を示す回路図である。
過電圧保護回路７０において、過電圧保護回路６０と異なるのは以下の点だけである。

［１−１］各インピーダンス手段６１〜６３が各抵抗Ｒａ〜Ｒｃによって構成されている。
［１−２］クランプ手段６４がツェナーダイオードＺＤによって構成されている。

［１−３］スイッチング手段５３がＮＰＮトランジスタＱ７１によって構成されている。トランジスタＱ７１のコレクタは各トランジスタＱ２１，Ｑ２２のベースに接続され、トランジスタＱ７１のエミッタは各トランジスタＱ２１，Ｑ２２のエミッタに接続され、トランジスタＱ７１のベースは各抵抗Ｒｂ，Ｒｃ間のノードαに接続されている。
［１−４］スイッチング手段５４がＰＮＰトランジスタＱ７２によって構成されている。トランジスタＱ７２のコレクタは各トランジスタＱ５１，Ｑ５２のベースに接続され、トランジスタＱ７２のエミッタは各トランジスタＱ５１，Ｑ５２のエミッタに接続され、トランジスタＱ７２のベースは抵抗ＲａとツェナーダイオードＺＤの間のノードβに接続されている。

ツェナーダイオードＺＤは、その両端間の電圧を一定のツェナー電圧（降伏電圧）にクランプした状態で当該両端間に電流を流す機能を有している。
トランジスタＱ７１は、ベース電圧（ノードαの電圧値）からエミッタ電圧（接地電圧）を差し引いた差電圧値であるベース・エミッタ間電圧ＶBEが第１所定電圧（例えば０．７Ｖ）以上の場合にオンする。
トランジスタＱ７２は、エミッタ電圧（電源電圧Ｖcc）からベース電圧（ノードβの電圧値）を差し引いた差電圧値であるベース・エミッタ間電圧ＶBEが第２所定電圧（例えば０．７Ｖ）以上の場合にオンする。

各ノードα，βの電圧値は、各抵抗Ｒａ〜Ｒｃの抵抗値およびツェナーダイオードＺＤのツェナー電圧によって決定される。
そして、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時に、ツェナーダイオードＺＤの両端間電圧がツェナー電圧にクランプされると、ノードαの電圧値が第１所定電圧以上になると共に、電源電圧Ｖccからノードβの電圧値を差し引いた差電圧値が第２所定電圧以上になるように、各抵抗Ｒａ〜Ｒｃの抵抗値およびツェナーダイオードＺＤのツェナー電圧が設定されている。

そのため、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時には、各トランジスタＱ７１，Ｑ７２がオンし、各トランジスタＱ２１，Ｑ２２のベースとエミッタはトランジスタＱ７１を介してショートされ、各トランジスタＱ５１，Ｑ５２のベースとエミッタはトランジスタＱ７２を介してショートされる。
従って、第１実施例の過電圧保護回路７０においても、第２実施形態の過電圧保護回路６０と同様の作用・効果が得られる。

尚、抵抗Ｒｂは、ノードαの電圧値を設定すると共に、電源電圧Ｖccの過電圧時に、直列接続された各抵抗Ｒａ〜ＲｃおよびツェナーダイオードＺＤに過電流が流れるのを防止するために設けられている。
従って、抵抗Ｒｂを設ければ、各抵抗Ｒａ，ＲｃおよびツェナーダイオードＺＤだけを設けた場合に比べて、各抵抗Ｒａ〜ＲｃおよびツェナーダイオードＺＤに過電流が流れるのを更に確実に防止できるが、抵抗Ｒｂは省いてもよい。

＜第２実施例＞
図４は、第２実施例の過電圧保護回路８０を示す回路図である。
過電圧保護回路８０において、過電圧保護回路７０と異なるのは以下の点だけである。

［２−１］ＮＰＮトランジスタＱ７１がＮチャネルＭＯＳトランジスタＱ８１に置き換えられている。トランジスタＱ８１のドレインは各トランジスタＱ２１，Ｑ２２のベースに接続され、トランジスタＱ８１のソースは各トランジスタＱ２１，Ｑ２２のエミッタに接続され、トランジスタＱ８１のゲートは各抵抗Ｒｂ，Ｒｃ間のノードαに接続されている。
［２−２］ＰＮＰトランジスタＱ７２がＰチャネルＭＯＳトランジスタＱ８２に置き換えられている。トランジスタＱ８２のドレインは各トランジスタＱ５１，Ｑ５２のベースに接続され、トランジスタＱ８２のソースは各トランジスタＱ５１，Ｑ５２のエミッタに接続され、トランジスタＱ８２のゲートは抵抗ＲａとツェナーダイオードＺＤの間のノードβに接続されている。

トランジスタＱ８１は、ゲート電圧（ノードαの電圧値）からソース電圧（接地電圧）を差し引いた差電圧値であるゲート・ソース間電圧ＶGSが第１所定電圧（例えば１Ｖ）以上の場合にオンする。
トランジスタＱ８２は、ソース電圧（電源電圧Ｖcc）からゲート電圧（ノードβの電圧値）を差し引いた電圧値であるゲート・ソース間電圧ＶGSが第２所定電圧（例えば１Ｖ）以上の場合にオンする。

そして、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時に、ツェナーダイオードＺＤの両端間電圧がツェナー電圧にクランプされると、ノードαの電圧値が第１所定電圧以上になると共に、電源電圧Ｖccからノードβの電圧値を差し引いた差電圧値が第２所定電圧以上になるように、各抵抗Ｒａ〜Ｒｃの抵抗値およびツェナーダイオードＺＤのツェナー電圧が設定されている。

そのため、電源電圧Ｖccが保護電圧値Ｖａ以上になった過電圧時には、各トランジスタＱ８１，Ｑ８２がオンし、各トランジスタＱ２１，Ｑ２２のベースとエミッタはトランジスタＱ８１を介してショートされ、各トランジスタＱ５１，Ｑ５２のベースとエミッタはトランジスタＱ８２を介してショートされる。
従って、第２実施例の過電圧保護回路８０においても、第１実施例の過電圧保護回路７０と同様の作用・効果が得られる。

加えて、第２実施例の過電圧保護回路８０は、バイポーラトランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２とＭＯＳトランジスタＱ８１，Ｑ８２を用いるＢｉ−ＣＭＯＳ（Bipolar−Complementary MOS）構成であり、ＭＯＳトランジスタＱ８１，Ｑ８２の動作速度は、第１実施例の過電圧保護回路７０におけるバイポーラトランジスタＱ７１，Ｑ７２の動作速度より速い。
そのため、第２実施例によれば、電源電圧Ｖccの過電圧時に、第１実施例よりも速やかに各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２をオフさせることが可能であるため、過電圧保護の反応速度を高めることができる。

但し、バイポーラトランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２，Ｑ７１，Ｑ７２のみを用いるバイポーラ構成の第１実施例に比べ、Ｂｉ−ＣＭＯＳ構成の第２実施例では、半導体チップの作製時の工程が多くなりマスク枚数も増えるため製造コストが増大する。

＜応用例＞
図５は、第１実施例の過電圧保護回路７０を使用した応用例のバッファ回路９０を示す回路図である。
モノリシックＩＣによって構成されたバッファ回路９０は、過電圧保護回路７０、抵抗９１〜９４、比較器９５、端子９６，９７を備え、外部に設けられたスイッチ９８に接続されている。

バッファ回路９０では、過電圧保護回路７０から定電流源５７が省かれている。
また、バッファ回路９０では、カレントミラー回路２３を構成する各トランジスタＱ２１，Ｑ２２のエミッタが、第１実施例の過電圧保護回路７０のように負側電源線１８には接続されておらず、端子９６に接続されると共に、比較器９５の非反転入力端子（プラス入力端子）に接続されている。そして、各トランジスタＱ２１，Ｑ２２のエミッタは、抵抗９１を介して正側電源線１７に接続されている。

トランジスタＱ２２のコレクタは、抵抗９２を介して正側電源線１７に接続されている。
端子９６はスイッチ９８を介して接地されている。
各電源線１７，１８間には各抵抗９３，９４が直列接続され、各抵抗９３，９４間のノードは比較器９５の反転入力端子（マイナス入力端子）に接続されている。
比較器９５の出力端子は、端子９７に接続されると共に、スイッチング手段５２に接続されている。

このように構成されたバッファ回路９０において、スイッチ９８がオンされた場合には比較器９５から端子９７を介してローレベルの出力信号が出力され、スイッチ９８がオフされた場合には比較器９５から端子９７を介してハイレベルの出力信号が出力される。

このとき、スイッチ９８のオン・オフ操作が繰り返されると、スイッチ９８の接点に酸化皮膜が形成され、その酸化皮膜によりオン抵抗が増大するため、スイッチ９８のオン時に端子９６の電圧が接地電圧より高くなってしまい、スイッチ９８がオンしても端子９７からローレベルの正常な出力信号が出力されなくなるおそれがある。

そこで、比較器９５の出力信号がローレベルのときにスイッチング手段５２をオンさせ、トランジスタＱ２２のコレクタ電流Ｉ３を端子９６からスイッチ９８に流すことにより、スイッチ９８の接点に形成された酸化皮膜を破壊して除去する。
その結果、スイッチ９８がオン操作される度に接点に電流が流れて酸化皮膜が取り除かれ、スイッチ９８の接点を常に清浄に維持することが可能になるため、バッファ回路９０を正常に動作させて端子９７から所望のレベルの出力信号を出力できる。

＜別の実施形態＞
本発明は上記各実施形態（実施例）に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態（実施例）と同等もしくはそれ以上の作用・効果を得ることができる。

［１］ＮチャネルＭＯＳトランジスタＱ８１をＮチャネルの各種トランジスタに置き換えてもよい。
また、ＰチャネルＭＯＳトランジスタＱ８２をＰチャネルの各種トランジスタに置き換えてもよい。
尚、各種トランジスタには、例えば、ＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＩＴ（Static Induction Transistor）、ＪＦＥＴ（Junction Field Effect Transistor） などがある。

［２］ＮＰＮトランジスタＱ２１，Ｑ２２をＮチャネルの前記各種トランジスタに置き換えてもよい。
また、ＰＮＰトランジスタＱ５１，Ｑ５２をＰチャネルの前記各種トランジスタに置き換えてもよい。

ＮチャネルまたはＰチャネルの前記各種トランジスタは、ゲートとソースがショートされると、ドレイン電圧およびソース電圧に関係なく強制的にオフされる。
そのため、各スイッチング手段５３，５４（各トランジスタＱ７１，Ｑ７１，Ｑ８１，Ｑ８２）がオンしてゲートとソースがショートされた各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２は、スイッチング手段５２のオン・オフに関係なく強制的にオフされる。
従って、上記各実施形態（実施例）と同様の作用・効果が得られ、各トランジスタＱ２１，Ｑ２２，Ｑ５１，Ｑ５２のドレイン・ソース間耐圧ＶDSを高めることができる。

［３］上記各実施形態（実施例）では負側電源線１８が接地されているが、負側電源線１８に電源電圧Ｖccより低い適宜な電圧を印加してもよく、この場合には、正側電源線１７が高電位側電源線となり、負側電源線１８が低電位側電源線となる。

［４］本発明は、車両に搭載された電子制御装置の過電圧保護回路に限らず、電源電圧に過電圧が発生するおそれがある被保護回路であれば、どのような被保護回路を保護するための過電圧保護回路に適用してもよい。

本発明を具体化した第１実施形態の過電圧保護回路５０を示す回路図。 第１実施形態の過電圧保護回路５０を更に具体化した第２実施形態の過電圧保護回路６０を示す回路図。 第２実施形態の過電圧保護回路６０を更に具体化した第１実施例の過電圧保護回路７０を示す回路図。 第２実施形態の過電圧保護回路６０を更に具体化した第２実施例の過電圧保護回路８０を示す回路図。 第１実施例の過電圧保護回路７０を使用した応用例のバッファ回路９０を示す回路図。 特許文献１における第２の実施形態の制御ＩＣ２４の要部構成を示す回路図。

符号の説明

５０，６０，７０，８０…過電圧保護回路
１５…正側電源端子
１６…負側電源端子
１７…正側電源線
１８…負側電源線
２３，５１…カレントミラー回路
５２〜５４…スイッチング手段
５５，５６…過電圧検出手段
５７…定電流源
ＯＵＴ…外部端子
６１〜６３…インピーダンス手段
６４…クランプ手段
Ｖcc…電源電圧
Ｒａ〜Ｒｃ…抵抗
ＺＤ…ツェナーダイオード
Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２，Ｑ７１，Ｑ７２，Ｑ８１，Ｑ８２…トランジスタ

Claims (7)

1. 高電位側電源線と低電位側電源線の間に接続された被保護回路を、前記各電源線間に生じる過電圧から保護するための過電圧保護回路であって、
   前記被保護回路の内部にて前記各電源線の少なくともいずれかに接続されたトランジスタと、
   前記各電源線間の電圧が所定の保護電圧値以上かどうかを検出する過電圧検出手段と、
   その過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記トランジスタのベースとエミッタまたはゲートとソースの間をショートさせるスイッチング手段と
   を備えたことを特徴とする過電圧保護回路。
2. 高電位側電源線と低電位側電源線の間に接続された被保護回路を、前記各電源線間に生じる過電圧から保護するための過電圧保護回路であって、
   前記被保護回路の内部にて前記低電位側電源線に接続された第１トランジスタと、
   前記各電源線間の電圧が所定の保護電圧値以上かどうかを検出する第１過電圧検出手段と、
   その第１過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記第１トランジスタのベースとエミッタまたはゲートとソースの間をショートさせる第１スイッチング手段と、
   前記被保護回路の内部にて前記高電位側電源線に接続された第２トランジスタと、
   前記各電源線間の電圧が保護電圧値以上かどうかを検出する第２過電圧検出手段と、
   その第２過電圧検出手段によって前記各電源線間の電圧が保護電圧値以上であることが検出された場合に、前記第２トランジスタのベースとエミッタまたはゲートとソースの間をショートさせる第２スイッチング手段と
   を備えたことを特徴とする過電圧保護回路。
3. 請求項２に記載の過電圧保護回路において、
   前記各過電圧検出手段は、
   所定のインピーダンス値を有する第１インピーダンス手段および第２インピーダンス手段と、
   両端間の電圧を一定電圧にクランプした状態で当該両端間に電流を流すクランプ手段とを備え、
   前記高電位側電源線と前記低電位側電源線の間には、第１インピーダンス手段、クランプ手段、第２インピーダンス手段がこの順番で直列接続され、
   前記クランプ手段と前記第２インピーダンス手段の間の第１ノードは、前記第１スイッチング手段に接続され、
   前記第１インピーダンス手段と前記クランプ手段の間の第２ノードは、前記第２スイッチング手段に接続され、
   前記第１スイッチング手段は、前記第１ノードの電圧から前記低電位側電源線の電圧を差し引いた差電圧値が第１所定電圧以上の場合に、前記第１トランジスタのベースとエミッタまたはゲートとソースの間をショートさせ、
   前記第２スイッチング手段は、前記高電位側電源線の電圧から前記第２ノードの電圧を差し引いた差電圧値が第２所定電圧以上の場合に、前記第２トランジスタのベースとエミッタまたはゲートとソースの間をショートさせることを特徴とする過電圧保護回路。
4. 請求項３に記載の過電圧保護回路において、
   前記クランプ手段と前記第２インピーダンス手段の間に接続された第３インピーダンス手段を備え、
   前記第１ノードは、前記第３インピーダンス手段と前記第２インピーダンス手段の間に設けられていることを特徴とする過電圧保護回路。
5. 請求項３または請求項４に記載の過電圧保護回路において、
   前記各インピーダンス手段は抵抗から成り、
   前記クランプ手段は逆方向接続されたツェナーダイオードから成ることを特徴とする過電圧保護回路。
6. 請求項１〜５のいずれか１項に記載の過電圧保護回路において、
   前記スイッチング手段は、前記トランジスタのベースとエミッタまたはゲートとソースの間に接続されたトランジスタから成ることを特徴とする過電圧保護回路。
7. 請求項１〜６のいずれか１項に記載の過電圧保護回路において、
   前記過電圧検出手段および前記スイッチング手段が１個の半導体チップ上に集積化されていることを特徴とする過電圧保護回路。

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