JP2003046380A - 負荷駆動回路 - Google Patents

負荷駆動回路

Info

Publication number
JP2003046380A
JP2003046380A JP2001227656A JP2001227656A JP2003046380A JP 2003046380 A JP2003046380 A JP 2003046380A JP 2001227656 A JP2001227656 A JP 2001227656A JP 2001227656 A JP2001227656 A JP 2001227656A JP 2003046380 A JP2003046380 A JP 2003046380A
Authority
JP
Japan
Prior art keywords
transistor
circuit
current
load
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001227656A
Other languages
English (en)
Other versions
JP3633522B2 (ja
Inventor
Junichi Nagata
淳一 永田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2001227656A priority Critical patent/JP3633522B2/ja
Publication of JP2003046380A publication Critical patent/JP2003046380A/ja
Application granted granted Critical
Publication of JP3633522B2 publication Critical patent/JP3633522B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06Modifications for ensuring a fully conducting state
    • H03K17/063Modifications for ensuring a fully conducting state in field-effect transistor switches

Abstract

(57)【要約】 【課題】 負荷の断線などの異常状態を確実に検出する
とともに高速且つ低消費電力での駆動を可能とする。 【解決手段】 指令信号SaがLの時、昇圧回路54と
MOSトランジスタ32のゲートとの間が遮断状態とな
り、定電流回路42が電流Iaを引き込む。この時、ト
ランジスタ37、40がオンしてMOSトランジスタ3
2がオフとなる。電流Iaはトランジスタ40を介して
流れるゲート放電電流のほぼ1/hFE の大きさとする
ことができるため、負荷22の断線時において抵抗28
での電圧降下が小さくなる。その結果、出力電圧Voが
基準電圧Vrよりも高く保持されるので、コンパレータ
31は断線状態を示すHの比較信号Scを出力できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、負荷の断線、短絡
などの異常状態を検出する手段を備えた負荷駆動回路に
関する。
【0002】
【発明が解決しようとする課題】図5は、車両に搭載さ
れた電子制御装置などにおいて従来から用いられている
負荷駆動回路の電気的構成を示している。この図5にお
いて、ICとして構成された負荷駆動回路1の電源端子
2、3には、それぞれバッテリ4の正極端子、負極端子
が接続されており、出力端子5とバッテリ4の負極端子
との間には負荷6が接続されている。電源端子2と出力
端子5との間には、出力端子5をプルアップするための
抵抗7が外付けされている。
【0003】電源端子2と出力端子5との間には、Nチ
ャネル型のMOSトランジスタ8が接続され、そのゲー
ト・ソース間にはゲートへの逆電圧印加を防止するため
のダイオード9が接続されている。ゲートには昇圧回路
10からスイッチ回路11を介して昇圧電圧Vcpが印加
されるようになっており、そのスイッチ回路11は入力
端子12に入力される指令信号Saに応じてオンまたは
オフするようになっている。ゲートと電源端子3との間
には、抵抗13と指令信号Saによりオンオフ制御され
るNPN形のトランジスタ14とが直列に接続されてい
る。また、出力端子5の電圧(出力電圧Vo)と基準電
圧Vrとを比較するコンパレータ15が設けられてい
る。
【0004】この構成において、指令信号SaがHレベ
ルの場合には、スイッチ回路11がオン、トランジスタ
14がオフとなり、MOSトランジスタ8がオンして負
荷6に通電され、指令信号SaがLレベルの場合には、
スイッチ回路11がオフ、トランジスタ14がオンとな
り、MOSトランジスタ8がオフして負荷6が断電され
る。
【0005】また、上記外付けの抵抗7とコンパレータ
15とを備えているため、負荷6の断線異常や短絡異常
などの検出が可能となる。例えば、MOSトランジスタ
8がオフしている時、出力電圧Voは、負荷6が正常に
接続されていれば0Vに近い値となり、負荷6が断線し
ていればバッテリ電圧VBに近い値となる。従って、基
準電圧Vrを両電圧の中間付近の値に設定することによ
り、指令信号Saとコンパレータ15から出力される比
較信号Scとに基づいて負荷6の断線状態を検出でき
る。
【0006】ところで、MOSトランジスタ8がオフし
ている時、負荷6の接続状態に応じて以下の経路を通し
て電流が流れる。 負荷6の断線時 バッテリ4の正極端子から抵抗7、出力端子5、ダイオ
ード9、抵抗13、トランジスタ14、電源端子3を介
してバッテリ4の負極端子に至る経路 負荷6の非断線時 バッテリ4の正極端子から抵抗7、負荷6を介してバッ
テリ4の負極端子に至る経路
【0007】負荷6の断線時に上記の経路で電流が流
れると、抵抗7による電圧降下によって出力電圧Voが
低下する。この電圧降下が大きくなると、出力電圧Vo
が基準電圧Vr以下に低下するため、コンパレータ15
の比較信号Scが非断線状態を示すLレベルに反転して
しまう。この誤検出を防止するためには、抵抗7の抵抗
値を抵抗13の抵抗値に比べ小さく設定する必要があ
る。しかしながら、抵抗7の抵抗値を小さくすると、負
荷6の非断線時に上記の経路により負荷6に流れる電
流が増加し、MOSトランジスタ8がオフしているにも
かかわらず負荷6が通電に応じた動作をする虞が生じ
る。また、負荷駆動回路1の消費電流も増加してしま
う。
【0008】こうした誤検出や誤動作を防止するため
に、抵抗7の抵抗値を比較的大きく設定し、これに合わ
せて抵抗13の抵抗値も大きく設定する方法が考えられ
る。しかし、この方法ではMOSトランジスタ8のゲー
ト容量から電荷を引く抜く経路のインピーダンスが高く
なるため、MOSトランジスタ8のターンオフ時間が増
大し、負荷駆動動作が低速化するとともにMOSトラン
ジスタ8のスイッチング損失が増大するという不都合が
生じる。
【0009】本発明は上記事情に鑑みてなされたもの
で、その目的は、負荷の断線などの異常状態を確実に検
出でき、しかも高速且つ低消費電力での駆動が可能な負
荷駆動回路を提供することにある。
【0010】
【課題を解決するための手段】請求項1に記載した手段
によれば、第1のトランジスタに対するオン指令が与え
られると、電流供給回路により第2のトランジスタがオ
フとされ、オン駆動回路が第1のトランジスタのゲート
にオン駆動電圧を印加する。また、第1のトランジスタ
に対するオフ指令が与えられると、電流供給回路により
第2のトランジスタがオンとされ、この第2のトランジ
スタを介して第1のトランジスタのゲート容量の電荷が
放電される。
【0011】第1のトランジスタがオフしている場合、
電源端子と出力端子との間に接続された電位設定用抵抗
は、出力端子の電位を電源端子の電位方向に引き上げて
固定するように作用する。この作用により、出力電圧
は、負荷が正常に接続されている場合には0Vに近い値
となり、負荷が断線している場合には電源電圧に近い値
となる。駆動状態検出回路は、この出力電圧と基準電圧
とを比較することにより、負荷の駆動状態を検出するこ
とができる。
【0012】第1のトランジスタに対するオフ指令が与
えられた場合、電流供給回路は第2のトランジスタをオ
ン駆動するのに必要な電流を供給する。負荷の断線時に
おいて、この電流は電源から電位設定用抵抗、出力端
子、保護回路、第2のトランジスタまたはこれに付随す
る回路を介して流れるため、電位設定用抵抗に電圧降下
が生じて出力電圧が低下する。しかし、この電流は第2
のトランジスタをオン駆動するための制御電流(例えば
ベース電流)であるため、実際に第2のトランジスタを
通して流し得る電流(例えばコレクタ電流)に比べて十
分に小さくでき、負荷の断線時において出力電圧を基準
電圧よりも高く維持することができる。
【0013】これにより、負荷の断線などの異常状態を
確実に検出できる。また、第1のトランジスタのオフ動
作時において、第2のトランジスタを通して十分な電流
を流すことができるため、第1のトランジスタのターン
オフ時間を短縮できる。さらに、第2のトランジスタを
オン駆動するために電流供給回路が出力する電流が小さ
いため、消費電流を低減できる。
【0014】請求項2に記載した手段によれば、第1の
トランジスタのオフ駆動時にそのゲート電荷を引き抜く
回路が第2、第3のトランジスタの2段構成となってい
るので、これら第2、第3のトランジスタをオン駆動す
るために必要となる電流を一層小さくできる。これによ
り、負荷の断線時における基準電圧に対する出力電圧の
マージンを一層大きく確保でき、より確実に異常状態を
検出可能となる。また、消費電流をより低減できる。
【0015】なお、第1のトランジスタとしてNチャネ
ル型のFETに替えてNPN形のバイポーラトランジス
タを用いた請求項3に記載した手段によっても、請求項
1と同様の作用および効果を得られる。
【0016】請求項4、5、6に記載した手段は、Pチ
ャネル型またはPNP形の第1のトランジスタをロウサ
イドスイッチとして用いた構成を採用しているが、請求
項1、2、3に記載した手段と実質的に同じものであ
り、これらと同様の作用および効果を有する。
【0017】請求項7に記載した手段によれば、第2の
トランジスタは定電流でオン駆動されるため、負荷の断
線時における電位設定用抵抗の電圧降下を一定化でき
る。請求項8に記載した手段によれば、電流供給回路の
構成が簡単となる。
【0018】
【発明の実施の形態】(第1の実施形態)以下、本発明
の第1の実施形態について負荷駆動回路の電気的構成を
示す図1を参照しながら説明する。図1に示す負荷駆動
回路21はICとして構成されており、車両に搭載され
た電子制御装置(ECU)に用いられて電磁弁のソレノ
イドコイル、リレーコイル、ランプ、発光ダイオードな
どの負荷22を駆動するものである。図1には1チャン
ネル分の負荷駆動回路のみが示されているが、実際のI
Cには多数チャンネル分の負荷駆動回路が形成されてい
る。
【0019】ICの正側の電源端子23、24にはバッ
テリ25(電源に相当)の正極端子が接続され、ICの
負側の電源端子26(グランド端子)にはバッテリ25
の負極端子が接続されている。また、出力端子27とバ
ッテリ25の負極端子との間には上述した負荷22が接
続されている。電源端子23と出力端子27との間に
は、負荷駆動回路21の一部をなす抵抗28(電位設定
用抵抗に相当)が外付けされている。さらに、ICの端
子29には図示しない制御装置から指令信号Saが入力
され、ICの端子30から当該制御装置へは比較信号S
cが出力されるようになっている。
【0020】ICとしての負荷駆動回路21は以下のよ
うに構成されている。バッテリ電圧VBの供給を受けて
動作するコンパレータ31(駆動状態検出回路に相当)
は、非反転入力端子に入力される出力端子27の電圧
(以下、出力電圧Voと称す)と反転入力端子に入力さ
れる基準電圧Vrとの比較信号Scを端子30を介して
外部に出力するようになっている。この基準電圧Vr
は、後述する異常状態の検出が正常に行われるような
値、例えば0Vとバッテリ電圧VBとの中間的な値に設
定されている。
【0021】電源端子23と出力端子27との間には、
負荷22に対してハイサイドスイッチとして機能するN
チャネル型MOSトランジスタ32(第1のトランジス
タに相当)のドレイン・ソース間と図示極性のダイオー
ド33とが並列に接続されている。MOSトランジスタ
32のゲート・ソース間には、ゲート側をカソードとし
ソース側をアノードとするダイオード34(保護回路に
相当)と、カソード同士が接続されたツェナーダイオー
ド35、36とがそれぞれ接続されている。
【0022】さらに、MOSトランジスタ32のゲート
・ソース間には、PNP形トランジスタ37(第2のト
ランジスタに相当)のエミッタ・コレクタ間と抵抗38
とが直列に接続されるとともに、抵抗39とNPN形ト
ランジスタ40(第3のトランジスタに相当)のコレク
タ・エミッタ間とが直列に接続されている。ここで、ト
ランジスタ40のベースはトランジスタ37のコレクタ
に接続されており、トランジスタ37のエミッタ・ベー
ス間には抵抗41が接続されている。なお、抵抗41は
トランジスタ37の誤動作を防止するために設けられる
ものなので、必要に応じて付加すれば良い。
【0023】トランジスタ37のベースと電源端子26
との間には定電流回路42(電流供給回路に相当)が接
続されている。この定電流回路42は、指令信号Saが
Lレベルの期間すなわちMOSトランジスタ32のオフ
指令が入力されている期間、トランジスタ37にベース
電流を供給するものである。ここで、トランジスタ4
3、44および抵抗45はカレントミラー回路46を構
成しており、その共通ベース線は抵抗47を介して電源
端子23に接続されている。また、カレントミラー回路
46の入力側のトランジスタ43のコレクタには定電流
回路48が接続されており、出力側のトランジスタ44
のコレクタは抵抗49を介してトランジスタ37のベー
スに接続されている。
【0024】トランジスタ43にはトランジスタ50が
並列に接続され、このトランジスタ50のベースにはバ
ッファ回路51と抵抗52とを介して指令信号Saが与
えられるようになっている。トランジスタ50は、指令
信号Saに応じてカレントミラー回路46の動作を制御
するスイッチ回路として動作する。
【0025】なお、カレントミラー回路46の共通ベー
ス線を抵抗47を介して電源端子23に接続するのは、
電源端子23にのみバッテリ電圧VBが印加され電源端
子24が開放されている場合において、MOSトランジ
スタ32のゲート電位が不定となることを防止するため
である。
【0026】さて、MOSトランジスタ32のゲートに
はオン駆動回路53が接続されている。このオン駆動回
路53は、指令信号SaがHレベルの期間すなわちMO
Sトランジスタ32のオン指令が入力されている期間、
MOSトランジスタ32のゲートに十分なオン駆動電圧
を印加するものであり、昇圧回路54とスイッチ回路5
5とから構成されている。
【0027】昇圧回路54は、チャージポンプ回路から
構成されており、電源端子24に入力されるバッテリ電
圧VBを昇圧し、そのバッテリ電圧VBよりも少なくと
もMOSトランジスタ32のしきい値電圧Vt以上高い
昇圧電圧Vcpを出力するようになっている。
【0028】スイッチ回路55は、昇圧回路54とMO
Sトランジスタ32のゲートとの間に介在し、指令信号
SaがHレベルの期間昇圧回路54からゲートに対して
一定電流を供給するようになっている。ここで、トラン
ジスタ56と57およびトランジスタ58と59は、そ
れぞれカレントミラー回路60および61を構成してい
る。定電流回路62の出力電流はこれらカレントミラー
回路60および61により折り返され、トランジスタ5
9からダイオード63を介してMOSトランジスタ32
のゲートに与えられるようになっている。
【0029】トランジスタ56にはトランジスタ64が
並列接続されており、そのベースと電源端子26との間
にはトランジスタ65のコレクタ・エミッタ間が接続さ
れている。トランジスタ65のコレクタには定電流回路
66が接続され、ベースにはバッファ回路51と抵抗6
7とを介して指令信号Saが与えられるようになってい
る。なお、上記定電流回路48、62、66は、昇圧電
圧Vcpを電源電圧として動作するようになっている。
【0030】次に、負荷駆動回路21の動作について、
指令信号SaがHレベルの場合とLレベルの場合とに分
けて説明する。 (1)指令信号SaがHレベルの場合 定電流回路42において、トランジスタ50がオンとな
り、カレントミラー回路46がオフ状態となる。これに
よりトランジスタ37のベース電流が0となり、トラン
ジスタ37、40がオフとなる。一方、オン駆動回路5
3において、トランジスタ65がオン、トランジスタ6
4がオフとなり、定電流回路62の出力電流はカレント
ミラー回路60、61により折り返されて、昇圧回路5
4からMOSトランジスタ32のゲートに流れ込む。
【0031】その結果、MOSトランジスタ32は線形
領域においてオン動作し、負荷22、MOSトランジス
タ32などに短絡や断線などの異常がない場合には、出
力電圧Voがバッテリ電圧VBに近い値となって負荷2
2が通電状態となる。この時、コンパレータ31はHレ
ベルの比較信号Scを出力する。図示しない制御装置
は、自ら出力する指令信号Sa(Hレベル)と負荷駆動
回路21から入力した比較信号Sc(Hレベル)とに基
づいて、負荷22の駆動状態が正常であることを認識す
ることができる。
【0032】これに対し、例えば負荷22が短絡してい
る場合には、出力電圧Voが基準電圧Vrよりも低下す
るため、コンパレータ31はLレベルの比較信号Scを
出力する。その結果、上記制御装置は負荷22の駆動状
態が異常であることを認識することができる。
【0033】(2)指令信号SaがLレベルの場合 オン駆動回路53において、トランジスタ65がオフ、
トランジスタ64がオンとなり、カレントミラー回路6
0がオフ状態となる。これによりカレントミラー回路6
1に電流が流れず、昇圧回路54とMOSトランジスタ
32のゲートとの間は実質的に遮断状態となる。
【0034】一方、定電流回路42において、トランジ
スタ50がオフとなるため定電流回路48の出力電流は
カレントミラー回路46で折り返されてトランジスタ3
7のベース電流となる。これにより、トランジスタ37
は、そのベース電流のhFE倍のコレクタ電流を流し得る
オン状態となる。さらに、そのコレクタ電流はトランジ
スタ40のベース電流となるため、トランジスタ40は
さらにそのhFE倍のコレクタ電流を流すことができる。
その結果、MOSトランジスタ32のゲート容量に充電
されていた電荷は、主として抵抗39とトランジスタ4
0とからなる低インピーダンスの放電回路を通して急速
に放電され、MOSトランジスタ32は短時間でオフと
なって負荷22は断電状態に移行する。
【0035】この放電時間は、定電流回路42が出力す
る電流値Iaと抵抗39の抵抗値R39とに基づいてほぼ
決定され、電流値Iaが大きいほどあるいは抵抗値R39
が小さいほど短くなる。抵抗値R39は0Ωとしても良
い。また、電流値Iaは、上述したようにトランジスタ
40を介して流れる放電電流のほぼ1/hFEの大きさ
とすることができる。トランジスタ37、40を駆動す
るための電流値Iaの下限値は、抵抗41の抵抗値をR
41、トランジスタ37のベース・エミッタ間電圧をVBE
とすれば次の(1)式により決められる。 Ia>VBE/R41 …(1)
【0036】MOSトランジスタ32のオフ状態におい
て、負荷22、MOSトランジスタ32などに短絡や断
線などの異常がない場合には、出力電圧Voは0Vに近
い値となる。これは、抵抗28の抵抗値R28が負荷22
の抵抗値R22よりも高く設定されているためである。こ
の場合、コンパレータ31が非断線状態を示すLレベル
の比較信号Scを出力をするための条件は次の(2)式
で示される。 VB×R22/(R22+R28)<Vr …(2)
【0037】これに対し、負荷22が断線している場合
には、抵抗28によって出力端子27の電位が引き上げ
られる。しかし、この場合にはバッテリ25から抵抗2
8、出力端子27、ダイオード34、トランジスタ37
のエミッタ・ベース間を介して定電流回路42に至る経
路、あるいはバッテリ25から抵抗28、出力端子2
7、抵抗38、トランジスタ37のコレクタ・ベース間
を介して定電流回路42に至る経路で上述した電流Ia
が流れる。この電流Iaによって抵抗28に電圧降下が
生じ、その分だけ出力電圧Voが低下する。コンパレー
タ31が断線状態を示すHレベルの比較信号Scを出力
をするための条件は次の(3)式で示される。 Ia×R28<(VB−Vr) …(3)
【0038】従って、指令信号SaがLレベルの場合に
負荷22の断線状態を確実に検出するためには、まず負
荷22が正常に接続されている状態において(2)式に
従って抵抗28の抵抗値R28を決定し、次に(1)式と
(3)式とに従って定電流回路42が出力する電流値I
aを決定すれば良い。
【0039】以上説明したように、本実施形態によれ
ば、出力端子27を抵抗28によって電源端子23にプ
ルアップした上で、出力電圧Voと基準電圧Vrとの比
較信号Scを出力するように構成したので、負荷駆動回
路21に対し指令信号Saを与える制御装置は、その指
令信号Saと比較信号Scとに基づいて負荷22やMO
Sトランジスタ32などの異常状態を検出することがで
きる。また、MOSトランジスタ32のゲート・ソース
間には、ダイオード34とツェナーダイオード35、3
6とが接続されているので、正、負の過大電圧からゲー
トを保護することができる。
【0040】上記抵抗28とダイオード34とを接続し
たことにより、MOSトランジスタ32をオフ駆動する
ために必要となる電流Iaが抵抗28に流れ、MOSト
ランジスタ32のオフ駆動時、特に負荷22の断線時に
おいて出力電圧Voを低下させる。本実施形態では、オ
フ駆動に必要な電流IaはMOSトランジスタ32のゲ
ート・ソース間に接続されたトランジスタ37のベース
電流であるため、電流値Iaを(3)式を満足する値に
設定しても、トランジスタ37にはMOSトランジスタ
32を急速にオフするのに十分なコレクタ電流が流れ
る。さらに、本実施形態ではトランジスタ37と40と
の2段構成とされているので、電流値Iaを一層小さく
設定することが可能となる。
【0041】これにより、負荷22の断線時において電
流Iaによる抵抗28の電圧降下をより小さくでき、基
準電圧Vrに対する出力電圧Voの電圧マージンが高ま
ってより確実に異常状態を検出できる。また、オフ駆動
に必要な電流Iaが小さいため消費電流を低減できる。
さらに、トランジスタ37、40からなる放電回路は、
ほぼ(Ia×hFE)の放電電流を流すことができるの
で、MOSトランジスタ32のターンオフ時間を短縮す
ることができ、スイッチング損失を低減することができ
る。
【0042】(第2の実施形態)次に、本発明の第2の
実施形態について負荷駆動回路の電気的構成を示す図2
を参照しながら説明する。図2に示す負荷駆動回路68
は、図1に示した負荷駆動回路21における定電流回路
42を抵抗回路69に置き替えた構成となっている。そ
の他の構成部分は負荷駆動回路21と同じである。ただ
し、図2においてはオン駆動回路53内のスイッチ回路
55を簡略化して示している。
【0043】抵抗回路69(電流供給回路に相当)は、
指令信号SaがLレベルの期間トランジスタ37にベー
ス電流を供給するものである。トランジスタ37のベー
スと0Vの電位を持つ電源端子26との間には、抵抗7
0とスイッチ回路71とが直列に接続されており、スイ
ッチ回路71は、インバータ回路72により論理反転さ
れた指令信号Saによってオンまたはオフされるように
なっている。スイッチ回路71はトランジスタを主体と
して構成されている。
【0044】指令信号SaがLレベルの期間、スイッチ
回路55がオフ、スイッチ回路71がオンとなり、抵抗
70とスイッチ回路71とを介してトランジスタ37に
そのベース電位に比例したベース電流が流れる。その結
果、トランジスタ37、40がオンとなり、MOSトラ
ンジスタ32が短時間でオフとなる。
【0045】この場合、トランジスタ37に流すベース
電流は、MOSトランジスタ32のゲート電荷の放電電
流に対してほぼ1/hFEの大きさとすることができ
る。トランジスタ37、40を駆動するための条件は、
抵抗70の抵抗値をR70、ダイオード34の順方向電圧
をVfとすれば次の(4)式のようになる。 (VB−VBE−Vf)×R41/(R28+R70)>VBE …(4)
【0046】負荷22、MOSトランジスタ32などに
短絡や断線などの異常がない場合に、コンパレータ31
が非断線状態を示すLレベルの比較信号Scを出力をす
るための条件は上述した(2)式の通りとなる。また、
負荷22が断線している場合に、コンパレータ31が断
線状態を示すHレベルの比較信号Scを出力をするため
の条件は次の(5)式で示される。 (VB−VBE−Vf)×R28/(R28+R70)<VB−Vr …(5)
【0047】つまり、本実施形態によっても、まず負荷
22が正常に接続されている状態において(2)式に従
って抵抗28の抵抗値R28を決定し、次に(4)式と
(5)式とに従って抵抗70の抵抗値R70を決定するこ
とにより、負荷22の断線状態を確実に検出することが
できる。また、MOSトランジスタ32のターンオフ時
間を短縮できるとともに、消費電流の低減が図られる。
【0048】(第3の実施形態)図3は、本発明の第3
の実施形態を示している。この図3に示す負荷駆動回路
73は、図1に示した負荷駆動回路21に対し抵抗3
9、トランジスタ40、ツェナーダイオード35、36
を除いた構成となっている。また、定電流回路74(電
流供給回路に相当)は、スイッチ回路71、インバータ
回路72および電流Iaを出力する定電流回路75から
構成されており、図1に示した定電流回路42と同様の
動作をするものである。
【0049】本実施形態によっても、指令信号SaがL
レベルの期間トランジスタ37は定電流回路74の出力
電流Iaよりも大きい(本実施形態ではほぼhFE倍)コ
レクタ電流を流すことができる。従って、負荷22の断
線などの異常を確実に検出でき、高速且つ低消費電力の
駆動が可能となる。なお、ツェナーダイオード35、3
6は必要に応じて付加すれば良い。
【0050】(第4の実施形態)図4は、本発明の第4
の実施形態を示している。この図4に示す負荷駆動回路
76は、負荷22に対してロウサイドスイッチとして機
能するPチャネル型のMOSトランジスタ77(第1の
トランジスタに相当)を採用し、図1に示す負荷駆動回
路21に対し電源への接続関係を正負逆にしたものであ
る。この図4において、図1と同一構成部分には同一符
号を付して示している。
【0051】ICの電源端子23、24にはバッテリ2
5の負極端子が接続され、電源端子26にはバッテリ2
5の正極端子が接続されている。NPN形トランジスタ
78、PNP形トランジスタ79、定電流回路80、オ
ン駆動回路81、昇圧回路82は、それぞれ図1に示す
トランジスタ37、トランジスタ40、定電流回路4
2、オン駆動回路53、昇圧回路54に相当している。
【0052】昇圧回路82は、チャージポンプ回路から
構成されており、電源端子26に入力されるバッテリ電
圧VBに基づいて、少なくともMOSトランジスタ77
のしきい値電圧Vt(<0)以下の負の昇圧電圧(−V
cp)を出力するようになっている。また、コンパレータ
31の非反転入力端子には基準電圧Vrが入力され、反
転入力端子には出力電圧Voが入力されるようになって
いる。
【0053】この負荷駆動回路76は上述した負荷駆動
回路21と実質的に同一回路であるため、本実施形態に
よっても第1の実施形態と同様の作用および効果を得る
ことができる。
【0054】(その他の実施形態)なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
第1のトランジスタには、MOSトランジスタ32、7
7に替えてそれぞれNPN形、PNP形のバイポーラト
ランジスタを用いても良い。また、第2および第3のト
ランジスタには、バイポーラトランジスタに替えてFE
T(例えばMOSトランジスタ)を用いても良い。第
1、第2、第4の各実施形態において、ツェナーダイオ
ード35、36がダイオード34の保護機能も兼ねてい
る場合には、ダイオード34を省略しても良い。この場
合には、ツェナーダイオード35、36が本発明でいう
保護回路に相当する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す負荷駆動回路の
電気的構成図
【図2】本発明の第2の実施形態を示す図1相当図
【図3】本発明の第3の実施形態を示す図1相当図
【図4】本発明の第4の実施形態を示す図1相当図
【図5】従来技術を示す図1相当図
【符号の説明】
21、68、73、76は負荷駆動回路、23は電源端
子、27は出力端子、28は抵抗(電位設定用抵抗)、
31はコンパレータ(駆動状態検出回路)、32、77
はMOSトランジスタ(第1のトランジスタ)、34は
ダイオード(保護回路)、37、78はトランジスタ
(第2のトランジスタ)、40、79はトランジスタ
(第3のトランジスタ)、42、74、80は定電流回
路(電流供給回路)、53、81はオン駆動回路、69
は抵抗回路(電流供給回路)である。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5H420 BB13 CC02 DD02 EA14 EA17 EA39 EB01 EB37 FF04 FF26 FF29 5J055 AX36 BX16 CX28 DX13 EX06 EY01 EY12 EY13 EY17 EY21 EZ03 EZ04 EZ08 EZ10 EZ54 FX19 FX38 GX01

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 電源端子と負荷が接続される出力端子と
    の間に前記負荷に対するハイサイドスイッチとして設け
    られたNチャネル型の第1のトランジスタと、 前記電源端子と前記出力端子との間に接続された電位設
    定用抵抗と、 前記出力端子の電圧を検出しその検出された出力電圧と
    基準電圧とを比較することにより駆動状態を検出する駆
    動状態検出回路と、 前記第1のトランジスタのゲート・ソース間に接続さ
    れ、ソース側からゲート側へ通電状態となることにより
    ゲート・ソース間を過電圧から保護する保護回路と、 前記第1のトランジスタのゲート・ソース間に接続され
    たPNP形またはPチャネル型の第2のトランジスタ
    と、 前記第1のトランジスタに対するオン指令が与えられた
    場合に、前記第1のトランジスタのゲートにオン駆動電
    圧を印加するオン駆動回路と、 前記第1のトランジスタに対するオフ指令が与えられた
    場合に、前記第2のトランジスタに対し、当該第2のト
    ランジスタをオン駆動するのに必要な電流であって且つ
    当該電流による前記電位設定用抵抗の電圧降下が前記電
    源端子の電圧と前記基準電圧との差電圧よりも小さくな
    るような電流を出力する電流供給回路とを備えて構成さ
    れていることを特徴とする負荷駆動回路。
  2. 【請求項2】 前記第1のトランジスタのゲート・ソー
    ス間に、前記第2のトランジスタにより駆動されるNP
    N形またはNチャネル型の第3のトランジスタが接続さ
    れていることを特徴とする請求項1記載の負荷駆動回
    路。
  3. 【請求項3】 前記第1のトランジスタとして、FET
    に替えてNPN形のバイポーラトランジスタを用いたこ
    とを特徴とする請求項1または2記載の負荷駆動回路。
  4. 【請求項4】 負荷が接続される出力端子と電源端子と
    の間に前記負荷に対するロウサイドスイッチとして設け
    られたPチャネル型の第1のトランジスタと、 前記出力端子と前記電源端子との間に接続された電位設
    定用抵抗と、 前記出力端子の電圧を検出しその検出された出力電圧と
    基準電圧とを比較することにより駆動状態を検出する駆
    動状態検出回路と、 前記第1のトランジスタのソース・ゲート間に接続さ
    れ、ゲート側からソース側へ通電状態となることにより
    ソース・ゲート間を過電圧から保護する保護回路と、 前記第1のトランジスタのソース・ゲート間に接続され
    たNPN形またはNチャネル型の第2のトランジスタ
    と、 前記第1のトランジスタに対するオン指令が与えられた
    場合に、前記第1のトランジスタのゲートにオン駆動電
    圧を印加するオン駆動回路と、 前記第1のトランジスタに対するオフ指令が与えられた
    場合に、前記第2のトランジスタに対し、当該第2のト
    ランジスタをオン駆動するのに必要な電流であって且つ
    当該電流による前記電位設定用抵抗の電圧降下が前記基
    準電圧よりも小さくなるような電流を出力する電流供給
    回路とを備えて構成されていることを特徴とする負荷駆
    動回路。
  5. 【請求項5】 前記第1のトランジスタのソース・ゲー
    ト間に、前記第2のトランジスタにより駆動されるPN
    P形またはPチャネル型の第3のトランジスタが接続さ
    れていることを特徴とする請求項4記載の負荷駆動回
    路。
  6. 【請求項6】 前記第1のトランジスタとして、FET
    に替えてPNP形のバイポーラトランジスタを用いたこ
    とを特徴とする請求項4または5記載の負荷駆動回路。
  7. 【請求項7】 前記電流供給回路は、前記第1のトラン
    ジスタに対するオフ指令が与えられた場合に定電流を出
    力する定電流回路であることを特徴とする請求項1ない
    し6の何れかに記載の負荷駆動回路。
  8. 【請求項8】 前記電流供給回路は、前記第1のトラン
    ジスタに対するオフ指令が与えられた場合に前記第2の
    トランジスタのベースまたはゲートを抵抗を介して所定
    電位に接続するように構成されていることを特徴とする
    請求項1ないし6の何れかに記載の負荷駆動回路。
JP2001227656A 2001-07-27 2001-07-27 負荷駆動回路 Expired - Fee Related JP3633522B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001227656A JP3633522B2 (ja) 2001-07-27 2001-07-27 負荷駆動回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001227656A JP3633522B2 (ja) 2001-07-27 2001-07-27 負荷駆動回路
US10/207,331 US6804096B2 (en) 2001-07-27 2002-07-29 Load driving circuit capable of raised accuracy detection of disconnection and short circuit of the load

Publications (2)

Publication Number Publication Date
JP2003046380A true JP2003046380A (ja) 2003-02-14
JP3633522B2 JP3633522B2 (ja) 2005-03-30

Family

ID=19060285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001227656A Expired - Fee Related JP3633522B2 (ja) 2001-07-27 2001-07-27 負荷駆動回路

Country Status (2)

Country Link
US (1) US6804096B2 (ja)
JP (1) JP3633522B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010477A (ja) * 2007-06-26 2009-01-15 Nec Electronics Corp 半導体装置
JP2011142554A (ja) * 2010-01-08 2011-07-21 Denso Corp 断線検出回路
JP2012080488A (ja) * 2010-10-06 2012-04-19 Denso Corp ゲート駆動回路
CN105005347A (zh) * 2014-11-25 2015-10-28 成都颉盛科技有限公司 一种三线性缓冲驱动式放大电源装置
WO2021033630A1 (ja) * 2019-08-22 2021-02-25 株式会社オートネットワーク技術研究所 スイッチ装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10252827B3 (de) * 2002-11-13 2004-08-05 Siemens Ag Schaltungsanordnung zur schnellen Ansteuerung insbesondere induktiver Lasten
US7551412B2 (en) * 2005-05-09 2009-06-23 Electronic Systems Protection Inc. Wiring fault correction circuit
JP4731257B2 (ja) * 2005-09-15 2011-07-20 株式会社リコー 異常接続検出回路及び異常接続検出回路を備えた駆動装置
US7548097B2 (en) * 2007-10-23 2009-06-16 Texas Instruments Incorporated Flyback current control
DE102009052836A1 (de) * 2009-11-13 2011-05-19 Schott Ag Schaltungsanordnung für eine LED-Lichtquelle
US8674727B2 (en) * 2010-08-31 2014-03-18 Infineon Technologies Austria Ag Circuit and method for driving a transistor component based on a load condition
CN102570399B (zh) 2010-12-14 2014-08-20 华硕科技(苏州)有限公司 电源电路及使用其的电路板和电子装置
DE102010055479A1 (de) * 2010-12-22 2012-06-28 Continental Automotive Gmbh Schaltung zur Ansteuerung eines Schalters
DE102011001691B4 (de) * 2011-04-13 2013-02-07 Vossloh-Schwabe Deutschland Gmbh Transistorschalteranordnung mit verbesserter Abschaltcharakteristik
US8659279B2 (en) * 2011-07-14 2014-02-25 Cooper Technologies Company Automatic power converter bypass
JP5794104B2 (ja) * 2011-10-27 2015-10-14 ソニー株式会社 電池パック、蓄電システム、電子機器、電動車両および電力システム
US9276097B2 (en) * 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
JP5907199B2 (ja) * 2014-03-12 2016-04-26 トヨタ自動車株式会社 半導体装置及び半導体装置の制御方法
CN107710354B (zh) * 2015-07-08 2019-12-06 爱信艾达株式会社 驱动装置
CN111323691A (zh) * 2018-12-14 2020-06-23 华为终端有限公司 脉冲宽度调制电路的检测电路及诊断方法
CN112019011A (zh) * 2019-05-31 2020-12-01 群光电能科技股份有限公司 软启动控制电路
US11128292B2 (en) * 2019-05-31 2021-09-21 Chicony Power Technology Co., Ltd. Soft-start control circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104711A (ja) * 1992-09-17 1994-04-15 Mitsuba Electric Mfg Co Ltd 負荷検出回路
JP2000321334A (ja) * 1999-05-12 2000-11-24 Fuji Electric Co Ltd 負荷状態検出装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2207315B (en) * 1987-06-08 1991-08-07 Philips Electronic Associated High voltage semiconductor with integrated low voltage circuitry
JPS6462015A (en) 1987-09-02 1989-03-08 Matsushita Electric Ind Co Ltd Drive circuit for mos-fet
IT1226557B (it) 1988-07-29 1991-01-24 Sgs Thomson Microelectronics Circuito di controllo della tensione di bloccaggio di un carico induttivo pilotato con un dispositivo di potenza in configurazione "high side driver"
JPH02113622A (en) 1988-10-21 1990-04-25 Nec Corp Mosfet transistor driving circuit
US5017816A (en) * 1989-11-08 1991-05-21 National Semiconductor Corp. Adaptive gate discharge circuit for power FETS
JP2941400B2 (ja) 1990-09-28 1999-08-25 三菱電機株式会社 車載用負荷駆動装置
JP2870558B2 (ja) 1991-04-19 1999-03-17 富士電機株式会社 自動車用パワー集積回路
JP2586428B2 (ja) * 1991-04-24 1997-02-26 株式会社デンソー 燃料ポンプの制御装置
US5410190A (en) * 1992-12-17 1995-04-25 Sgs-Thomson Microelectronics, Inc. Circuit for shortening the turn-off time of a power transistor
DE4329218A1 (de) 1993-08-31 1995-03-02 Beiersdorf Ag Verfahren zum kontinuierlichen Imprägnieren
JP3172017B2 (ja) 1993-11-26 2001-06-04 本田技研工業株式会社 ジャンクションボックス構造
US5550497A (en) * 1994-05-26 1996-08-27 Sgs-Thomson Microelectronics, Inc. Power driver circuit with reduced turnoff time
US5687065A (en) * 1994-11-28 1997-11-11 Philips Electronics North America Corporation Pre-regulator with light switch to limit voltage ringing on turn-off
US5796278A (en) * 1996-04-26 1998-08-18 Delco Electronics Corporaiton Circuitry for controlling load current
US6133768A (en) * 1998-10-08 2000-10-17 Lucent Technologies Inc. Breakdown voltage compensation circuit for write driver transistors
JP3639189B2 (ja) 2000-06-22 2005-04-20 株式会社デンソー 負荷駆動回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104711A (ja) * 1992-09-17 1994-04-15 Mitsuba Electric Mfg Co Ltd 負荷検出回路
JP2000321334A (ja) * 1999-05-12 2000-11-24 Fuji Electric Co Ltd 負荷状態検出装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010477A (ja) * 2007-06-26 2009-01-15 Nec Electronics Corp 半導体装置
JP2011142554A (ja) * 2010-01-08 2011-07-21 Denso Corp 断線検出回路
JP2012080488A (ja) * 2010-10-06 2012-04-19 Denso Corp ゲート駆動回路
CN105005347A (zh) * 2014-11-25 2015-10-28 成都颉盛科技有限公司 一种三线性缓冲驱动式放大电源装置
WO2021033630A1 (ja) * 2019-08-22 2021-02-25 株式会社オートネットワーク技術研究所 スイッチ装置

Also Published As

Publication number Publication date
US6804096B2 (en) 2004-10-12
JP3633522B2 (ja) 2005-03-30
US20030021073A1 (en) 2003-01-30

Similar Documents

Publication Publication Date Title
JP3633522B2 (ja) 負荷駆動回路
US8040162B2 (en) Switch matrix drive circuit for a power element
US6459167B1 (en) System for controlling electromotive force of motor of electric vehicle
JP5067786B2 (ja) 電力用半導体装置
US7924084B2 (en) Semiconductor device
JP5315026B2 (ja) 半導体装置
US7102359B2 (en) Integrated fault detector circuit
JP4267865B2 (ja) 負荷駆動装置
JP4271169B2 (ja) 半導体装置
JP3637848B2 (ja) 負荷駆動回路
JP2002511692A (ja) ダイオードをシミュレーションする回路
JP5383426B2 (ja) 異常検出時急速放電回路
US20030081365A1 (en) Power supply reverse bias protection circuit for protecting both analog and digital devices coupled thereto
CN110785933A (zh) 半导体开关元件的短路保护电路
US6891708B2 (en) Reduced current and power consumption structure of drive circuit
US20210391715A1 (en) Polarity reversal protection circuit
JP4727360B2 (ja) 絶縁ゲート型半導体素子のゲート回路
JP2004294404A (ja) 断線検出回路
JP2009207077A (ja) 半導体集積回路装置
US20200028503A1 (en) Semiconductor device and electronic control device
US20190296729A1 (en) Drive device
JPH07321621A (ja) 半導体集積回路
US7130169B2 (en) Short circuit protection for a power isolation device and associated diode
US11139811B2 (en) Driver circuit, corresponding device and system
US20220082606A1 (en) Integrated circuit and semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041220

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110107

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120107

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130107

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees