JP3983622B2 - パワーデバイス駆動回路 - Google Patents
パワーデバイス駆動回路 Download PDFInfo
- Publication number
- JP3983622B2 JP3983622B2 JP2002231307A JP2002231307A JP3983622B2 JP 3983622 B2 JP3983622 B2 JP 3983622B2 JP 2002231307 A JP2002231307 A JP 2002231307A JP 2002231307 A JP2002231307 A JP 2002231307A JP 3983622 B2 JP3983622 B2 JP 3983622B2
- Authority
- JP
- Japan
- Prior art keywords
- low
- circuit
- side switching
- terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/538—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration
Description
【０００１】
【発明の属する技術分野】
本発明は、パワーデバイス駆動回路に係る発明であって、特に、誤動作や破壊防止し、小型化、低価格化が可能なパワーデバイス駆動回路に関するものである。
【０００２】
【従来の技術】
図８に、従来の三相インバータ回路及びその駆動回路の回路図を示す。この三相インバータ回路１００は、ハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６と、それら各ハイサイドスイッチング素子１０１，１０３，１０５と各ローサイドスイッチング素子１０２，１０４，１０６にそれぞれ並列に接続された６個のダイオード１０７〜１１２から構成されている。
【０００３】
これらハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６は、電源１１３から電源が供給される。これらハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６を繋ぐ配線には、自己インダクタンスが存在し、図８では自己インダクタンス１１４〜１２１までが図示されている。ここで、ハイサイドスイッチング素子１０１，１０３，１０５及びローサイドスイッチング素子１０２，１０４，１０６は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）である。
【０００４】
これら三相インバータ回路１００には、三相モータ１２２などの負荷が接続されている。また、各ハイサイドスイッチング素子１０１，１０３，１０５にはハイサイドスイッチング駆動回路が、各ローサイドスイッチング素子１０２，１０４，１０６にはローサイドスイッチング駆動回路がそれぞれ接続されている。なお、図８では、ハイサイドスイッチング素子１０１のハイサイドスイッチング駆動回路２００とローサイドスイッチング素子１０２のローサイドスイッチング駆動回路３００については図示しているが、他のハイサイドスイッチング素子１０３，１０５やローサイドスイッチング素子１０４，１０６の駆動回路については記載を省略している。なお、インバータ回路、ハイサイドスイッチング駆動回路及びローサイドスイッチング駆動回路がパワーデバイス駆動回路を構成している。
【０００５】
ハイサイドスイッチング素子１０１のハイサイドスイッチング駆動回路２００は、エミッタフォロワ回路と高耐圧ＩＣ２０１及びこれらを駆動するための電源２０２とコンデンサ２０３，２０４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ２０５（オン側エミッタフォロワトランジスタ）とＰＮＰトランジスタ２０６（オフ側エミッタフォロワトランジスタ）とで構成され、それらのエミッタ端子にはそれぞれ抵抗２０７，２０８が接続された後、共通にハイサイドスイッチング素子１０１のゲート端子に接続されている。高耐圧ＩＣ２０１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ２０３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ２０４が設けられている。高耐圧ＩＣ２０１の入力端子ＩＮは、ハイサイドスイッチング素子の駆動信号（Ｈｉ−ＩＮ）が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。
【０００６】
同様にローサイドスイッチング素子１０２のローサイドスイッチング駆動回路３００も、エミッタフォロワ回路と高耐圧ＩＣ３０１及びこれらを駆動するための電源３０２とコンデンサ３０３，３０４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ３０５とＰＮＰトランジスタ３０６とで構成され、エミッタ端子にはそれぞれ抵抗３０７，３０８が接続された後、共通にローサイドスイッチング素子１０２のゲート端子に接続されている。高耐圧ＩＣ３０１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ３０３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ３０４が設けられている。コンデンサ２０４，３０４は、電源３０９に接続されている。高耐圧ＩＣ３０１の入力端子ＩＮは、ローサイドスイッチング素子の駆動信号（Ｌｏｗ−ＩＮ）が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。
【０００７】
図８には、上記の説明以外に高耐圧ＩＣ２０１，３０１には、アノードを低圧側基準端子Ｖｓｓにカソードを高圧側基準端子Ｖｓに接続したクランプダイオード２０９，３１０が設けられている。これは特開平１０−４２５７５に開示されているように、負荷の駆動を行う際にハイサイドスイッチング素子１０１，１０３，１０５又はローサイドスイッチング素子１０２，１０４，１０６がスイッチングすると、電流の単位時間あたりの変化量ｄＩ／ｄｔと配線の自己インダクタンス１１４〜１２１により発生するマイナス電位のサージ（以下、マイナスサージと呼ぶ）から高耐圧ＩＣ２０１，３０１を保護するために設けられてものである。
【０００８】
しかし、クランプダイオード２０９，３１０のみでは、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ２０１，３０１を十分に保護することができない場合があった。そこで、図８に示す三相インバータ回路及びその駆動回路では、ローサイドスイッチング素子１０４のエミッタ端子と電源３０９の負極との間に抵抗４００を設けて、マイナスサージが発生したときにクランプダイオード２０９，３１０に流れるマイナスサージの電流を制限して、高耐圧ＩＣ２０１，３０１を保護している。これは、ＰＣＴ出願（ＷＯ ０１／５９９１８）に記載されている。
【０００９】
【発明が解決しようとする課題】
図８に示した三相インバータ回路及びその駆動回路において、ハイサイドスイッチング素子１０１とローサイドスイッチング素子１０４のみがＯＮ状態から、ハイサイドスイッチング素子１０１がＯＦＦ状態になったときに発生するマイナスサージについて説明する。
【００１０】
まず、ハイサイドスイッチング素子１０１とローサイドスイッチング素子１０４のみがＯＮ状態のときでは、電源１１３の正極から供給された電流が、ハイサイドスイッチング素子１０１、自己インダクタンス１１４、負荷１２２、自己インダクタンス１１７、ローサイドスイッチング素子１０４、自己インダクタンス１２１順の経路を流れて電源１１３の負極に戻る。
【００１１】
次に、上記の状態からハイサイドスイッチング素子１０１がＯＦＦ状態に変化すると、負荷１２２に流れる電流の経路は、負荷１２２、自己インダクタンス１１７、ローサイドスイッチング素子１０４、自己インダクタンス１２０、ダイオード１０８、自己インダクタンス１１５、負荷１２２順の経路に切り替わる。このとき配線の自己インダクタンス１１４，１１５，１２０，１２１によりマイナスサージが発生する。
【００１２】
このマイナスサージが発生すると、ハイサイドスイッチング駆動回路２００の高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの間に、自己インダクタンス１１４，１１５，１２０の誘導電圧とダイオード１０８の順方向電圧の合計が印加されることになる。このとき、クランプダイオード２０９がＯＮ状態となり高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの間には、並列接続されているクランプダイオード２０９の順方向電圧が印加されることになる。
【００１３】
さらに、図８では、高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの経路上に抵抗４００が設けられているので、クランプダイオード２０９に流れる電流を制限することができる。よって、マイナスサージの電流も抵抗４００により制限され、クランプダイオード２０９の順方向電圧が高耐圧ＩＣ２０１の誤動作・破壊を引き起こさない程度の電圧に制限する。抵抗４００の値を大きくすることにより抵抗４００での電圧降下を大きくなり、クランプダイオード２０９の順方向の電圧を制限できる。
【００１４】
図８に示した三相インバータ回路及びその駆動回路であっても、配線の自己インダクタンス１１４〜１２１により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ２０１，３０１を保護することができる。しかし、図８に示したローサイドスイッチング素子１０２，１０４，１０６のローサイドスイッチング駆動回路では、電源３０２，３０９をそれぞれのローサイドスイッチング素子１０２，１０４，１０６に設けなければならず、電源部のコストが増大する問題があった。また、駆動回路の小型化、低価格化のためには、各ローサイドスイッチング素子１０２，１０４，１０６の電源３０２，３０９を１つにまとめ、ローサイドスイッチング駆動回路の高耐圧ＩＣ３０１が必要のない回路構成にする必要があった。
【００１５】
そこで、本発明は、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となり駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子をインバータ回路の低電位ラインに接続している複数のローサイドスイッチング素子と、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子をインバータ回路の高電位ラインに接続している複数のハイサイドスイッチング素子と、第１エミッタフォロワ回路及び高耐圧ＩＣを有し、高耐圧ＩＣに入力された第１駆動信号が第１エミッタフォロワ回路に接続されたハイサイドスイッチング素子を駆動する複数のハイサイドスイッチング駆動回路と、高耐圧ＩＣに繋がった第１、第２の低電位及び高電位電源配線を有し、第２の低電位及び第２の高電位電源配線に接続された入力バッファと、第２の低電位及び第１の高電位電源配線に接続された第２エミッタフォロワ回路を備え、入力バッファに入力された第２駆動信号が第２エミッタフォロワ回路に接続されたローサイドスイッチング素子を駆動する複数のローサイドスイッチング駆動回路とを備え、複数のローサイドスイッチング駆動回路は、複数のローサイドスイッチング駆動回路間で共通に接続されている第１の電源と、第１の電源と第１の低電位及び高電位電源配線を介して接続された第１のコンデンサと、第１の電源と第２の低電位及び高電位電源配線を介して接続された第２のコンデンサと、第１の低電位電源配線と第１のコンデンサとの接続点と、ローサイドスイッチング素子の一方の端子と接続された第２の低電位電源配線との間に接続された第１の電流制限素子と、第１の電源と入力バッファとを接続する第２の低電位及び高電位電源配線に介挿された第２の電流制限素子とをさらに備える。
【００１７】
本発明の請求項２に係る解決手段は、請求項１記載のパワーデバイス駆動回路であって、ローサイドスイッチング素子のオン側ゲート抵抗の代わりに第１の電流制限素子を設けた。
【００１８】
本発明の請求項３に係る解決手段は、請求項１又は請求項２に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、高耐圧ＩＣと第１エミッタフォロワ回路との間の配線上にインバータ回路で発生するサージ電流を制限するための第３の電流制限素子を有する。
【００１９】
本発明の請求項４に係る解決手段は、請求項３に記載のパワーデバイス駆動回路であって、第３の電流制限は、高耐圧ＩＣの高圧側基準端子と第１エミッタフォロワ回路の一方の端子との配線上と、ハイサイドスイッチング駆動回路を駆動するための第２の電源の負極と高圧側基準端子との配線上と、高耐圧ＩＣの高圧側電源端子と第２の電源の正極との配線上に設けられている。
【００２０】
本発明の請求項５に係る解決手段は、請求項４に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、第２の電源の正極と第１エミッタフォロワ回路の一方の端子との間に設けられた第３のコンデンサと、第１エミッタフォロワ回路のオン側ゲート抵抗の代わりに、第３のコンデンサとハイサイドスイッチング素子の一方の端子との間に設けられた第４の電流制限素子とを有する。
【００２１】
本発明の請求項６に係る解決手段は、請求項４に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、アノードを第１エミッタフォロワ回路の一方の端子側に、カソードを第２の電源の負極側に接続するバイパスダイオードをさらに有する。
【００２２】
本発明の請求項７に係る解決手段は、請求項３又は請求項６に記載のパワーデバイス駆動回路であって、高耐圧ＩＣは、高耐圧ＩＣの低圧側基準及び電源端子が第２の電流制限素子を介さずにローサイドスイッチング駆動回路の第２の低電位及び高電位電源配線と接続されている。
【００２３】
本発明の請求項８に係る解決手段は、請求項３乃至請求項７のいずれかに記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、ハイサイドスイッチング駆動回路の第１エミッタフォロワ回路を構成するＰＮＰトランジスタのベース端子と高耐圧ＩＣの出力端子との間に接続された第５の電流制限素子と、ベース端子を高耐圧ＩＣの高圧側基準端子に、コレクタ端子をＰＮＰトランジスタのベース端子に、エミッタ端子をＰＮＰトランジスタのコレクタ端子にそれぞれ接続したトランジスタとをさらに有する。本発明の請求項９に係る解決手段は、請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、第１エミッタフォロワ回路及び第２エミッタフォロワ回路に代えて、第１ソースフォロワ回路及び第２ソースフォロワ回路を備える。本発明の請求項１０に係る解決手段は、請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、第１エミッタフォロワ回路及び第２エミッタフォロワ回路に代えて、第１エミッタ接地バイポーラ回路及び第２エミッタ接地バイポーラ回路を備える。
【００２４】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２５】
（実施の形態１）
図１に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。この三相インバータ回路１は、ハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７と、それら各ハイサイドスイッチング素子２，３，４と各ローサイドスイッチング素子５，６，７にそれぞれ並列に接続された６個のダイオード８〜１３から構成されている。なお、インバータ回路は、三相に限らず単相や多相であっても良い。
【００２６】
これらハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７は、電源１４から電源が供給される。これらハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７を繋ぐ配線には、自己インダクタンスが存在し、図１では自己インダクタンス１５〜２２までが図示されている。ここで、ハイサイドスイッチング素子２，３，４及びローサイドスイッチング素子５，６，７は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）である。しかし、本発明においてはこれに限られず、ＭＯＳ ＦＥＴ等であっても良い。
【００２７】
これらハイサイドスイッチング素子２，３，４は、コレクタ端子を高電位ラインＰに、エミッタ端子を三相モータ２３などの負荷が接続されている。そして、ゲート端子はハイサイドスイッチング駆動回路に接続されている。また、ローサイドスイッチング素子５，６，７は、エミッタ端子を低電位ラインＮに、コレクタ端子を三相モータ２３などの負荷が接続されている。そして、ゲート端子は、ローサイドスイッチング駆動回路が接続されている。
【００２８】
なお、図１では、ハイサイドスイッチング素子２のハイサイドスイッチング駆動回路３０とローサイドスイッチング素子５のローサイドスイッチング駆動回路５０については図示しているが、他のハイサイドスイッチング素子３，４やローサイドスイッチング素子６，７の駆動回路については記載を省略している。また、インバータ回路、ハイサイドスイッチング駆動回路及びローサイドスイッチング駆動回路がパワーデバイス駆動回路を構成している。
【００２９】
ハイサイドスイッチング素子２のハイサイドスイッチング駆動回路３０は、エミッタフォロワ回路と高耐圧ＩＣ３１及びこれらを駆動するための電源３２とコンデンサ３３，３４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ３５（オン側エミッタフォロワトランジスタ）とＰＮＰトランジスタ３６（オフ側エミッタフォロワトランジスタ）とで構成され、それらのエミッタ端子にはそれぞれ抵抗３７，３８が接続された後、共通にハイサイドスイッチング素子２のゲート端子に接続されている。ここで、抵抗３７はオン側ゲート抵抗で、抵抗３８はオフ側ゲート抵抗である。
【００３０】
高耐圧ＩＣ３１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ３３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ３４が設けられている。高耐圧ＩＣ３１の入力端子ＩＮ（Ｈｉ−ＩＮ）は、ハイサイドスイッチング素子の駆動信号が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。高耐圧ＩＣ３１には、アノードを低圧側基準端子Ｖｓｓに、カソードを高耐圧側基準端子Ｖｓに並列接続したクランプダイオード３９が設けられている。
【００３１】
一方、ローサイドスイッチング素子５のローサイドスイッチング駆動回路５０では、エミッタフォロワ回路と入力バッファ５１及びこれらを駆動するための電源５２とコンデンサ５３，５４とで構成されている。ここで、電源５２は、各ローサイドスイッチング素子５，６，７にそれぞれ設けられるのではなく、共通で１つ設けられている。エミッタフォロワ回路は、ＮＰＮトランジスタ５５とＰＮＰトランジスタ５６とで構成され、ＰＮＰトランジスタ５６のエミッタ端子には抵抗５７が接続されている。
【００３２】
ＮＰＮトランジスタ５５とＰＮＰトランジスタ５６のエミッタ端子は、共通にローサイドスイッチング素子５のゲート端子に接続されている。入力バッファ５１は、ローサイドスイッチング素子の駆動信号が入力され、その出力はエミッタフォロワ回路であるＮＰＮトランジスタ５５とＰＮＰトランジスタ５６のベース端子に共通に入力される。
【００３３】
コンデンサ５３は，第１の低電位及び高電位電源配線を介して正極を電源５２の正極に、負極を電源５２の負極に接続されている。第１の高電位電源配線は、ＮＰＮトランジスタ５５のコレクタ端子が接続されている。コンデンサ５４は、第２の低電位電源配線Ｇ及び第２の高電位電源配線を介して正極を電源５２の正極に、負極を電源５２の負極に接続されている。第２の低電位及び高電位電源配線には、入力バッファ５１も接続されている。
【００３４】
電流制限素子である抵抗５８（第１の電流制限素子）は、コンデンサ５３の負極と第１の低電位電源配線との接点とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に設けられている。ＮＰＮトランジスタ５５のコレクタ端子はコンデンサ５３の正極に、ＰＮＰトランジスタ５６のコレクタ端子はローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇにそれぞれ接続されている。コンデンサ５３の負極と電源５２の負極とが、抵抗５８を介さずに接続される経路がある。この経路は、コンデンサ５３を電源５２が充電する際に抵抗５８でロスを生じないために設けられている。
【００３５】
なお、本実施の形態のローサイドスイッチング駆動回路５０においては、図８での抵抗３０７は設けられていない。この抵抗３０７は、ローサイドスイッチング素子のオン側ゲート抵抗としての機能を果たしている。本実施の形態では、図８での抵抗３０７の代わりに抵抗５８がローサイドスイッチング素子１０５のオン側ゲート抵抗としての機能を果たしている。
【００３６】
また、コンデンサ５４は入力バッファ５１に接続され、入力バッファ５１と電源５２との間の第２の低電位及び高電位電源配線上には電流制限素子である抵抗５９，６０（第２の電流制限素子）が設けられている。なお、抵抗５９，６０の抵抗値は抵抗５８よりも十分大きくする。入力バッファの入力端子には、ローサイドスイッチング素子の駆動信号（Ｌｏｗ−ＩＮ）が入力される。
【００３７】
次に、本実施の形態のローサイドスイッチング駆動回路が、電源を共通化し、高耐圧ＩＣを不要にした点について以下に説明する。まず、図８で電源３０２は、高耐圧ＩＣ３０１が設けられているために必要となっていた。そのため、高耐圧ＩＣ３０１を入力バッファ５１にすることにより電源３０２は不要となる。そして、各ローサイドスイッチング素子５，６，７のそれぞれのローサイドスイッチング駆動回路に設けられていた電源５２を共通化することで電源を１つにすることができる。
【００３８】
しかし、各ローサイドスイッチング駆動回路に設けられていた電源５２を共通化すると、各ローサイドスイッチング駆動回路の配線とローサイドスイッチング素子２，３，４の第２の低電位電源配線Ｇとが電気的なループを形成する。そのため、あるローサイドスイッチング素子の配線上の自己インダクタンスに発生したサージ電流が、他のローサイドスイッチング駆動回路に誤動作などを引き起こす問題がある。
【００３９】
よって、単にローサイドスイッチング駆動回路の高耐圧ＩＣを入力バッファにするだけでは、入力バッファに何らかのサージ対策が施されていないので、誤動作等を引き起こす場合がある。また、入力バッファではなくサージ対策が施されたフォトカプラなどの光絶縁駆動素子を用いることも考えられる。しかし、フォトカプラなどの部品はコストがかかる問題があった。
【００４０】
そこで、本実施の形態のローサイドスイッチング駆動回路５０では、入力バッファ５１と電源５２の間に抵抗５９，６０が設けることにより、サージ電流がローサイドスイッチング駆動回路５０に流れ込みにくくする。その結果、抵抗５９，６０が入力バッファ５１の誤動作等を防止することができる。従って、本実施の形態のローサイドスイッチング駆動回路５０では、高耐圧ＩＣ３０１の代わりに入力バッファ５１に置き換え、電源３０２を省き電源５２に共通化することができる。つまり、本実施の形態のローサイドスイッチング駆動回路は、電源を共通化し、高耐圧ＩＣを不要にする。
【００４１】
また、本実施の形態のパワーデバイス駆動回路によっても、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができることについて以下に説明する。三相インバータ回路１で生じたマイナスサージは、ローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇへと流れる。そして、このマイナスサージは、抵抗５８通り第１の低電位電源配線を経てクランプダイオード３９に流れることになる。なお、抵抗５９，６０は抵抗５８に比べて十分大きな値を持っているため、マイナスサージが、抵抗５８を経由しない経路を経てクランプダイオード３９に流れることはない。
【００４２】
ここで、クランプダイオード３９に流れるマイナスサージの電流は、抵抗５８で制限され、クランプダイオード３９の順方向電圧が高耐圧ＩＣに誤動作・破壊を引き起こさない程度の電圧に制限することができる。これは、図８に示した従来の技術での抵抗４００と同じ機能を抵抗５８で実現している。従って、本実施の形態で示したパワーデバイス駆動回路であっても、配線の自己インダクタンス１５〜２２により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。
【００４３】
上記に説明したように本実施の形態に係るパワーデバイス駆動回路とすることで、配線の自己インダクタンス１５〜２２により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００４４】
なお、本実施の形態においては、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００４５】
（実施の形態２）
図２に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態１に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態１に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００４６】
図２に示されている高耐圧ＩＣ３１の高圧側基準端子Ｖｓは、電流制限素子である抵抗７１（第３の電流制限素子）を介してＰＮＰトランジスタ３６のコレクタ端子及びハイサイドスイッチング素子２のエミッタ端子に接続されている。コンデンサ７２は、正極をＮＰＮトランジスタ３５のコレクタ端子に、負極をＰＮＰトランジスタ３６のコレクタ端子にそれぞれ接続されている。図１での電源３２の位置にコンデンサ７２が設けられている。そして、電源３２は、負極を電流制限素子である抵抗７３（第３の電流制限素子）を介して高耐圧ＩＣ３１の高圧側基準端子Ｖｓと、正極を電流制限素子である抵抗７４（第３の電流制限素子）を介して高耐圧ＩＣ３１の高圧側電源端子Ｖｂに接続している。
【００４７】
実施の形態１では、マイナスサージが発生した際にクランプダイオード３９に流れる電流を制限するのは抵抗５８のみであった。しかし、この抵抗５８は、ローサイドスイッチング素子５のオン側ゲート抵抗としての機能も果たしている。そのため、抵抗５８の抵抗値は、ローサイドスイッチング素子５のオン側ゲート抵抗としての制約を受けることになる。つまり、オン側ゲート抵抗が大きくなるとローサイドスイッチング素子５のターンオフが遅くなりスイッチング損失が増大する。
【００４８】
従って、抵抗５８の抵抗値は、スイッチング損失が増大しない程度の抵抗値に制限される。逆に、抵抗５８の抵抗値を小さくするとクランプダイオード３９に流れる電流を十分に制限できなくなり、高耐圧ＩＣ３１の誤動作、破壊を招くことがある。
【００４９】
そこで、本実施の形態では、抵抗５８に加えて電流制限素子である抵抗７１，７３，７４をクランプダイオード３９のカソード側に設けることにより、クランプダイオード３９に流れるマイナスサージの電流を制限する。本実施の形態に係るパワーデバイス駆動回路とすることで、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。なお、抵抗７１，７３，７４を設けることで、マイナスサージの電流を制限する点において抵抗５８の抵抗値に自由度が生じる。そのため、抵抗５８の抵抗値は、ローサイドスイッチング素子５のスイッチング損失が減少するように最適化することができる。
【００５０】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００５１】
実施の形態２の変形例として図３に、三相インバータ回路及びその駆動回路の回路図を示す。図３では、図２のコンデンサ７２は設けられずに、電源３２の正極は、抵抗７４を介して高耐圧ＩＣ３１の高圧側電源端子Ｖｂに接続されている。そして、負極はハイサイドスイッチング素子２のエミッタ端子に接続されている。
【００５２】
図３のような構成であっても本実施の形態と同様、クランプダイオード３９に流れるマイナスサージの電流を制限でき、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。さらに、本変形例では、部品点数を減らせコストを削減できる。なお、本変形例は、以下の実施の形態３又は実施の形態５にも適用することができる。
【００５３】
また別の変形例として図４に、三相インバータ回路及びその駆動回路の回路図を示す。図４では、ＮＰＮトランジスタ３５のエミッタ端子に設けられているオン側ゲート抵抗３７（第４の電流制限素子）をコンデンサ７２（第３のコンデンサ）の負極とハイサイドスイッチング素子２のエミッタ端子との間に移動している。
【００５４】
図４のような構成であっても本実施の形態と同様、クランプダイオード３９に流れるマイナスサージの電流を制限でき、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。さらに、本変形例では、ハイサイドスイッチング素子２のスイッチング特性に影響を与えずにコンデンサ７２に流れるサージ電流を制限することができる。なお、本変形例は、以下の実施の形態３乃至実施の形態５にも適用することができる。
【００５５】
（実施の形態３）
図５に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態２に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態２に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００５６】
本実施の形態は、図５に示されている高耐圧ＩＣ３１の低圧側電源端子Ｖｃｃは、抵抗５９を介さずにコンデンサ５４の正極に接続され、低圧側基準端子Ｖｓｓは、抵抗６０を介さずコンデンサ５４の負極に接続されている。つまり、本実施の形態は、低圧側基準端子Ｖｓｓをローサイドスイッチング駆動回路の第２の低電位電源配線Ｇに直接接続する。
【００５７】
このような構成にするとマイナスサージが発生した際に、抵抗５８を経由しないでクランプダイオード３９にマイナスサージの電流が流れる経路が発生する。ローサイドスイッチング駆動回路の第２の低電位電源配線Ｇを流れ高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓへと流れる経路である。しかし、抵抗５８を経由しなくとも、クランプダイオード３９のカソード側に設けられた抵抗７１，７３，７４によってクランプダイオード３９に流れる電流を制限することができる。
【００５８】
従って、本実施の形態に係るパワーデバイス駆動回路でも、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００５９】
本実施の形態のような構成にすることによる利点は、高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓとコンデンサ５４の負極とが直接接続することができるため、高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓとローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇを同電位とすることが可能となる点である。これにより、高耐圧ＩＣ３１を含むハイサイドスイッチング駆動回路３０とローサイドスイッチング駆動回路５０を同一チップに集積することが可能になる。よって、パワーデバイス駆動回路のさらなる小型化が可能となる。
【００６０】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００６１】
（実施の形態４）
図６に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態３に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態３に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００６２】
図６では、カソードが電源３２の負極に、アノードがＰＮＰトランジスタ３６のコレクタ端子に接続されているバイパスダイオード８０がさらに設けられている。このバイパスダイオード８０は、抵抗７１，７３を迂回して電源３２の負極とＰＮＰトランジスタ３６のコレクタ端子とを接続している。
【００６３】
ハイサイドスイッチング素子２を駆動する際に、ハイサイドスイッチング駆動回路のコンデンサ７２を充電する必要がある。コンデンサ７２を充電するための電流の流れは、電源３２の正極、コンデンサ７２、抵抗７１、抵抗７３、電源３２の負極順の経路である。そのため、実施の形態３で示したパワーデバイス駆動回路では、抵抗７１，７３による電力損失が生じる。なお、この電力損失は、ハイサイドスイッチング素子２のゲート駆動電力と同程度であり、無視できない程度の電力がジュール熱として失われる。
【００６４】
本実施の形態では、バイパスダイオード８０を設けて抵抗７１，７３を迂回している。そのため、ハイサイドスイッチング駆動回路のコンデンサ７２を充電する際に、抵抗７１，７３による電力損失が生じない。
【００６５】
なお、本実施の形態でも、電流制限素子である抵抗５８，７１，７３，７４がクランプダイオード３９に流れるマイナスサージの電流を制限する。よって、本実施の形態に係るパワーデバイス駆動回路も、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００６６】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００６７】
（実施の形態５）
図７に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態４に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態４に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００６８】
図７では、ＰＮＰトランジスタ３６のベース端子と高耐圧ＩＣ３１の出力端子ＯＵＴとの間に電流制限素子である抵抗９０（第５の電流制限素子）をさらに接続している。さらに、ベース端子を高圧側基準端子Ｖｓに、コレクタ端子をＰＮＰトランジスタ３６のベース端子に、エミッタ端子をＰＮＰトランジスタ３６のコレクタ端子にそれぞれ接続されたトランジスタ９１をさらに設けている。図７ではトランジスタ９１は、ＭＯＳ ＦＥＴとして記載されているが、本発明はこれに限られずバイポーラトランジスタ等でも良い。
【００６９】
以下に、抵抗９０及びトランジスタ９１の動作について説明する。まず、高耐圧ＩＣ３１への入力信号がオフになると、エミッタフォロワ回路への出力電圧が０Ｖとになる。そして、エミッタフォロワ回路のＮＰＮトランジスタ３５及びＰＮＰトランジスタ３６は、ＰＮＰトランジスタ３６のコレクタを基準にした入力信号が０Ｖとなるため、エミッタフォロワ回路の出力電圧も０Ｖとなる。よって、ハイサイドスイッチング素子２がターンオフする。
【００７０】
しかし、インバータ回路１で発生したマイナスサージの電流がクランプダイオード３９を流れると、抵抗７１にもマイナスサージの電流の一部が流れることになる。このマイナスサージの電流が抵抗７１に流れることにより、抵抗７１で電圧降下が起こりＰＮＰトランジスタ３６のコレクタ電圧が下がる。エミッタフォロワ回路の入力信号は、（高耐圧ＩＣ３１の出力電圧）＋（ＰＮＰトランジスタ３６のコレクタ電圧）となるので、エミッタフォロワ回路は抵抗７１の電圧降下分が出力電圧となる。このエミッタフォロワ回路の出力電圧上昇がハイサイドスイッチング素子２のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を生じさせる。このようなハイサイドスイッチング素子２の誤動作は、スイッチング損失を増大させる。
【００７１】
ここで、エミッタフォロワ回路の出力電圧は、ＮＰＮトランジスタ３５のエミッタ電圧とＰＮＰトランジスタ３６のエミッタ電圧との差によって決まる。ＮＰＮトランジスタ３５は抵抗７１での電圧降下によりＯＮ状態となり、ＮＰＮトランジスタ３５のエミッタ電圧は、（高耐圧ＩＣ３１の出力電圧）＋（ＰＮＰトランジスタ３６のコレクタ電圧）＋（ＮＰＮトランジスタ３５のベース−エミッタ間の電圧）となる。
【００７２】
一方、抵抗７１にトランジスタ９１を設けることにより、抵抗７１で電圧降下が起こるとトランジスタ９１はＯＮ状態になり、ＰＮＰトランジスタ３６をＯＮ状態にする。このときのＰＮＰトランジスタ３６のエミッタ電圧は、（トランジスタ９１のコレクタ電圧）＋（ＰＮＰトランジスタ３６のベース−エミッタ間の電圧）となる。なお、ＮＰＮトランジスタ３５とＰＮＰトランジスタ３６とのベース端子は抵抗９０で分離されているため、トランジスタ９１のＯＮ状態はＮＰＮトランジスタ３５に影響を与えない。抵抗９０は、高耐圧ＩＣ３１の出力端子ＯＵＴと高圧側基準端子Ｖｓに大きな電流が流れるのを防止している。
【００７３】
従って、抵抗９０及びトランジスタ９１を設けることにより、ＰＮＰトランジスタ３６をＯＮ状態にしてエミッタフォロワ回路の出力電圧を減少させることが可能となる。その結果、ハイサイドスイッチング素子２のゲート閾値よりも低くしてハイサイドスイッチング素子２のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を防止できる。ここで、抵抗３７及び抵抗３８の値を選定することのより、エミッタフォロワ回路の出力電圧を効果的にハイサイドスイッチング素子２のゲート閾値よりも低くすることができる。
【００７４】
なお、本実施の形態でも、電流制限素子である抵抗５８，７１，７３，７４がクランプダイオード３９に流れるマイナスサージの電流を制限する。よって、本実施の形態に係るパワーデバイス駆動回路も、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００７５】
また、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。
【００７６】
【発明の効果】
本発明の請求項１に記載のパワーデバイス駆動回路は、複数のローサイドスイッチング駆動回路が、高耐圧ＩＣに繋がった第１、第２の低電位及び高電位電源配線を有し、第２の低電位及び高電位電源配線に接続された入力バッファと、第１高電位及び第２の低電位電源配線に接続された第２エミッタフォロワ回路を備え、さらに複数のローサイドスイッチング駆動回路は、複数のローサイドスイッチング駆動回路間で共通に接続されている第１の電源と、第１の電源と第１の低電位及び高電位電源配線を介して接続された第１のコンデンサと、第１の電源と第２の低電位及び高電位電源配線を介して接続された第２のコンデンサと、第１の低電位電源配線と第１のコンデンサとの接続点と、ローサイドスイッチング素子の一方の端子と接続された第２の低電位電源配線との間に接続された第１の電流制限素子と、第１の電源と入力バッファとを接続する第２の低電位及び高電位電源配線に介挿された第２の電流制限素子とを備えるので、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる効果がある。
【００７７】
本発明の請求項２に記載のパワーデバイス駆動回路はローサイドスイッチング素子のオン側ゲート抵抗の代わりに第１の電流制限素子を設けたこと、ローサイドスイッチング素子のスイッチング特性に影響を与えずに、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができる効果がある。
【００７８】
本発明の請求項３又は請求項４に記載のパワーデバイス駆動回路は、高耐圧ＩＣと第１エミッタフォロワ回路との間の配線上に第３の電流制限素子を有するので、マイナスサージの電流を制限する点において第２の電流制限素子の抵抗値に自由度が生じ、ローサイドスイッチング素子のスイッチング損失が減少するように最適化することができる効果がある。
【００７９】
本発明の請求項５に記載のパワーデバイス駆動回路は、ハイサイドスイッチング駆動回路は、第３のコンデンサと第４の電流制限素子とを有するので、ハイサイドスイッチング素子のスイッチング特性に影響を与えずに、第３のコンデンサに流れるサージ電流を制限することができる効果がある。
【００８０】
本発明の請求項６に記載のパワーデバイス駆動回路は、アノードを第１エミッタフォロワ回路の一方の端子側に、カソードを第２の電源の負極側に接続するバイパスダイオードをさらに設けたので、第３の電流制限素子抵抗による電力損失が生じない。
【００８１】
本発明の請求項７に記載のパワーデバイス駆動回路は、低圧側基準端子が第２の電流制限素子を介さずに第２の低電位及び高電位電源配線と接続されているので、ハイサイドスイッチング駆動回路とローサイドスイッチング駆動回路を同一チップに集積することが可能で、パワーデバイス駆動回路のさらなる小型化が可能となる効果がある。
【００８２】
本発明の請求項８に記載のパワーデバイス駆動回路は、ＰＮＰトランジスタのベース端子と高耐圧ＩＣの出力端子との間に第５の電流制限素子を有し、エミッタ端子をＰＮＰトランジスタのコレクタ端子にそれぞれ接続したトランジスタを有するので、ハイサイドスイッチング素子のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を防止できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る三相インバータ回路及びその駆動回路の回路図である。
【図２】 本発明の実施の形態２に係る三相インバータ回路及びその駆動回路の回路図である。
【図３】 本発明の実施の形態２の変形例に係る三相インバータ回路及びその駆動回路の回路図である。
【図４】 本発明の実施の形態２の変形例に係る三相インバータ回路及びその駆動回路の回路図である。
【図５】 本発明の実施の形態３に係る三相インバータ回路及びその駆動回路の回路図である。
【図６】 本発明の実施の形態４に係る三相インバータ回路及びその駆動回路の回路図である。
【図７】 本発明の実施の形態５に係る三相インバータ回路及びその駆動回路の回路図である。
【図８】 従来の技術に係る三相インバータ回路及びその駆動回路の回路図である。
【符号の説明】
１，１００ 三相インバータ回路、２〜４，１０１，１０３，１０５ ハイサイドスイッチング素子、５〜７，１０２，１０４，１０６ ローサイドスイッチング素子、８〜１３，１０７〜１１２ ダイオード、１５〜２２，１１４〜１２１ 自己インダクタンス、２３，１２２ 三相モータ、３０，２００ ハイサイドスイッチング駆動回路、３１，２０１，３０１ 高耐圧ＩＣ、３２，５２，１１３，２０２，３０２ 電源、３３，３４，５３，５４，７２，２０３，２０４，３０３，３０４ コンデンサ、３５，５５，２０５，３０５ ＮＰＮトランジスタ、３６，５６，２０６，３０６ ＰＮＰトランジスタ、３７，３８，５７〜５９，６０，７１〜７４，９０，２０７，２０８，３０７，３０８，４００ 抵抗、３９，２０９，３１０ クランプダイオード、５０，３００ ローサイドスイッチング駆動回路、５１ 入力バッファ。
【発明の属する技術分野】
本発明は、パワーデバイス駆動回路に係る発明であって、特に、誤動作や破壊防止し、小型化、低価格化が可能なパワーデバイス駆動回路に関するものである。
【０００２】
【従来の技術】
図８に、従来の三相インバータ回路及びその駆動回路の回路図を示す。この三相インバータ回路１００は、ハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６と、それら各ハイサイドスイッチング素子１０１，１０３，１０５と各ローサイドスイッチング素子１０２，１０４，１０６にそれぞれ並列に接続された６個のダイオード１０７〜１１２から構成されている。
【０００３】
これらハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６は、電源１１３から電源が供給される。これらハイサイドスイッチング素子１０１，１０３，１０５とローサイドスイッチング素子１０２，１０４，１０６を繋ぐ配線には、自己インダクタンスが存在し、図８では自己インダクタンス１１４〜１２１までが図示されている。ここで、ハイサイドスイッチング素子１０１，１０３，１０５及びローサイドスイッチング素子１０２，１０４，１０６は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）である。
【０００４】
これら三相インバータ回路１００には、三相モータ１２２などの負荷が接続されている。また、各ハイサイドスイッチング素子１０１，１０３，１０５にはハイサイドスイッチング駆動回路が、各ローサイドスイッチング素子１０２，１０４，１０６にはローサイドスイッチング駆動回路がそれぞれ接続されている。なお、図８では、ハイサイドスイッチング素子１０１のハイサイドスイッチング駆動回路２００とローサイドスイッチング素子１０２のローサイドスイッチング駆動回路３００については図示しているが、他のハイサイドスイッチング素子１０３，１０５やローサイドスイッチング素子１０４，１０６の駆動回路については記載を省略している。なお、インバータ回路、ハイサイドスイッチング駆動回路及びローサイドスイッチング駆動回路がパワーデバイス駆動回路を構成している。
【０００５】
ハイサイドスイッチング素子１０１のハイサイドスイッチング駆動回路２００は、エミッタフォロワ回路と高耐圧ＩＣ２０１及びこれらを駆動するための電源２０２とコンデンサ２０３，２０４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ２０５（オン側エミッタフォロワトランジスタ）とＰＮＰトランジスタ２０６（オフ側エミッタフォロワトランジスタ）とで構成され、それらのエミッタ端子にはそれぞれ抵抗２０７，２０８が接続された後、共通にハイサイドスイッチング素子１０１のゲート端子に接続されている。高耐圧ＩＣ２０１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ２０３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ２０４が設けられている。高耐圧ＩＣ２０１の入力端子ＩＮは、ハイサイドスイッチング素子の駆動信号（Ｈｉ−ＩＮ）が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。
【０００６】
同様にローサイドスイッチング素子１０２のローサイドスイッチング駆動回路３００も、エミッタフォロワ回路と高耐圧ＩＣ３０１及びこれらを駆動するための電源３０２とコンデンサ３０３，３０４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ３０５とＰＮＰトランジスタ３０６とで構成され、エミッタ端子にはそれぞれ抵抗３０７，３０８が接続された後、共通にローサイドスイッチング素子１０２のゲート端子に接続されている。高耐圧ＩＣ３０１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ３０３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ３０４が設けられている。コンデンサ２０４，３０４は、電源３０９に接続されている。高耐圧ＩＣ３０１の入力端子ＩＮは、ローサイドスイッチング素子の駆動信号（Ｌｏｗ−ＩＮ）が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。
【０００７】
図８には、上記の説明以外に高耐圧ＩＣ２０１，３０１には、アノードを低圧側基準端子Ｖｓｓにカソードを高圧側基準端子Ｖｓに接続したクランプダイオード２０９，３１０が設けられている。これは特開平１０−４２５７５に開示されているように、負荷の駆動を行う際にハイサイドスイッチング素子１０１，１０３，１０５又はローサイドスイッチング素子１０２，１０４，１０６がスイッチングすると、電流の単位時間あたりの変化量ｄＩ／ｄｔと配線の自己インダクタンス１１４〜１２１により発生するマイナス電位のサージ（以下、マイナスサージと呼ぶ）から高耐圧ＩＣ２０１，３０１を保護するために設けられてものである。
【０００８】
しかし、クランプダイオード２０９，３１０のみでは、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ２０１，３０１を十分に保護することができない場合があった。そこで、図８に示す三相インバータ回路及びその駆動回路では、ローサイドスイッチング素子１０４のエミッタ端子と電源３０９の負極との間に抵抗４００を設けて、マイナスサージが発生したときにクランプダイオード２０９，３１０に流れるマイナスサージの電流を制限して、高耐圧ＩＣ２０１，３０１を保護している。これは、ＰＣＴ出願（ＷＯ ０１／５９９１８）に記載されている。
【０００９】
【発明が解決しようとする課題】
図８に示した三相インバータ回路及びその駆動回路において、ハイサイドスイッチング素子１０１とローサイドスイッチング素子１０４のみがＯＮ状態から、ハイサイドスイッチング素子１０１がＯＦＦ状態になったときに発生するマイナスサージについて説明する。
【００１０】
まず、ハイサイドスイッチング素子１０１とローサイドスイッチング素子１０４のみがＯＮ状態のときでは、電源１１３の正極から供給された電流が、ハイサイドスイッチング素子１０１、自己インダクタンス１１４、負荷１２２、自己インダクタンス１１７、ローサイドスイッチング素子１０４、自己インダクタンス１２１順の経路を流れて電源１１３の負極に戻る。
【００１１】
次に、上記の状態からハイサイドスイッチング素子１０１がＯＦＦ状態に変化すると、負荷１２２に流れる電流の経路は、負荷１２２、自己インダクタンス１１７、ローサイドスイッチング素子１０４、自己インダクタンス１２０、ダイオード１０８、自己インダクタンス１１５、負荷１２２順の経路に切り替わる。このとき配線の自己インダクタンス１１４，１１５，１２０，１２１によりマイナスサージが発生する。
【００１２】
このマイナスサージが発生すると、ハイサイドスイッチング駆動回路２００の高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの間に、自己インダクタンス１１４，１１５，１２０の誘導電圧とダイオード１０８の順方向電圧の合計が印加されることになる。このとき、クランプダイオード２０９がＯＮ状態となり高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの間には、並列接続されているクランプダイオード２０９の順方向電圧が印加されることになる。
【００１３】
さらに、図８では、高耐圧ＩＣ２０１の低圧側基準端子Ｖｓｓと高耐圧側基準端子Ｖｓとの経路上に抵抗４００が設けられているので、クランプダイオード２０９に流れる電流を制限することができる。よって、マイナスサージの電流も抵抗４００により制限され、クランプダイオード２０９の順方向電圧が高耐圧ＩＣ２０１の誤動作・破壊を引き起こさない程度の電圧に制限する。抵抗４００の値を大きくすることにより抵抗４００での電圧降下を大きくなり、クランプダイオード２０９の順方向の電圧を制限できる。
【００１４】
図８に示した三相インバータ回路及びその駆動回路であっても、配線の自己インダクタンス１１４〜１２１により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ２０１，３０１を保護することができる。しかし、図８に示したローサイドスイッチング素子１０２，１０４，１０６のローサイドスイッチング駆動回路では、電源３０２，３０９をそれぞれのローサイドスイッチング素子１０２，１０４，１０６に設けなければならず、電源部のコストが増大する問題があった。また、駆動回路の小型化、低価格化のためには、各ローサイドスイッチング素子１０２，１０４，１０６の電源３０２，３０９を１つにまとめ、ローサイドスイッチング駆動回路の高耐圧ＩＣ３０１が必要のない回路構成にする必要があった。
【００１５】
そこで、本発明は、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となり駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子をインバータ回路の低電位ラインに接続している複数のローサイドスイッチング素子と、インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子をインバータ回路の高電位ラインに接続している複数のハイサイドスイッチング素子と、第１エミッタフォロワ回路及び高耐圧ＩＣを有し、高耐圧ＩＣに入力された第１駆動信号が第１エミッタフォロワ回路に接続されたハイサイドスイッチング素子を駆動する複数のハイサイドスイッチング駆動回路と、高耐圧ＩＣに繋がった第１、第２の低電位及び高電位電源配線を有し、第２の低電位及び第２の高電位電源配線に接続された入力バッファと、第２の低電位及び第１の高電位電源配線に接続された第２エミッタフォロワ回路を備え、入力バッファに入力された第２駆動信号が第２エミッタフォロワ回路に接続されたローサイドスイッチング素子を駆動する複数のローサイドスイッチング駆動回路とを備え、複数のローサイドスイッチング駆動回路は、複数のローサイドスイッチング駆動回路間で共通に接続されている第１の電源と、第１の電源と第１の低電位及び高電位電源配線を介して接続された第１のコンデンサと、第１の電源と第２の低電位及び高電位電源配線を介して接続された第２のコンデンサと、第１の低電位電源配線と第１のコンデンサとの接続点と、ローサイドスイッチング素子の一方の端子と接続された第２の低電位電源配線との間に接続された第１の電流制限素子と、第１の電源と入力バッファとを接続する第２の低電位及び高電位電源配線に介挿された第２の電流制限素子とをさらに備える。
【００１７】
本発明の請求項２に係る解決手段は、請求項１記載のパワーデバイス駆動回路であって、ローサイドスイッチング素子のオン側ゲート抵抗の代わりに第１の電流制限素子を設けた。
【００１８】
本発明の請求項３に係る解決手段は、請求項１又は請求項２に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、高耐圧ＩＣと第１エミッタフォロワ回路との間の配線上にインバータ回路で発生するサージ電流を制限するための第３の電流制限素子を有する。
【００１９】
本発明の請求項４に係る解決手段は、請求項３に記載のパワーデバイス駆動回路であって、第３の電流制限は、高耐圧ＩＣの高圧側基準端子と第１エミッタフォロワ回路の一方の端子との配線上と、ハイサイドスイッチング駆動回路を駆動するための第２の電源の負極と高圧側基準端子との配線上と、高耐圧ＩＣの高圧側電源端子と第２の電源の正極との配線上に設けられている。
【００２０】
本発明の請求項５に係る解決手段は、請求項４に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、第２の電源の正極と第１エミッタフォロワ回路の一方の端子との間に設けられた第３のコンデンサと、第１エミッタフォロワ回路のオン側ゲート抵抗の代わりに、第３のコンデンサとハイサイドスイッチング素子の一方の端子との間に設けられた第４の電流制限素子とを有する。
【００２１】
本発明の請求項６に係る解決手段は、請求項４に記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、アノードを第１エミッタフォロワ回路の一方の端子側に、カソードを第２の電源の負極側に接続するバイパスダイオードをさらに有する。
【００２２】
本発明の請求項７に係る解決手段は、請求項３又は請求項６に記載のパワーデバイス駆動回路であって、高耐圧ＩＣは、高耐圧ＩＣの低圧側基準及び電源端子が第２の電流制限素子を介さずにローサイドスイッチング駆動回路の第２の低電位及び高電位電源配線と接続されている。
【００２３】
本発明の請求項８に係る解決手段は、請求項３乃至請求項７のいずれかに記載のパワーデバイス駆動回路であって、ハイサイドスイッチング駆動回路は、ハイサイドスイッチング駆動回路の第１エミッタフォロワ回路を構成するＰＮＰトランジスタのベース端子と高耐圧ＩＣの出力端子との間に接続された第５の電流制限素子と、ベース端子を高耐圧ＩＣの高圧側基準端子に、コレクタ端子をＰＮＰトランジスタのベース端子に、エミッタ端子をＰＮＰトランジスタのコレクタ端子にそれぞれ接続したトランジスタとをさらに有する。本発明の請求項９に係る解決手段は、請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、第１エミッタフォロワ回路及び第２エミッタフォロワ回路に代えて、第１ソースフォロワ回路及び第２ソースフォロワ回路を備える。本発明の請求項１０に係る解決手段は、請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、第１エミッタフォロワ回路及び第２エミッタフォロワ回路に代えて、第１エミッタ接地バイポーラ回路及び第２エミッタ接地バイポーラ回路を備える。
【００２４】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２５】
（実施の形態１）
図１に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。この三相インバータ回路１は、ハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７と、それら各ハイサイドスイッチング素子２，３，４と各ローサイドスイッチング素子５，６，７にそれぞれ並列に接続された６個のダイオード８〜１３から構成されている。なお、インバータ回路は、三相に限らず単相や多相であっても良い。
【００２６】
これらハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７は、電源１４から電源が供給される。これらハイサイドスイッチング素子２，３，４とローサイドスイッチング素子５，６，７を繋ぐ配線には、自己インダクタンスが存在し、図１では自己インダクタンス１５〜２２までが図示されている。ここで、ハイサイドスイッチング素子２，３，４及びローサイドスイッチング素子５，６，７は、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）である。しかし、本発明においてはこれに限られず、ＭＯＳ ＦＥＴ等であっても良い。
【００２７】
これらハイサイドスイッチング素子２，３，４は、コレクタ端子を高電位ラインＰに、エミッタ端子を三相モータ２３などの負荷が接続されている。そして、ゲート端子はハイサイドスイッチング駆動回路に接続されている。また、ローサイドスイッチング素子５，６，７は、エミッタ端子を低電位ラインＮに、コレクタ端子を三相モータ２３などの負荷が接続されている。そして、ゲート端子は、ローサイドスイッチング駆動回路が接続されている。
【００２８】
なお、図１では、ハイサイドスイッチング素子２のハイサイドスイッチング駆動回路３０とローサイドスイッチング素子５のローサイドスイッチング駆動回路５０については図示しているが、他のハイサイドスイッチング素子３，４やローサイドスイッチング素子６，７の駆動回路については記載を省略している。また、インバータ回路、ハイサイドスイッチング駆動回路及びローサイドスイッチング駆動回路がパワーデバイス駆動回路を構成している。
【００２９】
ハイサイドスイッチング素子２のハイサイドスイッチング駆動回路３０は、エミッタフォロワ回路と高耐圧ＩＣ３１及びこれらを駆動するための電源３２とコンデンサ３３，３４とで構成されている。ここで、エミッタフォロワ回路は、ＮＰＮトランジスタ３５（オン側エミッタフォロワトランジスタ）とＰＮＰトランジスタ３６（オフ側エミッタフォロワトランジスタ）とで構成され、それらのエミッタ端子にはそれぞれ抵抗３７，３８が接続された後、共通にハイサイドスイッチング素子２のゲート端子に接続されている。ここで、抵抗３７はオン側ゲート抵抗で、抵抗３８はオフ側ゲート抵抗である。
【００３０】
高耐圧ＩＣ３１は、高圧側電源端子Ｖｂと高圧側基準端子Ｖｓとの間にコンデンサ３３が設けられ、低圧側電源端子Ｖｃｃと低圧側基準端子Ｖｓｓとの間にコンデンサ３４が設けられている。高耐圧ＩＣ３１の入力端子ＩＮ（Ｈｉ−ＩＮ）は、ハイサイドスイッチング素子の駆動信号が入力され、出力端子ＯＵＴはエミッタフォロワ回路へ駆動信号を出力する。高耐圧ＩＣ３１には、アノードを低圧側基準端子Ｖｓｓに、カソードを高耐圧側基準端子Ｖｓに並列接続したクランプダイオード３９が設けられている。
【００３１】
一方、ローサイドスイッチング素子５のローサイドスイッチング駆動回路５０では、エミッタフォロワ回路と入力バッファ５１及びこれらを駆動するための電源５２とコンデンサ５３，５４とで構成されている。ここで、電源５２は、各ローサイドスイッチング素子５，６，７にそれぞれ設けられるのではなく、共通で１つ設けられている。エミッタフォロワ回路は、ＮＰＮトランジスタ５５とＰＮＰトランジスタ５６とで構成され、ＰＮＰトランジスタ５６のエミッタ端子には抵抗５７が接続されている。
【００３２】
ＮＰＮトランジスタ５５とＰＮＰトランジスタ５６のエミッタ端子は、共通にローサイドスイッチング素子５のゲート端子に接続されている。入力バッファ５１は、ローサイドスイッチング素子の駆動信号が入力され、その出力はエミッタフォロワ回路であるＮＰＮトランジスタ５５とＰＮＰトランジスタ５６のベース端子に共通に入力される。
【００３３】
コンデンサ５３は，第１の低電位及び高電位電源配線を介して正極を電源５２の正極に、負極を電源５２の負極に接続されている。第１の高電位電源配線は、ＮＰＮトランジスタ５５のコレクタ端子が接続されている。コンデンサ５４は、第２の低電位電源配線Ｇ及び第２の高電位電源配線を介して正極を電源５２の正極に、負極を電源５２の負極に接続されている。第２の低電位及び高電位電源配線には、入力バッファ５１も接続されている。
【００３４】
電流制限素子である抵抗５８（第１の電流制限素子）は、コンデンサ５３の負極と第１の低電位電源配線との接点とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に設けられている。ＮＰＮトランジスタ５５のコレクタ端子はコンデンサ５３の正極に、ＰＮＰトランジスタ５６のコレクタ端子はローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇにそれぞれ接続されている。コンデンサ５３の負極と電源５２の負極とが、抵抗５８を介さずに接続される経路がある。この経路は、コンデンサ５３を電源５２が充電する際に抵抗５８でロスを生じないために設けられている。
【００３５】
なお、本実施の形態のローサイドスイッチング駆動回路５０においては、図８での抵抗３０７は設けられていない。この抵抗３０７は、ローサイドスイッチング素子のオン側ゲート抵抗としての機能を果たしている。本実施の形態では、図８での抵抗３０７の代わりに抵抗５８がローサイドスイッチング素子１０５のオン側ゲート抵抗としての機能を果たしている。
【００３６】
また、コンデンサ５４は入力バッファ５１に接続され、入力バッファ５１と電源５２との間の第２の低電位及び高電位電源配線上には電流制限素子である抵抗５９，６０（第２の電流制限素子）が設けられている。なお、抵抗５９，６０の抵抗値は抵抗５８よりも十分大きくする。入力バッファの入力端子には、ローサイドスイッチング素子の駆動信号（Ｌｏｗ−ＩＮ）が入力される。
【００３７】
次に、本実施の形態のローサイドスイッチング駆動回路が、電源を共通化し、高耐圧ＩＣを不要にした点について以下に説明する。まず、図８で電源３０２は、高耐圧ＩＣ３０１が設けられているために必要となっていた。そのため、高耐圧ＩＣ３０１を入力バッファ５１にすることにより電源３０２は不要となる。そして、各ローサイドスイッチング素子５，６，７のそれぞれのローサイドスイッチング駆動回路に設けられていた電源５２を共通化することで電源を１つにすることができる。
【００３８】
しかし、各ローサイドスイッチング駆動回路に設けられていた電源５２を共通化すると、各ローサイドスイッチング駆動回路の配線とローサイドスイッチング素子２，３，４の第２の低電位電源配線Ｇとが電気的なループを形成する。そのため、あるローサイドスイッチング素子の配線上の自己インダクタンスに発生したサージ電流が、他のローサイドスイッチング駆動回路に誤動作などを引き起こす問題がある。
【００３９】
よって、単にローサイドスイッチング駆動回路の高耐圧ＩＣを入力バッファにするだけでは、入力バッファに何らかのサージ対策が施されていないので、誤動作等を引き起こす場合がある。また、入力バッファではなくサージ対策が施されたフォトカプラなどの光絶縁駆動素子を用いることも考えられる。しかし、フォトカプラなどの部品はコストがかかる問題があった。
【００４０】
そこで、本実施の形態のローサイドスイッチング駆動回路５０では、入力バッファ５１と電源５２の間に抵抗５９，６０が設けることにより、サージ電流がローサイドスイッチング駆動回路５０に流れ込みにくくする。その結果、抵抗５９，６０が入力バッファ５１の誤動作等を防止することができる。従って、本実施の形態のローサイドスイッチング駆動回路５０では、高耐圧ＩＣ３０１の代わりに入力バッファ５１に置き換え、電源３０２を省き電源５２に共通化することができる。つまり、本実施の形態のローサイドスイッチング駆動回路は、電源を共通化し、高耐圧ＩＣを不要にする。
【００４１】
また、本実施の形態のパワーデバイス駆動回路によっても、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができることについて以下に説明する。三相インバータ回路１で生じたマイナスサージは、ローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇへと流れる。そして、このマイナスサージは、抵抗５８通り第１の低電位電源配線を経てクランプダイオード３９に流れることになる。なお、抵抗５９，６０は抵抗５８に比べて十分大きな値を持っているため、マイナスサージが、抵抗５８を経由しない経路を経てクランプダイオード３９に流れることはない。
【００４２】
ここで、クランプダイオード３９に流れるマイナスサージの電流は、抵抗５８で制限され、クランプダイオード３９の順方向電圧が高耐圧ＩＣに誤動作・破壊を引き起こさない程度の電圧に制限することができる。これは、図８に示した従来の技術での抵抗４００と同じ機能を抵抗５８で実現している。従って、本実施の形態で示したパワーデバイス駆動回路であっても、配線の自己インダクタンス１５〜２２により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。
【００４３】
上記に説明したように本実施の形態に係るパワーデバイス駆動回路とすることで、配線の自己インダクタンス１５〜２２により発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００４４】
なお、本実施の形態においては、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００４５】
（実施の形態２）
図２に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態１に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態１に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００４６】
図２に示されている高耐圧ＩＣ３１の高圧側基準端子Ｖｓは、電流制限素子である抵抗７１（第３の電流制限素子）を介してＰＮＰトランジスタ３６のコレクタ端子及びハイサイドスイッチング素子２のエミッタ端子に接続されている。コンデンサ７２は、正極をＮＰＮトランジスタ３５のコレクタ端子に、負極をＰＮＰトランジスタ３６のコレクタ端子にそれぞれ接続されている。図１での電源３２の位置にコンデンサ７２が設けられている。そして、電源３２は、負極を電流制限素子である抵抗７３（第３の電流制限素子）を介して高耐圧ＩＣ３１の高圧側基準端子Ｖｓと、正極を電流制限素子である抵抗７４（第３の電流制限素子）を介して高耐圧ＩＣ３１の高圧側電源端子Ｖｂに接続している。
【００４７】
実施の形態１では、マイナスサージが発生した際にクランプダイオード３９に流れる電流を制限するのは抵抗５８のみであった。しかし、この抵抗５８は、ローサイドスイッチング素子５のオン側ゲート抵抗としての機能も果たしている。そのため、抵抗５８の抵抗値は、ローサイドスイッチング素子５のオン側ゲート抵抗としての制約を受けることになる。つまり、オン側ゲート抵抗が大きくなるとローサイドスイッチング素子５のターンオフが遅くなりスイッチング損失が増大する。
【００４８】
従って、抵抗５８の抵抗値は、スイッチング損失が増大しない程度の抵抗値に制限される。逆に、抵抗５８の抵抗値を小さくするとクランプダイオード３９に流れる電流を十分に制限できなくなり、高耐圧ＩＣ３１の誤動作、破壊を招くことがある。
【００４９】
そこで、本実施の形態では、抵抗５８に加えて電流制限素子である抵抗７１，７３，７４をクランプダイオード３９のカソード側に設けることにより、クランプダイオード３９に流れるマイナスサージの電流を制限する。本実施の形態に係るパワーデバイス駆動回路とすることで、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。なお、抵抗７１，７３，７４を設けることで、マイナスサージの電流を制限する点において抵抗５８の抵抗値に自由度が生じる。そのため、抵抗５８の抵抗値は、ローサイドスイッチング素子５のスイッチング損失が減少するように最適化することができる。
【００５０】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００５１】
実施の形態２の変形例として図３に、三相インバータ回路及びその駆動回路の回路図を示す。図３では、図２のコンデンサ７２は設けられずに、電源３２の正極は、抵抗７４を介して高耐圧ＩＣ３１の高圧側電源端子Ｖｂに接続されている。そして、負極はハイサイドスイッチング素子２のエミッタ端子に接続されている。
【００５２】
図３のような構成であっても本実施の形態と同様、クランプダイオード３９に流れるマイナスサージの電流を制限でき、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。さらに、本変形例では、部品点数を減らせコストを削減できる。なお、本変形例は、以下の実施の形態３又は実施の形態５にも適用することができる。
【００５３】
また別の変形例として図４に、三相インバータ回路及びその駆動回路の回路図を示す。図４では、ＮＰＮトランジスタ３５のエミッタ端子に設けられているオン側ゲート抵抗３７（第４の電流制限素子）をコンデンサ７２（第３のコンデンサ）の負極とハイサイドスイッチング素子２のエミッタ端子との間に移動している。
【００５４】
図４のような構成であっても本実施の形態と同様、クランプダイオード３９に流れるマイナスサージの電流を制限でき、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができる。さらに、本変形例では、ハイサイドスイッチング素子２のスイッチング特性に影響を与えずにコンデンサ７２に流れるサージ電流を制限することができる。なお、本変形例は、以下の実施の形態３乃至実施の形態５にも適用することができる。
【００５５】
（実施の形態３）
図５に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態２に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態２に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００５６】
本実施の形態は、図５に示されている高耐圧ＩＣ３１の低圧側電源端子Ｖｃｃは、抵抗５９を介さずにコンデンサ５４の正極に接続され、低圧側基準端子Ｖｓｓは、抵抗６０を介さずコンデンサ５４の負極に接続されている。つまり、本実施の形態は、低圧側基準端子Ｖｓｓをローサイドスイッチング駆動回路の第２の低電位電源配線Ｇに直接接続する。
【００５７】
このような構成にするとマイナスサージが発生した際に、抵抗５８を経由しないでクランプダイオード３９にマイナスサージの電流が流れる経路が発生する。ローサイドスイッチング駆動回路の第２の低電位電源配線Ｇを流れ高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓへと流れる経路である。しかし、抵抗５８を経由しなくとも、クランプダイオード３９のカソード側に設けられた抵抗７１，７３，７４によってクランプダイオード３９に流れる電流を制限することができる。
【００５８】
従って、本実施の形態に係るパワーデバイス駆動回路でも、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００５９】
本実施の形態のような構成にすることによる利点は、高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓとコンデンサ５４の負極とが直接接続することができるため、高耐圧ＩＣ３１の低圧側基準端子Ｖｓｓとローサイドスイッチング駆動回路５０の第２の低電位電源配線Ｇを同電位とすることが可能となる点である。これにより、高耐圧ＩＣ３１を含むハイサイドスイッチング駆動回路３０とローサイドスイッチング駆動回路５０を同一チップに集積することが可能になる。よって、パワーデバイス駆動回路のさらなる小型化が可能となる。
【００６０】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００６１】
（実施の形態４）
図６に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態３に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態３に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００６２】
図６では、カソードが電源３２の負極に、アノードがＰＮＰトランジスタ３６のコレクタ端子に接続されているバイパスダイオード８０がさらに設けられている。このバイパスダイオード８０は、抵抗７１，７３を迂回して電源３２の負極とＰＮＰトランジスタ３６のコレクタ端子とを接続している。
【００６３】
ハイサイドスイッチング素子２を駆動する際に、ハイサイドスイッチング駆動回路のコンデンサ７２を充電する必要がある。コンデンサ７２を充電するための電流の流れは、電源３２の正極、コンデンサ７２、抵抗７１、抵抗７３、電源３２の負極順の経路である。そのため、実施の形態３で示したパワーデバイス駆動回路では、抵抗７１，７３による電力損失が生じる。なお、この電力損失は、ハイサイドスイッチング素子２のゲート駆動電力と同程度であり、無視できない程度の電力がジュール熱として失われる。
【００６４】
本実施の形態では、バイパスダイオード８０を設けて抵抗７１，７３を迂回している。そのため、ハイサイドスイッチング駆動回路のコンデンサ７２を充電する際に、抵抗７１，７３による電力損失が生じない。
【００６５】
なお、本実施の形態でも、電流制限素子である抵抗５８，７１，７３，７４がクランプダイオード３９に流れるマイナスサージの電流を制限する。よって、本実施の形態に係るパワーデバイス駆動回路も、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００６６】
なお、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。また、本発明では、本実施の形態で示したエミッタフォロワ回路に代えてＭＯＳ ＦＥＴのソースフォロワ回路、バイポーラ回路のエミッタ接地などを利用しても良い。
【００６７】
（実施の形態５）
図７に、本実施の形態に係る三相インバータ回路及びその駆動回路の回路図を示す。本実施の形態の三相インバータ回路及びその駆動回路の構成は、基本的に実施の形態４に示した三相インバータ回路及びその駆動回路の構成と同じである。以下では、本実施の形態の構成と実施の形態４に示した構成との異なる部分についてのみ説明し、同じ部分については説明を省略する。
【００６８】
図７では、ＰＮＰトランジスタ３６のベース端子と高耐圧ＩＣ３１の出力端子ＯＵＴとの間に電流制限素子である抵抗９０（第５の電流制限素子）をさらに接続している。さらに、ベース端子を高圧側基準端子Ｖｓに、コレクタ端子をＰＮＰトランジスタ３６のベース端子に、エミッタ端子をＰＮＰトランジスタ３６のコレクタ端子にそれぞれ接続されたトランジスタ９１をさらに設けている。図７ではトランジスタ９１は、ＭＯＳ ＦＥＴとして記載されているが、本発明はこれに限られずバイポーラトランジスタ等でも良い。
【００６９】
以下に、抵抗９０及びトランジスタ９１の動作について説明する。まず、高耐圧ＩＣ３１への入力信号がオフになると、エミッタフォロワ回路への出力電圧が０Ｖとになる。そして、エミッタフォロワ回路のＮＰＮトランジスタ３５及びＰＮＰトランジスタ３６は、ＰＮＰトランジスタ３６のコレクタを基準にした入力信号が０Ｖとなるため、エミッタフォロワ回路の出力電圧も０Ｖとなる。よって、ハイサイドスイッチング素子２がターンオフする。
【００７０】
しかし、インバータ回路１で発生したマイナスサージの電流がクランプダイオード３９を流れると、抵抗７１にもマイナスサージの電流の一部が流れることになる。このマイナスサージの電流が抵抗７１に流れることにより、抵抗７１で電圧降下が起こりＰＮＰトランジスタ３６のコレクタ電圧が下がる。エミッタフォロワ回路の入力信号は、（高耐圧ＩＣ３１の出力電圧）＋（ＰＮＰトランジスタ３６のコレクタ電圧）となるので、エミッタフォロワ回路は抵抗７１の電圧降下分が出力電圧となる。このエミッタフォロワ回路の出力電圧上昇がハイサイドスイッチング素子２のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を生じさせる。このようなハイサイドスイッチング素子２の誤動作は、スイッチング損失を増大させる。
【００７１】
ここで、エミッタフォロワ回路の出力電圧は、ＮＰＮトランジスタ３５のエミッタ電圧とＰＮＰトランジスタ３６のエミッタ電圧との差によって決まる。ＮＰＮトランジスタ３５は抵抗７１での電圧降下によりＯＮ状態となり、ＮＰＮトランジスタ３５のエミッタ電圧は、（高耐圧ＩＣ３１の出力電圧）＋（ＰＮＰトランジスタ３６のコレクタ電圧）＋（ＮＰＮトランジスタ３５のベース−エミッタ間の電圧）となる。
【００７２】
一方、抵抗７１にトランジスタ９１を設けることにより、抵抗７１で電圧降下が起こるとトランジスタ９１はＯＮ状態になり、ＰＮＰトランジスタ３６をＯＮ状態にする。このときのＰＮＰトランジスタ３６のエミッタ電圧は、（トランジスタ９１のコレクタ電圧）＋（ＰＮＰトランジスタ３６のベース−エミッタ間の電圧）となる。なお、ＮＰＮトランジスタ３５とＰＮＰトランジスタ３６とのベース端子は抵抗９０で分離されているため、トランジスタ９１のＯＮ状態はＮＰＮトランジスタ３５に影響を与えない。抵抗９０は、高耐圧ＩＣ３１の出力端子ＯＵＴと高圧側基準端子Ｖｓに大きな電流が流れるのを防止している。
【００７３】
従って、抵抗９０及びトランジスタ９１を設けることにより、ＰＮＰトランジスタ３６をＯＮ状態にしてエミッタフォロワ回路の出力電圧を減少させることが可能となる。その結果、ハイサイドスイッチング素子２のゲート閾値よりも低くしてハイサイドスイッチング素子２のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を防止できる。ここで、抵抗３７及び抵抗３８の値を選定することのより、エミッタフォロワ回路の出力電圧を効果的にハイサイドスイッチング素子２のゲート閾値よりも低くすることができる。
【００７４】
なお、本実施の形態でも、電流制限素子である抵抗５８，７１，７３，７４がクランプダイオード３９に流れるマイナスサージの電流を制限する。よって、本実施の形態に係るパワーデバイス駆動回路も、配線の自己インダクタンスにより発生するマイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣ３１を保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる。
【００７５】
また、本実施の形態においても、電力ロスやローサイドスイッチング素子のスイッチング特性を考慮して、図８での抵抗３０７を設けず、コンデンサ５３の負極とローサイドスイッチング駆動回路の第２の低電位電源配線Ｇとの間に抵抗５８を設けている。しかし、本発明はこれに限られず、図８での抵抗３０７を設けることや、コンデンサ５３の負極から直接電源５２の負極に接続される配線上のいずれかの場所に抵抗５８を設けることなど構成をとるパワーデバイス駆動回路であっても良い。
【００７６】
【発明の効果】
本発明の請求項１に記載のパワーデバイス駆動回路は、複数のローサイドスイッチング駆動回路が、高耐圧ＩＣに繋がった第１、第２の低電位及び高電位電源配線を有し、第２の低電位及び高電位電源配線に接続された入力バッファと、第１高電位及び第２の低電位電源配線に接続された第２エミッタフォロワ回路を備え、さらに複数のローサイドスイッチング駆動回路は、複数のローサイドスイッチング駆動回路間で共通に接続されている第１の電源と、第１の電源と第１の低電位及び高電位電源配線を介して接続された第１のコンデンサと、第１の電源と第２の低電位及び高電位電源配線を介して接続された第２のコンデンサと、第１の低電位電源配線と第１のコンデンサとの接続点と、ローサイドスイッチング素子の一方の端子と接続された第２の低電位電源配線との間に接続された第１の電流制限素子と、第１の電源と入力バッファとを接続する第２の低電位及び高電位電源配線に介挿された第２の電流制限素子とを備えるので、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができ、ローサイドスイッチング駆動回路の高耐圧ＩＣが不要となるため駆動回路の小型化、低価格化が可能なパワーデバイス駆動回路を実現することができる効果がある。
【００７７】
本発明の請求項２に記載のパワーデバイス駆動回路はローサイドスイッチング素子のオン側ゲート抵抗の代わりに第１の電流制限素子を設けたこと、ローサイドスイッチング素子のスイッチング特性に影響を与えずに、マイナスサージからハイサイドスイッチング駆動回路の高耐圧ＩＣを保護することができる効果がある。
【００７８】
本発明の請求項３又は請求項４に記載のパワーデバイス駆動回路は、高耐圧ＩＣと第１エミッタフォロワ回路との間の配線上に第３の電流制限素子を有するので、マイナスサージの電流を制限する点において第２の電流制限素子の抵抗値に自由度が生じ、ローサイドスイッチング素子のスイッチング損失が減少するように最適化することができる効果がある。
【００７９】
本発明の請求項５に記載のパワーデバイス駆動回路は、ハイサイドスイッチング駆動回路は、第３のコンデンサと第４の電流制限素子とを有するので、ハイサイドスイッチング素子のスイッチング特性に影響を与えずに、第３のコンデンサに流れるサージ電流を制限することができる効果がある。
【００８０】
本発明の請求項６に記載のパワーデバイス駆動回路は、アノードを第１エミッタフォロワ回路の一方の端子側に、カソードを第２の電源の負極側に接続するバイパスダイオードをさらに設けたので、第３の電流制限素子抵抗による電力損失が生じない。
【００８１】
本発明の請求項７に記載のパワーデバイス駆動回路は、低圧側基準端子が第２の電流制限素子を介さずに第２の低電位及び高電位電源配線と接続されているので、ハイサイドスイッチング駆動回路とローサイドスイッチング駆動回路を同一チップに集積することが可能で、パワーデバイス駆動回路のさらなる小型化が可能となる効果がある。
【００８２】
本発明の請求項８に記載のパワーデバイス駆動回路は、ＰＮＰトランジスタのベース端子と高耐圧ＩＣの出力端子との間に第５の電流制限素子を有し、エミッタ端子をＰＮＰトランジスタのコレクタ端子にそれぞれ接続したトランジスタを有するので、ハイサイドスイッチング素子のターンオフ期間を延長させたり、ＯＦＦ状態をＯＮ状態に変化させる誤動作を防止できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る三相インバータ回路及びその駆動回路の回路図である。
【図２】 本発明の実施の形態２に係る三相インバータ回路及びその駆動回路の回路図である。
【図３】 本発明の実施の形態２の変形例に係る三相インバータ回路及びその駆動回路の回路図である。
【図４】 本発明の実施の形態２の変形例に係る三相インバータ回路及びその駆動回路の回路図である。
【図５】 本発明の実施の形態３に係る三相インバータ回路及びその駆動回路の回路図である。
【図６】 本発明の実施の形態４に係る三相インバータ回路及びその駆動回路の回路図である。
【図７】 本発明の実施の形態５に係る三相インバータ回路及びその駆動回路の回路図である。
【図８】 従来の技術に係る三相インバータ回路及びその駆動回路の回路図である。
【符号の説明】
１，１００ 三相インバータ回路、２〜４，１０１，１０３，１０５ ハイサイドスイッチング素子、５〜７，１０２，１０４，１０６ ローサイドスイッチング素子、８〜１３，１０７〜１１２ ダイオード、１５〜２２，１１４〜１２１ 自己インダクタンス、２３，１２２ 三相モータ、３０，２００ ハイサイドスイッチング駆動回路、３１，２０１，３０１ 高耐圧ＩＣ、３２，５２，１１３，２０２，３０２ 電源、３３，３４，５３，５４，７２，２０３，２０４，３０３，３０４ コンデンサ、３５，５５，２０５，３０５ ＮＰＮトランジスタ、３６，５６，２０６，３０６ ＰＮＰトランジスタ、３７，３８，５７〜５９，６０，７１〜７４，９０，２０７，２０８，３０７，３０８，４００ 抵抗、３９，２０９，３１０ クランプダイオード、５０，３００ ローサイドスイッチング駆動回路、５１ 入力バッファ。
Claims (10)
- インバータ回路を構成し、一方の端子を負荷に接続し、他方の端子を前記インバータ回路の低電位ラインに接続している複数のローサイドスイッチング素子と、
インバータ回路を構成し、一方の端子を前記負荷に接続し、他方の端子を前記インバータ回路の高電位ラインに接続している複数のハイサイドスイッチング素子と、
第１エミッタフォロワ回路及び高耐圧ＩＣを有し、前記高耐圧ＩＣに入力された第１駆動信号が前記第１エミッタフォロワ回路に接続された前記ハイサイドスイッチング素子を駆動する複数のハイサイドスイッチング駆動回路と、
前記高耐圧ＩＣに繋がった第１、第２の低電位及び高電位電源配線を有し、第２の低電位及び第２の高電位電源配線に接続された入力バッファと、第２の低電位及び第１の高電位電源配線に接続された第２エミッタフォロワ回路を備え、前記入力バッファに入力された第２駆動信号が前記第２エミッタフォロワ回路に接続された前記ローサイドスイッチング素子を駆動する複数のローサイドスイッチング駆動回路とを備え、
前記複数のローサイドスイッチング駆動回路は、
前記複数のローサイドスイッチング駆動回路間で共通に接続されている第１の電源と、
前記第１の電源と前記第１の低電位及び高電位電源配線を介して接続された第１のコンデンサと、
前記第１の電源と前記第２の低電位及び高電位電源配線を介して接続された第２のコンデンサと、
前記第１の低電位電源配線と前記第１のコンデンサとの接続点と、前記ローサイドスイッチング素子の一方の端子と接続された前記第２の低電位電源配線との間に接続された第１の電流制限素子と、
前記第１の電源と前記入力バッファとを接続する前記第２の低電位及び高電位電源配線に介挿された第２の電流制限素子とをさらに備えることを特徴とするパワーデバイス駆動回路。 - 請求項１記載のパワーデバイス駆動回路であって、
前記ローサイドスイッチング素子のオン側ゲート抵抗の代わりに前記第１の電流制限素子を設けたことを特徴とするパワーデバイス駆動回路。 - 請求項１又は請求項２に記載のパワーデバイス駆動回路であって、
前記ハイサイドスイッチング駆動回路は、前記高耐圧ＩＣと前記第１エミッタフォロワ回路との間の配線上に前記インバータ回路で発生するサージ電流を制限するための第３の電流制限素子を有することを特徴とするパワーデバイス駆動回路。 - 請求項３に記載のパワーデバイス駆動回路であって、
前記第３の電流制限は、前記高耐圧ＩＣの高圧側基準端子と前記第１エミッタフォロワ回路の一方の端子との配線上と、
前記ハイサイドスイッチング駆動回路を駆動するための第２の電源の負極と前記高圧側基準端子との配線上と、
前記高耐圧ＩＣの高圧側電源端子と前記第２の電源の正極との配線上に設けられていることを特徴とするパワーデバイス駆動回路。 - 請求項４に記載のパワーデバイス駆動回路であって、
前記ハイサイドスイッチング駆動回路は、
前記第２の電源の正極と前記第１エミッタフォロワ回路の一方の端子との間に設けられた第３のコンデンサと、
前記第１エミッタフォロワ回路のオン側ゲート抵抗の代わりに、前記第３のコンデンサと前記ハイサイドスイッチング素子の一方の端子との間に設けられた第４の電流制限素子とを有することを特徴とするパワーデバイス駆動回路。 - 請求項４に記載のパワーデバイス駆動回路であって、
前記ハイサイドスイッチング駆動回路は、アノードを前記第１エミッタフォロワ回路の一方の端子側に、カソードを前記第２の電源の負極側に接続するバイパスダイオードをさらに有することを特徴とするパワーデバイス駆動回路。 - 請求項３又は請求項６に記載のパワーデバイス駆動回路であって、
前記高耐圧ＩＣは、前記高耐圧ＩＣの低圧側基準及び電源端子が第２の電流制限素子を介さずに前記ローサイドスイッチング駆動回路の前記第２の低電位及び高電位電源配線と接続されていることを特徴とするパワーデバイス駆動回路。 - 請求項３乃至請求項７のいずれかに記載のパワーデバイス駆動回路であって、
前記ハイサイドスイッチング駆動回路は、
前記ハイサイドスイッチング駆動回路の前記第１エミッタフォロワ回路を構成するＰＮＰトランジスタのベース端子と前記高耐圧ＩＣの出力端子との間に接続された第５の電流制限素子と、
ベース端子を前記高耐圧ＩＣの前記高圧側基準端子に、コレクタ端子を前記ＰＮＰトランジスタのベース端子に、エミッタ端子を前記ＰＮＰトランジスタのコレクタ端子にそれぞれ接続したトランジスタとをさらに有することを特徴とするパワーデバイス駆動回路。 - 請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、
前記第１エミッタフォロワ回路及び前記第２エミッタフォロワ回路に代えて、第１ソースフォロワ回路及び第２ソースフォロワ回路を備えることを特徴とするパワーデバイス駆動回路。 - 請求項１乃至請求項８のいずれかに記載のパワーデバイス駆動回路であって、
前記第１エミッタフォロワ回路及び前記第２エミッタフォロワ回路に代えて、第１エミッタ接地バイポーラ回路及び第２エミッタ接地バイポーラ回路を備えることを特徴とするパワーデバイス駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231307A JP3983622B2 (ja) | 2002-08-08 | 2002-08-08 | パワーデバイス駆動回路 |
| US10/357,216 US6680630B1 (en) | 2002-08-08 | 2003-02-04 | Driver circuit for power device |
| DE10317374A DE10317374B4 (de) | 2002-08-08 | 2003-04-15 | Steuerschaltung für Leistungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231307A JP3983622B2 (ja) | 2002-08-08 | 2002-08-08 | パワーデバイス駆動回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004072942A JP2004072942A (ja) | 2004-03-04 |
| JP2004072942A5 JP2004072942A5 (ja) | 2005-07-28 |
| JP3983622B2 true JP3983622B2 (ja) | 2007-09-26 |
Family
ID=29997309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231307A Expired - Lifetime JP3983622B2 (ja) | 2002-08-08 | 2002-08-08 | パワーデバイス駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6680630B1 (ja) |
| JP (1) | JP3983622B2 (ja) |
| DE (1) | DE10317374B4 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE490597T1 (de) * | 2003-07-04 | 2010-12-15 | Dialog Semiconductor Gmbh | Hochspannungschnittstelle und steuerschaltung dafür |
| DE102004049817A1 (de) * | 2004-10-13 | 2006-04-27 | Semikron Elektronik Gmbh & Co. Kg | Integrierte Schaltungsanordnung zur Ansteuerung von Leistungshalbleiterschaltern |
| JP4847707B2 (ja) * | 2005-03-10 | 2011-12-28 | 三菱電機株式会社 | 電力用半導体装置 |
| JP5251553B2 (ja) * | 2009-02-02 | 2013-07-31 | 三菱電機株式会社 | 半導体装置 |
| JP5476028B2 (ja) * | 2009-04-17 | 2014-04-23 | 株式会社日立製作所 | パワー半導体スイッチング素子のゲート駆動回路及びインバータ回路 |
| CN101741268B (zh) * | 2010-02-03 | 2013-04-24 | 西安民展微电子有限公司 | 交流/直流开关电源的脉宽调制控制电路 |
| JP6304966B2 (ja) | 2013-08-05 | 2018-04-04 | 三菱電機株式会社 | 半導体駆動装置及び半導体装置 |
| AT516568B1 (de) * | 2014-11-21 | 2017-03-15 | Bernecker + Rainer Industrie-Elektronik Ges M B H | Vorrichtung und ein Verfahren zur sicheren Ansteuerung eines Halbleiterschalters eines Wechselrichters |
| CN106253644A (zh) * | 2016-08-31 | 2016-12-21 | 广州市泰霖电源设备有限公司 | 低压大电流Mosfet功率模块 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3560737B2 (ja) | 1996-07-23 | 2004-09-02 | 三菱電機株式会社 | インバータ装置 |
| SG66453A1 (en) | 1997-04-23 | 1999-07-20 | Int Rectifier Corp | Resistor in series with bootstrap diode for monolithic gate device |
| WO2001001555A1 (fr) * | 1999-06-29 | 2001-01-04 | Mitsubishi Denki Kabushiki Kaisha | Convertisseur de courant |
| EP1178596B1 (en) | 2000-02-09 | 2009-02-04 | Mitsubishi Denki Kabushiki Kaisha | Inverter device |
-
2002
- 2002-08-08 JP JP2002231307A patent/JP3983622B2/ja not_active Expired - Lifetime
-
2003
- 2003-02-04 US US10/357,216 patent/US6680630B1/en not_active Expired - Lifetime
- 2003-04-15 DE DE10317374A patent/DE10317374B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE10317374B4 (de) | 2008-02-21 |
| DE10317374A1 (de) | 2004-02-26 |
| US6680630B1 (en) | 2004-01-20 |
| JP2004072942A (ja) | 2004-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101723358B1 (ko) | 스위칭 소자 구동 회로, 파워 모듈 및 자동차 | |
| KR100735849B1 (ko) | 전력용 반도체장치 | |
| JP3598933B2 (ja) | 電力変換装置 | |
| JP3193827B2 (ja) | 半導体パワーモジュールおよび電力変換装置 | |
| US7683678B2 (en) | Inverter circuit | |
| JP3008924B2 (ja) | パワー素子のドライブ回路 | |
| EP1043838B1 (en) | Undershoot hardened fet switch | |
| JPH04502997A (ja) | 整流の絶縁破壊を回避するための直列誘導子を使用しかつｍｏｓｆｅｔの代用としてｉｇｂｔを使用してスイッチング回路の機能を広げる改良式スイッチング回路 | |
| JP3758738B2 (ja) | Ｍｏｓゲート型電力用半導体素子を用いた高電圧側スイッチ回路 | |
| JP2006229454A (ja) | ゲート駆動回路 | |
| JP2002281761A (ja) | 半導体電力変換装置 | |
| JPH11234104A (ja) | 半導体モジュール及びインバータ装置 | |
| JPH0213115A (ja) | 電力用電界効果トランジスタ駆動回路 | |
| JP3983622B2 (ja) | パワーデバイス駆動回路 | |
| JPH07502876A (ja) | Ｍｏｓｆｅｔパワートランジスタの保護回路装置 | |
| JP3762491B2 (ja) | 高電圧駆動回路 | |
| JP3414859B2 (ja) | 半導体デバイスの過電流時のターンオフ回路装置 | |
| JP4675910B2 (ja) | インバータ装置 | |
| JP3577478B2 (ja) | インバータ装置 | |
| US20080002324A1 (en) | Circuit arrangement with at least two semiconductor switches | |
| JPH06209592A (ja) | 誘導性負荷を給電する回路構成 | |
| US6756825B2 (en) | Power device driving circuit | |
| US6246557B1 (en) | Loss of ground protection for electronic relays | |
| JP3724690B2 (ja) | スイッチング回路 | |
| JP2004088886A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041210 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041210 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060905 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070704 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3983622 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |