JP4228960B2 - 負荷駆動装置及び負荷駆動装置の高電圧印加試験方法 - Google Patents

Description

本発明は、電源より負荷に対して通電を行う経路内に直列に接続される、同一導電型の２つのＭＯＳＦＥＴを備えて構成される負荷駆動装置、及びその負荷駆動装置の高電圧印加試験方法に関する。

例えば、特許文献１には、負荷に対して直列に接続されるＭＯＳＦＥＴによってハイサイド駆動又はロウサイド駆動を行う負荷駆動回路において、高電圧が印加された場合にＭＯＳＦＥＴを保護するためのクランプ回路を備えた構成が開示されている。そして、特許文献１の図９には、ロウサイド駆動を行うＮチャネルＭＯＳＦＥＴのドレイン−ゲート間に、逆流素子用のダイオード及びツェナーダイオードからなるクランプ回路が開示されている。
特開２００１−１６０７４８号公報

ところで、ハイサイド駆動又はロウサイド駆動を行う場合に、フェイルセーフを目的として、同一導電型の２つのＭＯＳＦＥＴを直列に接続した構成の負荷駆動装置を用いる場合がある。斯様に構成した場合は、何れか一方のＦＥＴが故障により短絡した場合でも、負荷の誤動作を防止することができる。
図１１は、上記構成の負荷駆動装置について、特許文献１に開示されているクランプ回路をそのまま適用した場合を示す。この負荷駆動装置はロウサイド駆動に対応して構成されたもので、電源１に接続される負荷２とグランドとの間には、２つのＮチャネルＭＯＳＦＥＴ３及び４が直列に接続されている。そして、これらのゲートには、ドライバ７，８を介して同一論理のゲート信号が与えられることで、負荷に対する通断電を行うようになっている。

負荷側に配置されるＦＥＴ３のドレインとゲートとの間には、クランプ回路９が配置されており、前記ドレインとＦＥＴ２のゲートとの間には、クランプ回路１０が配置されている。また、これらのゲートとテスト用端子Ｍ１との間には、抵抗素子１１，１２が接続されている。また、ＦＥＴ３及び４の共通接続点は、テスト用端子Ｍ２となっている。
テスト用端子Ｍ１，Ｍ２は、ＦＥＴ３，４のゲート酸化膜に通常動作時よりも高い電圧を印加してバーンインテストなどを実施し、スクリーニングを行うために設けられている。この場合、ＦＥＴ３のドレイン，ＦＥＴ４のソース及びテスト用端子Ｍ２をグランドレベルに設定し、テスト用端子Ｍ１に高電圧を印加する。

以上のように構成される負荷駆動装置１３において、ＦＥＴ３のドレイン側に過電圧が印加された場合を想定すると、その過電圧がクランプ回路９又は１０のクランプ開始電圧を超えた場合には、ゲート信号が出力されていない状態でもＦＥＴ３，４が同時オンしてしまう。従って、そのようなケースにおいてもＦＥＴ３，４をオフ状態に維持したい、という設計仕様に対応することができないという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、過電圧が印加された場合でも、２つのＭＯＳＦＥＴが同時にオンすることをより確実に防止すると共に、高電圧印加試験を容易に実施することができる負荷駆動装置、及びその負荷駆動装置の高電圧印加試験方法を提供することにある。

請求項１記載の負荷駆動装置によれば、クランプ回路を、２つのＭＯＳＦＥＴのドレイン−ゲート間に夫々接続する。そして、負荷側に配置される第１ＭＯＳＦＥＴのゲート−ソース間に第１抵抗素子及びスイッチ回路を直列に接続し、他方の第２ＭＯＳＦＥＴのゲートには第２抵抗素子を接続する。
斯様に構成すれば、スイッチ回路を閉じて通常動作を行なう場合、２つのＭＯＳＦＥＴは、夫々に配置されているクランプ回路のクランプ開始電圧を合わせた電圧を超えるレベルの過電圧が、第１ＭＯＳＦＥＴのドレイン側に印加されなければ同時にオンすることはない。従って、２つのＭＯＳＦＥＴが同時にオンすることをより確実に防止することができる。そして、高電圧印加試験を行う場合には、スイッチ回路を開いて、各ＦＥＴのソース，ドレイン側とゲートとの間に高電圧を印加すればよいので、試験を簡単に実施することができる。

請求項２記載の負荷駆動装置によれば、２つのＭＯＳＦＥＴを、負荷とグランドとの間に配置されるＮチャネルＭＯＳＦＥＴとするので、負荷をロウサイド駆動する構成について本発明を適用することができる。

請求項３記載の負荷駆動装置によれば、高電圧印加試験を行うためスイッチ回路を開く必要がある場合は、半導体素子の制御端子にハイレベル信号を与える。そして、通常動作をさせるためにスイッチ回路を閉じる場合は前記制御端子をオープンにすれば良い。即ち、グランド側の第２ＭＯＳＦＥＴがオンすれば、半導体素子の制御端子は抵抗素子を介してロウレベルとなるので、半導体素子はオンとなる。従って、通常動作を行なう場合に制御端子に信号を与える必要がなくなる。

請求項４記載の負荷駆動装置によれば、２つのＭＯＳＦＥＴを、電源と負荷との間に配置されるＰチャネルＭＯＳＦＥＴとするので、負荷をハイサイド駆動する構成に本発明を適用することができる。

請求項５記載の負荷駆動装置によれば、高電圧印加試験を行うためスイッチ回路を開く必要がある場合は、半導体素子の制御端子にロウレベル信号を与える。そして、通常動作をさせるためにスイッチ回路を閉じる場合は前記制御端子をオープンにすれば良い。即ち、電源側の第２ＭＯＳＦＥＴがオンすれば、半導体素子の制御端子は抵抗素子を介してハイレベルとなるので半導体素子はオンとなる。従って、通常動作を行なう場合に制御端子に信号を与える必要がなくなる。

請求項６記載の負荷駆動装置の高電圧印加試験方法によれば、請求項２記載の負荷駆動装置において、スイッチ回路を開き、第１ＭＯＳＦＥＴのドレイン，２つのＭＯＳＦＥＴの共通接続点，第２ＭＯＳＦＥＴのソースとをグランド電位に設定すると共に、第１抵抗素子及びスイッチ回路の共通接続点と第２抵抗素子の開放端子とに高電圧を印加する。従って、２つのＮチャネルＭＯＳＦＥＴのソース，ドレインとゲートとの間に高電圧を印加して、ゲート酸化膜に欠陥がないか否かを試験することができる。

請求項７記載の負荷駆動装置の高電圧印加試験方法によれば、請求項４記載の負荷駆動装置について、スイッチ回路を開き、第１ＭＯＳＦＥＴのドレイン，２つのＭＯＳＦＥＴの共通接続点，第２ＭＯＳＦＥＴのソースに高電圧を印加すると共に、第１抵抗素子及びスイッチ回路の共通接続点と第２抵抗素子の開放端子とをグランド電位に設定する。従って、２つのＰチャネルＭＯＳＦＥＴのソース，ドレインとゲートとの間に高電圧を印加して、ゲート酸化膜に欠陥がないか否かを試験することができる。

（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図１１と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例の負荷駆動装置２１は、ＦＥＴ４（第２ＭＯＳＦＥＴ）側に配置されて図１１では一端がＦＥＴ３（第１ＭＯＳＦＥＴ）のドレインに接続されていたクランプ回路１０を、ＦＥＴ３のドレインに代えてＦＥＴ４のドレインに接続している。そして、抵抗素子１１（第１抵抗素子）の一端を、スイッチ回路２２を介してテスト用端子Ｍ２に接続している。また、Ｍ３は、スイッチ回路２２の開閉を制御するための端子である。

次に、本実施例の作用について説明する。ＦＥＴ３のドレイン側に、例えばＤＣモータなどの負荷２を接続して通常の駆動動作を行う場合には、スイッチ回路２２を閉じる。そして、ＦＥＴ４は、グランドに対してハイレベルとなる信号をゲートに与えればオンする。また、ＦＥＴ３は、グランド又は自身のソースに対してハイレベルとなる信号をゲートに与えればオンする。このように、ＦＥＴ３，４のゲートにゲート信号を与えて負荷２を通断電する。

例えば、負荷２が車載用のＤＣモータであるとすると、電源（バッテリ）１の正側端子が接触不良状態になりロードダンプサージが発生し、ＦＥＴ３のドレイン側に印加される場合が想定される。この時、ＦＥＴ３のドレインとＦＥＴ４のゲートとの間には、クランプ回路９，１０が直列に挿入されているため、これら２つのクランプ回路分に相当する２倍のクランプ開始電圧を超える電圧が印加されなければＦＥＴ４はオンしない。そして、ＦＥＴ４がオンしなければＦＥＴ３もオンすることはないので、これら２つのＦＥＴ３，４はオフ状態を維持する。

一方、ＦＥＴ３，４に高電圧を印加してスクリーニング（バーンインテスト）を行う場合には、スイッチ回路２２を開く。そして、ＦＥＴ３のドレイン，テスト用端子Ｍ２，ＦＥＴ４のソースをグランド電位に設定し、テスト用端子Ｍ１，Ｍ４に高電圧を印加すれば、各ＦＥＴ３，４のゲート酸化膜に高電圧を印加することができる。

以上のように本実施例によれば、負荷２のローサイドに２つのＦＥＴ３，４を直列に接続して負荷２を駆動する構成において、クランプ回路９，１０をＦＥＴ３，４のドレイン−ゲート間に夫々接続する。そして、ＦＥＴ３のゲート−ソース間に抵抗素子１１及びスイッチ回路２２を直列に接続し、ＦＥＴ４のゲートには抵抗素子１２（第２抵抗素子）を接続した。

従って、スイッチ回路２２を閉じて通常の駆動動作を行なっている状態で、過電圧が印加された際にＦＥＴ３，４を共にオフ状態に維持するための電圧を、従来の２倍にすることができる。そして、バーンインテストのような高電圧印加試験を行う場合には、スイッチ回路２２を開いて各ＦＥＴ３，４のソース，ドレイン側とゲートとの間に高電圧を印加すれば良いので、試験を簡単に実施することができる。

（第２実施例）
図２は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付し説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、スイッチ回路２２の具体的構成として、ＰＮＰトランジスタ（半導体素子）２３を用いたものである。また、トランジスタ２３のベースコレクタ間には、抵抗素子６０が接続されている。以上が負荷駆動装置２４を構成している。

従って、高電圧印加試験を行う場合には、トランジスタ２３のベースである制御端子Ｍ３をエミッタ側を基準としてハイレベルとなるように設定してトランジスタ２３をオフさせる。そして、通常の駆動動作を行なう場合には制御端子Ｍ３をオープンにすれば、ＦＥＴ４がオンすることでトランジスタ２３のベース電位は抵抗素子６０を介してロウレベルとなるので、トランジスタ２３をオンさせることができる。

以上のように第２実施例によれば、スイッチ回路としてＰＮＰトランジスタ２３を用い、そのベース−コレクタ間に抵抗素子６０を接続したので、通常の駆動動作を行なうためには制御端子Ｍ３をオープンにすれば良く、ベース電位をロウレベルに維持するための信号を出力する必要がないので制御が容易となる。

（第３実施例）
図３は、本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例は、第２実施例の構成に加えて、抵抗素子１１，１２に対して並列に、ツェナーダイオード２５，２６を夫々接続したものであり、以上が負荷駆動装置２７を構成している。斯様に構成した第３実施例によれば、ツェナーダイオード２５，２６によってＦＥＴ３,４のゲートに印加される過電圧をクランプして保護することが出来る。

（第４実施例）
図４は、本発明の第４実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。第４実施例は、第３実施例の構成におけるトランジスタ２３に替えて、ＰチャネルＭＯＳＦＥＴ（半導体素子）２８を配置したものであり、以上が負荷駆動装置２９を構成している。斯様に構成した場合も、第２，第３実施例と同様に、制御端子Ｍ３をハイレベルにすればＦＥＴ２８をオフさせることができ、制御端子Ｍ３をオープンにすればＦＥＴ２８をオンさせることができる。従って、第３実施例と同様の効果が得られる。

（第５実施例）
図５は、本発明の第５実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。第５実施例は、第３実施例の構成におけるクランプ回路９，１０を、具体的な構成として示すものである。即ち、クランプ回路９は、ＦＥＴ３のドレイン側からみて順方向となるダイオード３０と逆方向となるツェナーダイオード３１とで構成されており、クランプ回路１０についても同様に、ダイオード３２とツェナーダイオード３３とで構成されている。ダイオード３０，３２は、ゲート電位が上昇した場合の逆流防止用であり、ツェナーダイオード３１，３３のツェナー電圧によってクランプ作用を行う。以上が負荷駆動装置３４を構成している。斯様に構成した場合も、第３実施例と同様の効果が得られる。

（第６実施例）
図６は、本発明の第６実施例を示すものである。第６実施例は、負荷２をハイサイド駆動する場合対応した構成である。２つのＰチャネルＭＯＳＦＥＴ３５，３６は直列に接続されており、ＦＥＴ３５（第２ＭＯＳＦＥＴ）のソースは電源１の正側端子に接続され、ＦＥＴ３６（第１ＭＯＳＦＥＴ）のドレインは、負荷２を介してグランドに接続されている。

ＦＥＴ３５のゲートは、抵抗素子３７（第２抵抗素子）を介してテスト用端子Ｍ１に接続されると共に、クランプ回路３８を介してＦＥＴ３５，３６の共通接続点であるテスト用端子Ｍ２に接続されている。また、ＦＥＴ３６のゲートは、抵抗素子３９（第１抵抗素子）及びスイッチ回路４０を介してテスト用端子Ｍ２に接続されると共に、クランプ回路４１を介して自身のドレインに接続されている。そして、ＦＥＴ３５，３６のゲートには、ドライバ４２，４３を介して同一論理のゲート信号が与えられるようになっている。以上が負荷駆動装置４４を構成している。

次に、第６実施例の作用について説明する。通常の駆動動作を行う場合には、スイッチ回路４０を閉じる。そして、ＦＥＴ３５，３６は、夫々ソースに対してロウレベルとなる信号をゲートに与えればオンする。このように、ＦＥＴ３５，３６のゲートに信号を与えて負荷２を通断電する。
ＦＥＴ３６のドレイン側に負極性の過電圧が印加された場合、ＦＥＴ３６のドレインとＦＥＴ３５のゲートとの間には、クランプ回路４１，３８が直列に挿入されているため、これら２つのクランプ回路分に相当する２倍のクランプ開始電圧を下回る電圧が印加されなければＦＥＴ３５はオンしない。そして、ＦＥＴ３５がオンしなければＦＥＴ３６もオンすることはないので、これら２つのＦＥＴ３５，３６はオフ状態を維持する。

一方、ＦＥＴ３５，３６に高電圧を印加してバーンインテストを行う場合には、スイッチ回路４０を開く。そして、ＦＥＴ３６のドレイン，テスト用端子Ｍ２，ＦＥＴ３５のソースをグランド電位に設定し、テスト用端子Ｍ１，Ｍ４に高電圧を印加すれば、各ＦＥＴ３５，３６のゲート酸化膜に高電圧を印加することができる。
以上のように第６実施例によれば、負荷２のハイサイドに２つのＦＥＴ３５，３６を直列に接続して負荷２を駆動する構成において、クランプ回路３８，４１をＦＥＴ３５，３６ドレイン−ゲート間に夫々接続する。そして、ＦＥＴ３６ゲート−ソース間に抵抗素子３９及びスイッチ回路４０を直列に接続し、ＦＥＴ３５のゲートには抵抗素子３７接続した。

従って、スイッチ回路４０を閉じて通常の駆動動作を行なっている状態で、ＦＥＴ３５のドレイン側に負極性の過電圧が印加された場合にＦＥＴ３５，３６を共にオフ状態に維持するための電圧を、クランプ回路３８，４１のクランプ開始電圧の２倍にすることができる。そして、バーンインテストのような高電圧印加試験を行う場合には、スイッチ回路４０を開いて各ＦＥＴ３５，３６のソース，ドレイン側とゲートとの間に高電圧を印加すれば良いので、試験を簡単に実施することができる。

（第７実施例）
図７は、本発明の第７実施例を示すものであり、第６実施例と同一部分には同一符号を付し説明を省略し、以下異なる部分についてのみ説明する。第７実施例では、スイッチ回路４０の具体的構成として、ＮＰＮトランジスタ（半導体素子）４５を用いたものである。またトランジスタ４５のコレクタとベースとの間には、抵抗素子４６が接続されている。以上が負荷駆動装置４７を構成している。

従って、高電圧印加試験を行う場合には、トランジスタ４５のベースである制御端子Ｍ３を、エミッタ側を基準としてロウレベルとなるように設定してトランジスタ４５をオフさせる。そして、通常の駆動動作を行なう場合には制御端子Ｍ３をオープンにすれば、ＦＥＴ３５がオンすることでトランジスタ４５のベースは抵抗素子４６を介してハイレベルとなり、トランジスタ４５はオンとなる。

以上のように第７実施例によれば、スイッチ回路としてＮＰＮトランジスタ４５を用い、そのコレクタ−ベース間に抵抗素子４６を接続したので、通常の駆動動作を行なうためには制御端子Ｍ３をオープンにすれば良く、ベースをロウレベルを維持するための信号を出力する必要がなく制御が容易となる。

（第８実施例）
図８は、本発明の第８実施例を示すものであり、第７実施例と異なる部分についてのみ説明する。第８実施例は、第７実施例の構成に加えて、抵抗素子３７，３９に対して並列に、ツェナーダイオード４８，４９を夫々接続したものであり、以上が負荷駆動装置５０を構成している。斯様に構成した第８実施例によれば、ツェナーダイオード４８，４９によってＦＥＴ３５,３６のゲートに印加される過電圧をクランプして保護することが出来る。

（第９実施例）
図９は、本発明の第９実施例を示すものであり、第８実施例と異なる部分についてのみ説明する。第９実施例は、第８実施例の構成におけるトランジスタ４５に替えて、ＮチャネルＭＯＳＦＥＴ（半導体素子）５１を配置したものであり、以上が負荷駆動装置５２を構成している。斯様に構成した場合も、第７，第８実施例と同様に、制御端子Ｍ３をロウレベルにすればＦＥＴ５１をオフさせることができ、制御端子Ｍ３をオープンにすればＦＥＴ５１をオンさせることができる。従って、第８実施例と同様の効果が得られる。

（第１０実施例）
図１０は、本発明の第１０実施例を示すものであり、第８実施例と異なる部分についてのみ説明する。第１０実施例は、第８実施例の構成におけるクランプ回路３８，４１を、具体的な構成として示すものである。即ち、クランプ回路３８は、ＦＥＴ３５のゲート側からみて順方向となるダイオード５３と、逆方向となるツェナーダイオード５４とで構成されており、クランプ回路４１についても同様に、ダイオード５５とツェナーダイオード５６とで構成されている。以上が負荷駆動装置５７を構成している。斯様に構成した場合も、第３実施例と同様の効果が得られる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
抵抗素子４６，６０を削除して、スイッチ回路をオンするための制御信号を出力しても良い。
車両に搭載されるものに限らず、２つのＦＥＴを直列に接続して負荷に直流通電を行って駆動するものであれば適用が可能である。

本発明の第１実施例であり、ロウサイド駆動を行なう負荷駆動装置の構成を示す図 本発明の第２実施例を示す図１相当図 本発明の第３実施例を示す図１相当図 本発明の第４実施例を示す図１相当図 本発明の第５実施例を示す図１相当図 本発明の第６実施例であり、ハイサイド駆動を行なう負荷駆動装置の構成を示す図 本発明の第７実施例を示す図６相当図 本発明の第８実施例を示す図６相当図 本発明の第９実施例を示す図６相当図 本発明の第１０実施例を示す図６相当図 従来技術を示す図１相当図

符号の説明

図面中、１は電源、２は負荷、３はＦＥＴ（第１ＭＯＳＦＥＴ）、４はＦＥＴ（第２ＭＯＳＦＥＴ）、９，１０はクランプ回路、１１は抵抗素子（第１抵抗素子）、１２は抵抗素子（第２抵抗素子）、２１は負荷駆動装置、２２はスイッチ回路、２３はＰＮＰトランジスタ（スイッチ回路，半導体素子）、２４，２７は負荷駆動装置、２８はＰチャネルＭＯＳＦＥＴ（スイッチ回路，半導体素子）、２９，３４は負荷駆動装置、３５はＦＥＴ（第２ＭＯＳＦＥＴ）、３６はＦＥＴ（第１ＭＯＳＦＥＴ）、３７は抵抗素子（第２抵抗素子）、３８はクランプ回路、３９は抵抗素子（第１抵抗素子）、４０はスイッチ回路、４１はクランプ回路、４４は負荷駆動装置、４５はＮＰＮトランジスタ（スイッチ回路，半導体素子）、４６は抵抗素子、４７，５０は負荷駆動装置、５１はＮチャネルＭＯＳＦＥＴ（スイッチ回路，半導体素子）、５２，５７は負荷駆動装置、６０は抵抗素子を示す。

Claims (7)

1. 電源より負荷に対して通電を行う経路内に直列に接続される同一導電型の２つのＭＯＳＦＥＴと、
   これら２つのＭＯＳＦＥＴのドレイン−ゲート間に夫々接続されるクランプ回路と、
   負荷側に配置される第１ＭＯＳＦＥＴのゲート−ソース間に直列に接続される第１抵抗素子及びスイッチ回路と、
   他方の第２ＭＯＳＦＥＴのゲートに接続される第２抵抗素子とで構成され、
   前記スイッチ回路を開くことで、前記各ＦＥＴに対する高電圧印加試験が可能になることを特徴とする負荷駆動装置。
2. 前記２つのＭＯＳＦＥＴは、負荷とグランドとの間に配置されるＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１記載の負荷駆動装置。
3. 前記スイッチ回路を、制御端子にロウレベル信号が与えられるとオンする半導体素子で構成し、
   前記半導体素子の制御端子と前記第１ＭＯＳＦＥＴのソースとを接続する抵抗素子を備えたことを特徴とする請求項２記載の負荷駆動装置。
4. 前記２つのＭＯＳＦＥＴは、電源と負荷との間に配置されるＰチャネルＭＯＳＦＥＴであることを特徴とする請求項１記載の負荷駆動装置。
5. 前記スイッチ回路を、制御端子にハイレベル信号が与えられるとオンする半導体素子で構成し、
   前記半導体素子の制御端子と前記第１ＭＯＳＦＥＴのソースとを接続する抵抗素子を備えたことを特徴とする請求項４記載の負荷駆動装置。
6. 請求項２又は３記載の負荷駆動装置について、
   前記スイッチ回路を開き、
   前記第１ＭＯＳＦＥＴのドレイン，前記２つのＭＯＳＦＥＴの共通接続点，第２ＭＯＳＦＥＴのソースとをグランド電位に設定すると共に、前記第１抵抗素子及びスイッチ回路の共通接続点と前記第２抵抗素子の開放端子に高電圧を印加することを特徴とする負荷駆動装置の高電圧印加試験方法。
7. 請求項４又は５記載の負荷駆動装置について、
   前記スイッチ回路を開き、
   第１ＭＯＳＦＥＴのドレイン，前記２つのＭＯＳＦＥＴの共通接続点，第２ＭＯＳＦＥＴのソースに高電圧を印加すると共に、前記第１抵抗素子及びスイッチ回路の共通接続点と前記第２抵抗素子の開放端子をグランド電位に設定することを特徴とする負荷駆動装置の高電圧印加試験方法。
   
   

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