JPH11142462A - オープン検出回路 - Google Patents
オープン検出回路Info
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- JPH11142462A JPH11142462A JP9305388A JP30538897A JPH11142462A JP H11142462 A JPH11142462 A JP H11142462A JP 9305388 A JP9305388 A JP 9305388A JP 30538897 A JP30538897 A JP 30538897A JP H11142462 A JPH11142462 A JP H11142462A
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Abstract
(57)【要約】
【課題】 基板に実装されたＩＣにおいて、電源端子又
はアース端子のいずれかがオープン状態になると出力端
子から正常範囲外の電圧を出力させ、該出力端子に接続
される外部システムの誤動作を防止することができるオ
ープン検出回路を得る。 【解決手段】 電源端子７、第１ＧＮＤ端子８及び第２
ＧＮＤ端子９のいずれかがオープン状態になると、オン
したｎｐｎトランジスタで出力端子５を接地するように
した。このことから、電源端子又はＧＮＤ端子のいずれ
かがオープン状態になると、出力端子を通常動作電圧未
満になるように接地する。
はアース端子のいずれかがオープン状態になると出力端
子から正常範囲外の電圧を出力させ、該出力端子に接続
される外部システムの誤動作を防止することができるオ
ープン検出回路を得る。 【解決手段】 電源端子７、第１ＧＮＤ端子８及び第２
ＧＮＤ端子９のいずれかがオープン状態になると、オン
したｎｐｎトランジスタで出力端子５を接地するように
した。このことから、電源端子又はＧＮＤ端子のいずれ
かがオープン状態になると、出力端子を通常動作電圧未
満になるように接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、混成集積回路等の
ようなＩＣが実装された基板における、端子接続不良等
によるオープン状態を検出するオープン検出回路に関
し、特に電源端子及びアース端子のオープン状態を検出
するオープン検出回路に関するものである。
ようなＩＣが実装された基板における、端子接続不良等
によるオープン状態を検出するオープン検出回路に関
し、特に電源端子及びアース端子のオープン状態を検出
するオープン検出回路に関するものである。
【０００２】
【従来の技術】ＩＣが実装された基板において、基板組
立時に発生する端子接続不良を初期動作試験で電気的不
良と判定し、確実に除去する必要がある。また、経時変
化による接続端子不良によってＩＣの端子がオープン状
態となった場合、該ＩＣ及びその周辺回路のシステムと
しての誤動作を防止する必要がある。図３は、ＩＣとそ
の周辺回路の従来例を示した概略の回路図である。図３
において、ＩＣ１００は、出力端子１０１にプルアップ
抵抗１０２が接続されており、電源端子１０３から電源
の供給を受けている。
立時に発生する端子接続不良を初期動作試験で電気的不
良と判定し、確実に除去する必要がある。また、経時変
化による接続端子不良によってＩＣの端子がオープン状
態となった場合、該ＩＣ及びその周辺回路のシステムと
しての誤動作を防止する必要がある。図３は、ＩＣとそ
の周辺回路の従来例を示した概略の回路図である。図３
において、ＩＣ１００は、出力端子１０１にプルアップ
抵抗１０２が接続されており、電源端子１０３から電源
の供給を受けている。
【０００３】また、ＩＣ１００は、入力端子１０４に電
源電圧を抵抗１０５及び１０６で分圧した電圧が入力さ
れ、アース端子であるＧＮＤ端子１０７を備えている。
出力端子１０１には、オペアンプ１０８の出力が接続さ
れ、入力端子１０４には、オペアンプ１０８の一方の入
力が接続されている。また、入力端子１０４と電源端子
１０３との間に正サージ保護用のダイオード１０９が接
続されている。なお、図３では、ＩＣ１００内におい
て、回路の一部分を示しており他の回路は省略してい
る。
源電圧を抵抗１０５及び１０６で分圧した電圧が入力さ
れ、アース端子であるＧＮＤ端子１０７を備えている。
出力端子１０１には、オペアンプ１０８の出力が接続さ
れ、入力端子１０４には、オペアンプ１０８の一方の入
力が接続されている。また、入力端子１０４と電源端子
１０３との間に正サージ保護用のダイオード１０９が接
続されている。なお、図３では、ＩＣ１００内におい
て、回路の一部分を示しており他の回路は省略してい
る。
【０００４】
【発明が解決しようとする課題】ここで、ＩＣ１００の
電源端子１０３がオープン状態になるとオペアンプ１０
８は非動作状態となり、ＩＣ１００の出力端子１０１
は、プルアップ抵抗１０２とＩＣ１００の内部インピー
ダンスで決まり、１〜２Ｖ程度の中間的で不安定な電位
となる。しかし、ＩＣ１００において、出力端子１０１
の出力電圧の正常範囲は、出力段の回路構成によって決
まり、通常０.５〜４Ｖであることから、電源端子１０
３がオープン状態となっているにも関わらず、初期的に
不良品であると判定することが困難であった。
電源端子１０３がオープン状態になるとオペアンプ１０
８は非動作状態となり、ＩＣ１００の出力端子１０１
は、プルアップ抵抗１０２とＩＣ１００の内部インピー
ダンスで決まり、１〜２Ｖ程度の中間的で不安定な電位
となる。しかし、ＩＣ１００において、出力端子１０１
の出力電圧の正常範囲は、出力段の回路構成によって決
まり、通常０.５〜４Ｖであることから、電源端子１０
３がオープン状態となっているにも関わらず、初期的に
不良品であると判定することが困難であった。
【０００５】また、経時変化によりＩＣ１００の電源端
子１０３がオープン状態になった場合、ＩＣ１００の出
力端子１０１に接続され該出力端子１０１から出力され
る電圧を基にして所定の制御を行う外部システム（図示
せず）が、出力端子１０１から出力される出力電圧を正
常値として認識して動作することにより、外部システム
が誤動作する可能性があった。
子１０３がオープン状態になった場合、ＩＣ１００の出
力端子１０１に接続され該出力端子１０１から出力され
る電圧を基にして所定の制御を行う外部システム（図示
せず）が、出力端子１０１から出力される出力電圧を正
常値として認識して動作することにより、外部システム
が誤動作する可能性があった。
【０００６】本発明は、上記のような問題を解決するた
めになされたものであり、基板に実装されたＩＣにおい
て、電源端子又はアース端子のいずれかがオープン状態
になると出力端子から正常範囲外の電圧を出力させ、該
出力端子に接続される外部システムの誤動作を防止する
ことができるオープン検出回路を得ることを目的とす
る。
めになされたものであり、基板に実装されたＩＣにおい
て、電源端子又はアース端子のいずれかがオープン状態
になると出力端子から正常範囲外の電圧を出力させ、該
出力端子に接続される外部システムの誤動作を防止する
ことができるオープン検出回路を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】この発明に係るオープン
検出回路は、ＩＣが実装された基板における端子のオー
プン状態を検出するオープン検出回路において、ＩＣの
電源端子への電源供給が遮断されると、該ＩＣの出力端
子を正常動作範囲外の所定の電圧レベルに固定するもの
である。
検出回路は、ＩＣが実装された基板における端子のオー
プン状態を検出するオープン検出回路において、ＩＣの
電源端子への電源供給が遮断されると、該ＩＣの出力端
子を正常動作範囲外の所定の電圧レベルに固定するもの
である。
【０００８】また、この発明に係るオープン検出回路
は、請求項１において、ＩＣのアース端子と接地との接
続が遮断されると、該ＩＣの出力端子を正常動作範囲外
の所定の電圧レベルに固定するものである。
は、請求項１において、ＩＣのアース端子と接地との接
続が遮断されると、該ＩＣの出力端子を正常動作範囲外
の所定の電圧レベルに固定するものである。
【０００９】また、この発明に係るオープン検出回路
は、ＩＣが実装された基板における端子のオープン状態
を検出するオープン検出回路において、ＩＣのアース端
子と接地との接続が遮断されると、該ＩＣの出力端子を
正常動作範囲外の所定の電圧レベルに固定するものであ
る。
は、ＩＣが実装された基板における端子のオープン状態
を検出するオープン検出回路において、ＩＣのアース端
子と接地との接続が遮断されると、該ＩＣの出力端子を
正常動作範囲外の所定の電圧レベルに固定するものであ
る。
【００１０】また、この発明に係るオープン検出回路
は、請求項２又は請求項３のいずれかにおいて、上記Ｉ
Ｃは、複数のアース端子を有し、該各アース端子のいず
れかと接地との接続が遮断されると、ＩＣの出力端子を
正常動作範囲外の所定の電圧レベルに固定するものであ
る。
は、請求項２又は請求項３のいずれかにおいて、上記Ｉ
Ｃは、複数のアース端子を有し、該各アース端子のいず
れかと接地との接続が遮断されると、ＩＣの出力端子を
正常動作範囲外の所定の電圧レベルに固定するものであ
る。
【００１１】また、この発明に係るオープン検出回路
は、請求項１から請求項４のいずれかにおいて、ＩＣの
出力端子を正常動作範囲外の所定の電圧レベルに固定す
るために、該出力端子を接地するものである。
は、請求項１から請求項４のいずれかにおいて、ＩＣの
出力端子を正常動作範囲外の所定の電圧レベルに固定す
るために、該出力端子を接地するものである。
【００１２】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１
は、本発明の実施の形態１におけるオープン検出回路の
例を示した回路図である。なお、図１では、オープン検
出回路がＩＣ内に設けられた場合における、該ＩＣとそ
の周辺回路例を示している。
づいて、本発明を詳細に説明する。実施の形態１．図１
は、本発明の実施の形態１におけるオープン検出回路の
例を示した回路図である。なお、図１では、オープン検
出回路がＩＣ内に設けられた場合における、該ＩＣとそ
の周辺回路例を示している。
【００１３】図１において、ＩＣ１は、オープン検出回
路２、増幅回路をなすオペアンプ３及びダイオード４を
備え、オペアンプ３の出力は出力端子５に接続され、オ
ペアンプ３の一方の入力は入力端子６に接続されてい
る。ＩＣ１は、電源端子７から電源の供給を受け、入力
端子６と電源端子７との間には、正サージ保護用のダイ
オード４が接続されている。オープン検出回路２は、出
力端子５及び電源端子７に接続されると共に、アース端
子である第１ＧＮＤ端子８及び第２ＧＮＤ端子９にそれ
ぞれ接続されている。出力端子５には、出力端子５から
出力される電圧を基にして所定の制御を行う外部システ
ム（図示せず）が接続される。なお、図１では、ＩＣ１
内において、オープン検出回路２の動作に関係する回路
のみを示しており、その他の回路は省略している。
路２、増幅回路をなすオペアンプ３及びダイオード４を
備え、オペアンプ３の出力は出力端子５に接続され、オ
ペアンプ３の一方の入力は入力端子６に接続されてい
る。ＩＣ１は、電源端子７から電源の供給を受け、入力
端子６と電源端子７との間には、正サージ保護用のダイ
オード４が接続されている。オープン検出回路２は、出
力端子５及び電源端子７に接続されると共に、アース端
子である第１ＧＮＤ端子８及び第２ＧＮＤ端子９にそれ
ぞれ接続されている。出力端子５には、出力端子５から
出力される電圧を基にして所定の制御を行う外部システ
ム（図示せず）が接続される。なお、図１では、ＩＣ１
内において、オープン検出回路２の動作に関係する回路
のみを示しており、その他の回路は省略している。
【００１４】オープン検出回路２は、電源端子７、第１
ＧＮＤ端子８及び第２ＧＮＤ端子９のいずれかが接続不
良等でオープン状態となると、出力端子５の電圧を通常
の動作領域外の電圧に固定する。例えば、ＩＣ１におけ
る通常動作時における出力端子５の電圧範囲が０.５〜
４Ｖとすると、オープン検出回路２は、上記オープン状
態時に、出力端子５の電圧を０.３Ｖ以下に固定させ
る。
ＧＮＤ端子８及び第２ＧＮＤ端子９のいずれかが接続不
良等でオープン状態となると、出力端子５の電圧を通常
の動作領域外の電圧に固定する。例えば、ＩＣ１におけ
る通常動作時における出力端子５の電圧範囲が０.５〜
４Ｖとすると、オープン検出回路２は、上記オープン状
態時に、出力端子５の電圧を０.３Ｖ以下に固定させ
る。
【００１５】オープン検出回路２は、３つのｎｐｎトラ
ンジスタ１１，１２，１３と３つの抵抗１４，１５，１
６で形成されており、電源端子７と第２ＧＮＤ端子９と
の間に抵抗１５及び１６が直列に接続され、抵抗１５及
び１６の接続部はｎｐｎトランジスタ１３のベースに接
続されている。ｎｐｎトランジスタ１２のベースは抵抗
１４を介して電源端子７に接続され、ｎｐｎトランジス
タ１２のベース及び抵抗１４の接続部は、ｎｐｎトラン
ジスタ１３のコレクタに接続され、ｎｐｎトランジスタ
１３のエミッタは第２ＧＮＤ端子９に接続されている。
また、ｎｐｎトランジスタ１１及び１２のコレクタは接
続され、該接続部は出力端子５に接続されている。ｎｐ
ｎトランジスタ１１のベース及びｎｐｎトランジスタ１
２のエミッタは第１ＧＮＤ端子８に接続され、ｎｐｎト
ランジスタ１１のエミッタは第２ＧＮＤ端子９に接続さ
れている。
ンジスタ１１，１２，１３と３つの抵抗１４，１５，１
６で形成されており、電源端子７と第２ＧＮＤ端子９と
の間に抵抗１５及び１６が直列に接続され、抵抗１５及
び１６の接続部はｎｐｎトランジスタ１３のベースに接
続されている。ｎｐｎトランジスタ１２のベースは抵抗
１４を介して電源端子７に接続され、ｎｐｎトランジス
タ１２のベース及び抵抗１４の接続部は、ｎｐｎトラン
ジスタ１３のコレクタに接続され、ｎｐｎトランジスタ
１３のエミッタは第２ＧＮＤ端子９に接続されている。
また、ｎｐｎトランジスタ１１及び１２のコレクタは接
続され、該接続部は出力端子５に接続されている。ｎｐ
ｎトランジスタ１１のベース及びｎｐｎトランジスタ１
２のエミッタは第１ＧＮＤ端子８に接続され、ｎｐｎト
ランジスタ１１のエミッタは第２ＧＮＤ端子９に接続さ
れている。
【００１６】上記のような構成のＩＣ１において、電源
端子７は電源Ｖccに接続され、第１ＧＮＤ端子８及び第
２ＧＮＤ端子９はそれぞれ接地されている。出力端子５
は、プルアップ抵抗２１を介して電源Ｖccに接続され、
入力端子６は、電源Ｖccと接地との間に直列に接続され
た抵抗２２及び２３の接続部が接続され、抵抗２２及び
２３で設定されたしきい値電圧が入力されている。
端子７は電源Ｖccに接続され、第１ＧＮＤ端子８及び第
２ＧＮＤ端子９はそれぞれ接地されている。出力端子５
は、プルアップ抵抗２１を介して電源Ｖccに接続され、
入力端子６は、電源Ｖccと接地との間に直列に接続され
た抵抗２２及び２３の接続部が接続され、抵抗２２及び
２３で設定されたしきい値電圧が入力されている。
【００１７】次に、オープン検出回路２の動作について
説明する。正常時においては、ｎｐｎトランジスタ１１
はオフし、ｎｐｎトランジスタ１３がオンすることによ
りｎｐｎトランジスタ１２はオフするため、出力端子５
からは、オペアンプ３からの出力信号が出力されてい
る。ここで、電源端子７がオープン状態となると、ｎｐ
ｎトランジスタ１３はオフすることにより、ｎｐｎトラ
ンジスタ１２は、入力端子６からダイオード４及び抵抗
１４を介して入力された電流によってオンし、出力端子
５はｎｐｎトランジスタ１２により第１ＧＮＤ端子８か
ら接地される。
説明する。正常時においては、ｎｐｎトランジスタ１１
はオフし、ｎｐｎトランジスタ１３がオンすることによ
りｎｐｎトランジスタ１２はオフするため、出力端子５
からは、オペアンプ３からの出力信号が出力されてい
る。ここで、電源端子７がオープン状態となると、ｎｐ
ｎトランジスタ１３はオフすることにより、ｎｐｎトラ
ンジスタ１２は、入力端子６からダイオード４及び抵抗
１４を介して入力された電流によってオンし、出力端子
５はｎｐｎトランジスタ１２により第１ＧＮＤ端子８か
ら接地される。
【００１８】また、第１ＧＮＤ端子８がオープン状態に
なると、ｎｐｎトランジスタ１１のベースには、ＩＣ１
内におけるオープン検出回路２以外の回路から第１ＧＮ
Ｄ端子８に流れるべき電流が入力され、ｎｐｎトランジ
スタ１１はオンして出力端子５はｎｐｎトランジスタ１
１により第２ＧＮＤ端子９から接地される。次に、第２
ＧＮＤ端子９がオープン状態になると、ｎｐｎトランジ
スタ１１及び１３はオフし、ｎｐｎトランジスタ１２
は、電源端子７から抵抗１４を介して入力された電流に
よりオンし、出力端子５はｎｐｎトランジスタ１２によ
り第１ＧＮＤ端子８から接地される。
なると、ｎｐｎトランジスタ１１のベースには、ＩＣ１
内におけるオープン検出回路２以外の回路から第１ＧＮ
Ｄ端子８に流れるべき電流が入力され、ｎｐｎトランジ
スタ１１はオンして出力端子５はｎｐｎトランジスタ１
１により第２ＧＮＤ端子９から接地される。次に、第２
ＧＮＤ端子９がオープン状態になると、ｎｐｎトランジ
スタ１１及び１３はオフし、ｎｐｎトランジスタ１２
は、電源端子７から抵抗１４を介して入力された電流に
よりオンし、出力端子５はｎｐｎトランジスタ１２によ
り第１ＧＮＤ端子８から接地される。
【００１９】図２は、本実施の形態１におけるオープン
検出回路の他の例を示した回路図である。なお、図２に
おいても、オープン検出回路がＩＣ内に設けられた場合
における、該ＩＣとその周辺回路例を示している。ま
た、図２では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。図２における図１との相違点は、図１の
オープン検出回路２にｎｐｎトランジスタ３１を追加し
て回路構成を変えたことから、図１のオープン検出回路
２をオープン検出回路３２とし、これに伴って図１のＩ
Ｃ１をＩＣ３５にしたことにある。
検出回路の他の例を示した回路図である。なお、図２に
おいても、オープン検出回路がＩＣ内に設けられた場合
における、該ＩＣとその周辺回路例を示している。ま
た、図２では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。図２における図１との相違点は、図１の
オープン検出回路２にｎｐｎトランジスタ３１を追加し
て回路構成を変えたことから、図１のオープン検出回路
２をオープン検出回路３２とし、これに伴って図１のＩ
Ｃ１をＩＣ３５にしたことにある。
【００２０】図２において、ＩＣ３５は、オープン検出
回路３２、増幅回路をなすオペアンプ３及びダイオード
４を備える。オープン検出回路３２は、４つのｎｐｎト
ランジスタ１１，１２，１３，３１と３つの抵抗１４，
１５，１６で形成されている。ｎｐｎトランジスタ１
１，１２及び３１のコレクタは接続され、該接続部は出
力端子５に接続されている。ｎｐｎトランジスタ１１の
ベース及びｎｐｎトランジスタ３１のエミッタは第１Ｇ
ＮＤ端子８にそれぞれ接続され、ｎｐｎトランジスタ１
１及び１２の各エミッタ並びにｎｐｎトランジスタ３１
のベースは第２ＧＮＤ端子９にそれぞれ接続されてい
る。
回路３２、増幅回路をなすオペアンプ３及びダイオード
４を備える。オープン検出回路３２は、４つのｎｐｎト
ランジスタ１１，１２，１３，３１と３つの抵抗１４，
１５，１６で形成されている。ｎｐｎトランジスタ１
１，１２及び３１のコレクタは接続され、該接続部は出
力端子５に接続されている。ｎｐｎトランジスタ１１の
ベース及びｎｐｎトランジスタ３１のエミッタは第１Ｇ
ＮＤ端子８にそれぞれ接続され、ｎｐｎトランジスタ１
１及び１２の各エミッタ並びにｎｐｎトランジスタ３１
のベースは第２ＧＮＤ端子９にそれぞれ接続されてい
る。
【００２１】次に、オープン検出回路３２の動作につい
て説明する。正常時においては、ｎｐｎトランジスタ１
１及び３１はオフし、ｎｐｎトランジスタ１３がオンす
ることによりｎｐｎトランジスタ１２はオフするため、
出力端子５からは、オペアンプ３からの出力信号が出力
されている。ここで、電源端子７がオープン状態になる
と、ｎｐｎトランジスタ１３はオフすることにより、ｎ
ｐｎトランジスタ１２は、入力端子６からダイオード４
及び抵抗１４を介して入力された電流によってオンし、
出力端子５はｎｐｎトランジスタ１２により第２ＧＮＤ
端子９から接地される。
て説明する。正常時においては、ｎｐｎトランジスタ１
１及び３１はオフし、ｎｐｎトランジスタ１３がオンす
ることによりｎｐｎトランジスタ１２はオフするため、
出力端子５からは、オペアンプ３からの出力信号が出力
されている。ここで、電源端子７がオープン状態になる
と、ｎｐｎトランジスタ１３はオフすることにより、ｎ
ｐｎトランジスタ１２は、入力端子６からダイオード４
及び抵抗１４を介して入力された電流によってオンし、
出力端子５はｎｐｎトランジスタ１２により第２ＧＮＤ
端子９から接地される。
【００２２】また、第２ＧＮＤ端子９がオープン状態に
なると、ｎｐｎトランジスタ１１，１２，１３はそれぞ
れオフする。また、ｎｐｎトランジスタ３１は、電源端
子７から、抵抗１４及びｎｐｎトランジスタ１２のベー
ス‐エミッタを介して流れる電流、抵抗１５及びｎｐｎ
トランジスタ１３のベース‐エミッタを介して流れる電
流、並びに抵抗１５及び１６を介して流れる電流がベー
スにそれぞれ流れてオンし、出力端子５はｎｐｎトラン
ジスタ３１により第１ＧＮＤ端子８から接地される。な
お、第１ＧＮＤ端子８がオープン状態になった場合の動
作は、図１と同じであるのでその説明を省略する。
なると、ｎｐｎトランジスタ１１，１２，１３はそれぞ
れオフする。また、ｎｐｎトランジスタ３１は、電源端
子７から、抵抗１４及びｎｐｎトランジスタ１２のベー
ス‐エミッタを介して流れる電流、抵抗１５及びｎｐｎ
トランジスタ１３のベース‐エミッタを介して流れる電
流、並びに抵抗１５及び１６を介して流れる電流がベー
スにそれぞれ流れてオンし、出力端子５はｎｐｎトラン
ジスタ３１により第１ＧＮＤ端子８から接地される。な
お、第１ＧＮＤ端子８がオープン状態になった場合の動
作は、図１と同じであるのでその説明を省略する。
【００２３】このように、本実施の形態１におけるオー
プン検出回路は、電源端子７、第１ＧＮＤ端子８及び第
２ＧＮＤ端子９のいずれかがオープン状態になると、オ
ンしたｎｐｎトランジスタで出力端子５を接地するよう
にした。このことから、電源端子又はＧＮＤ端子のいず
れかがオープン状態になると、出力端子を通常動作電圧
未満になるように接地することができるため、初期動作
確認時に不良品と判定して除去することができると共
に、経時変化による電源端子又はＧＮＤ端子のオープン
時においても出力端子に接続された外部システムの誤動
作を防止することができる。
プン検出回路は、電源端子７、第１ＧＮＤ端子８及び第
２ＧＮＤ端子９のいずれかがオープン状態になると、オ
ンしたｎｐｎトランジスタで出力端子５を接地するよう
にした。このことから、電源端子又はＧＮＤ端子のいず
れかがオープン状態になると、出力端子を通常動作電圧
未満になるように接地することができるため、初期動作
確認時に不良品と判定して除去することができると共
に、経時変化による電源端子又はＧＮＤ端子のオープン
時においても出力端子に接続された外部システムの誤動
作を防止することができる。
【００２４】
【発明の効果】請求項１に係るオープン検出回路は、Ｉ
Ｃの電源端子への電源供給が遮断されると、ＩＣの出力
端子を正常動作範囲外の所定の電圧レベルに固定するよ
うにした。このことから、電源端子がオープン状態にな
ると、出力端子を正常動作範囲外の所定の電圧レベルに
することができるため、初期動作確認時に不良品と判定
して除去することができると共に、経時変化による電源
端子のオープン時においても出力端子に接続された外部
システムの誤動作を防止することができる。
Ｃの電源端子への電源供給が遮断されると、ＩＣの出力
端子を正常動作範囲外の所定の電圧レベルに固定するよ
うにした。このことから、電源端子がオープン状態にな
ると、出力端子を正常動作範囲外の所定の電圧レベルに
することができるため、初期動作確認時に不良品と判定
して除去することができると共に、経時変化による電源
端子のオープン時においても出力端子に接続された外部
システムの誤動作を防止することができる。
【００２５】請求項２に係るオープン検出回路は、請求
項１において、更に、ＩＣのアース端子と接地との接続
が遮断されると、該ＩＣの出力端子を正常動作範囲外の
所定の電圧レベルに固定するようにした。このことか
ら、ＩＣの電源端子又はアース端子のいずれかがオープ
ン状態になると、出力端子を正常動作範囲外の所定の電
圧レベルにすることができるため、初期動作確認時に不
良品と判定して除去することができると共に、経時変化
による電源端子又はアース端子のいずれかのオープン時
においても出力端子に接続された外部システムの誤動作
をより確実に防止することができる。
項１において、更に、ＩＣのアース端子と接地との接続
が遮断されると、該ＩＣの出力端子を正常動作範囲外の
所定の電圧レベルに固定するようにした。このことか
ら、ＩＣの電源端子又はアース端子のいずれかがオープ
ン状態になると、出力端子を正常動作範囲外の所定の電
圧レベルにすることができるため、初期動作確認時に不
良品と判定して除去することができると共に、経時変化
による電源端子又はアース端子のいずれかのオープン時
においても出力端子に接続された外部システムの誤動作
をより確実に防止することができる。
【００２６】請求項３に係るオープン検出回路は、ＩＣ
のアース端子と接地との接続が遮断されると、ＩＣの出
力端子を正常動作範囲外の所定の電圧レベルに固定する
ようにした。このことから、アース端子がオープン状態
になると、出力端子を正常動作範囲外の所定の電圧レベ
ルにすることができるため、初期動作確認時に不良品と
判定して除去することができると共に、経時変化による
アース端子のオープン時においても出力端子に接続され
た外部システムの誤動作を防止することができる。
のアース端子と接地との接続が遮断されると、ＩＣの出
力端子を正常動作範囲外の所定の電圧レベルに固定する
ようにした。このことから、アース端子がオープン状態
になると、出力端子を正常動作範囲外の所定の電圧レベ
ルにすることができるため、初期動作確認時に不良品と
判定して除去することができると共に、経時変化による
アース端子のオープン時においても出力端子に接続され
た外部システムの誤動作を防止することができる。
【００２７】請求項４に係るオープン検出回路は、請求
項２又は請求項３のいずれかにおいて、具体的には、Ｉ
Ｃは複数のアース端子を有し、該各アース端子のいずれ
かと接地との接続が遮断されると、ＩＣの出力端子を正
常動作範囲外の所定の電圧レベルに固定する。このこと
から、いずれか１つのアース端子がオープン状態になる
と、出力端子を正常動作範囲外の所定の電圧レベルにす
ることができるため、初期動作確認時に不良品と判定し
て除去することができると共に、経時変化によるアース
端子のオープン時においても出力端子に接続された外部
システムの誤動作を防止することができる。
項２又は請求項３のいずれかにおいて、具体的には、Ｉ
Ｃは複数のアース端子を有し、該各アース端子のいずれ
かと接地との接続が遮断されると、ＩＣの出力端子を正
常動作範囲外の所定の電圧レベルに固定する。このこと
から、いずれか１つのアース端子がオープン状態になる
と、出力端子を正常動作範囲外の所定の電圧レベルにす
ることができるため、初期動作確認時に不良品と判定し
て除去することができると共に、経時変化によるアース
端子のオープン時においても出力端子に接続された外部
システムの誤動作を防止することができる。
【００２８】請求項５に係るオープン検出回路は、請求
項１から請求項４のいずれかにおいて、具体的には、Ｉ
Ｃの出力端子を正常動作範囲外の所定の電圧レベルに固
定するために該出力端子を接地する。このことから、出
力端子を確実に正常動作範囲外の所定の電圧レベルにす
ることができるため、初期動作確認時に不良品と判定し
てより確実に除去することができると共に、経時変化に
よる電源端子又はアース端子のオープン時においても出
力端子に接続された外部システムの誤動作をより確実に
防止することができる。
項１から請求項４のいずれかにおいて、具体的には、Ｉ
Ｃの出力端子を正常動作範囲外の所定の電圧レベルに固
定するために該出力端子を接地する。このことから、出
力端子を確実に正常動作範囲外の所定の電圧レベルにす
ることができるため、初期動作確認時に不良品と判定し
てより確実に除去することができると共に、経時変化に
よる電源端子又はアース端子のオープン時においても出
力端子に接続された外部システムの誤動作をより確実に
防止することができる。
【図１】 本発明の実施の形態１におけるオープン検出
回路の例を示した回路図である。
回路の例を示した回路図である。
【図２】 本発明の実施の形態１におけるオープン検出
回路の他の例を示した回路図である。
回路の他の例を示した回路図である。
【図３】 ＩＣとその周辺回路の従来例を示した回路図
である。
である。
１，３５ ＩＣ、 ２，３２ オープン検出回路、 ４
ダイオード、 ５出力端子、 ６ 入力端子、 ７
電源端子、 ８ 第１ＧＮＤ端子、 ９ 第２ＧＮＤ端
子、 １１，１２，１３，３１ ｎｐｎトランジスタ、
１４〜１６，２１〜２３ 抵抗
ダイオード、 ５出力端子、 ６ 入力端子、 ７
電源端子、 ８ 第１ＧＮＤ端子、 ９ 第２ＧＮＤ端
子、 １１，１２，１３，３１ ｎｐｎトランジスタ、
１４〜１６，２１〜２３ 抵抗
Claims (5)
- 【請求項１】 ＩＣが実装された基板における端子のオ
ープン状態を検出するオープン検出回路において、 上記ＩＣの電源端子への電源供給が遮断されると、該Ｉ
Ｃの出力端子を正常動作範囲外の所定の電圧レベルに固
定することを特徴とするオープン検出回路。 - 【請求項２】 上記ＩＣのアース端子と接地との接続が
遮断されると、該ＩＣの出力端子を正常動作範囲外の所
定の電圧レベルに固定することを特徴とする請求項１に
記載のオープン検出回路。 - 【請求項３】 ＩＣが実装された基板における端子のオ
ープン状態を検出するオープン検出回路において、 上記ＩＣのアース端子と接地との接続が遮断されると、
該ＩＣの出力端子を正常動作範囲外の所定の電圧レベル
に固定することを特徴とするオープン検出回路。 - 【請求項４】 上記ＩＣは、複数のアース端子を有し、
該各アース端子のいずれかと接地との接続が遮断される
と、ＩＣの出力端子を正常動作範囲外の所定の電圧レベ
ルに固定することを特徴とする請求項２又は請求項３の
いずれかに記載のオープン検出回路。 - 【請求項５】 ＩＣの出力端子を正常動作範囲外の所定
の電圧レベルに固定するために、該出力端子を接地する
ことを特徴とする請求項１から請求項４のいずれかに記
載のオープン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305388A JPH11142462A (ja) | 1997-11-07 | 1997-11-07 | オープン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9305388A JPH11142462A (ja) | 1997-11-07 | 1997-11-07 | オープン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11142462A true JPH11142462A (ja) | 1999-05-28 |
Family
ID=17944528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9305388A Pending JPH11142462A (ja) | 1997-11-07 | 1997-11-07 | オープン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11142462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952371B2 (en) | 2009-04-22 | 2011-05-31 | Fujitsu Semiconductor Limited | Integrated circuit device having ground open detection circuit |
| JP2021015532A (ja) * | 2019-07-16 | 2021-02-12 | 富士電機株式会社 | 半導体装置 |
-
1997
- 1997-11-07 JP JP9305388A patent/JPH11142462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952371B2 (en) | 2009-04-22 | 2011-05-31 | Fujitsu Semiconductor Limited | Integrated circuit device having ground open detection circuit |
| JP2021015532A (ja) * | 2019-07-16 | 2021-02-12 | 富士電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050309 |
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| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050621 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050621 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060124 |