JP4315228B2 - 半導体集積回路装置 - Google Patents
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Description
請求項4に記載した手段によれば、外部出力トランジスタはNPN形またはNチャネル型のトランジスタであって、各端子は低電位側電源端子、制御信号出力端子、電圧出力端子の順に隣接して配列されている。この端子配列によれば、第1の電源回路が動作している状態において、隣接する低電位側電源端子と制御信号出力端子が短絡した場合に、外部出力トランジスタがオフ状態となる。また、第1の電源回路が動作し、第2の電源回路が動作を停止している状態では、電圧出力端子はハイインピーダンスになっているので、隣接する制御信号出力端子と電圧出力端子が短絡した場合に、制御信号が影響を受けることはなく、第1の電源回路は通常動作を維持する。従って、第1、第2の電源回路に関係する隣接端子間に短絡が生じた場合でも、過大な電圧出力および電流出力を防止できる。
請求項11ないし17に記載した半導体集積回路装置は、第1の電源回路と第2の電源回路をそれぞれ少なくとも1つ以上備えたものである。外部出力トランジスタがNPN形またはNチャネル型の場合、各端子は低電位側電源端子、第1の電源回路の各制御信号出力端子、第2の電源回路の各電圧出力端子の順に隣接して配列される。外部出力トランジスタがPNP形またはPチャネル型の場合、第2の電源回路の各電圧出力端子、第1の電源回路の各制御信号出力端子、高電位側電源端子の順に隣接して配列される。作用、効果は、請求項4ないし10に記載した半導体集積回路装置と同様となる。
以下、本発明の第1の実施形態について図1ないし図3を参照しながら説明する。
図1および図2は、車両のECU(Electronic Control Unit)に内蔵された電源装置に係る構成を示しており、図9と同一部分には同一符号を付している。電源装置21の構成要素であるIC22は、NPN形トランジスタ2(外部出力トランジスタに相当)を用いて第1のシリーズレギュレータを構成する電源回路3(第1の電源回路に相当)と、出力トランジスタ(MOSトランジスタ39)を備え単独で第2のシリーズレギュレータを構成する電源回路4(第2の電源回路に相当)と、ECUの種々の機能回路(図示せず)とを備えている。
電源回路3を用いて電源装置21(21a)を構成する場合、図1に示すように選択信号SELがLレベルとされ、スイッチ14がオフとされる。この状態ではMOSトランジスタ40がオンとなり、MOSトランジスタ35、36、39がオフとなる。オペアンプ27は、基準電圧Vrefと検出電圧とが等しくなるように制御信号REFを出力する。このシリーズレギュレータの制御は周知の通りであって、例えば出力電圧VCLが目標値(1.5V)よりも低下すると、制御信号REFが上昇してトランジスタ2のコレクタ・エミッタ間電圧が低下し、出力電圧VCLが増大するように制御される。
以下、本発明の第2の実施形態について図4および図5を参照しながら説明する。
図4、図5は、車両のECUに内蔵された電源装置に係る構成を示しており、図1、図2と同一部分には同一符号を付している。電源装置43の構成要素であるIC44は、PNP形トランジスタ45(外部出力トランジスタに相当)を用いて第1のシリーズレギュレータを構成する電源回路46(第1の電源回路に相当)と、既述した電源回路4と、ECUの種々の機能回路とを備えている。図4、図5は、それぞれ電源回路46を用いて電源装置43(43a)を構成する場合の回路形態、電源回路4を用いて電源装置43(43b)を構成する場合の回路形態を示している。
電源回路46を用いて電源装置43(43a)を構成する場合、図4に示すように選択信号SELがLレベルとされ、スイッチ14がオフとされる。この状態ではMOSトランジスタ40がオンとなり、MOSトランジスタ39、49、50がオフとなる。この動作状態において、隣接する制御信号出力端子9と高電位側電源端子6が短絡すると、トランジスタ45のベースがVccレベルになり、トランジスタ45はオフする。また、隣接する低電位側電源端子8と位相補償入力端子10が短絡すると、MOSトランジスタ31がオフとなるのでベース電流が遮断され、トランジスタ45はオフする。つまり、これらの隣接端子間で短絡が生じると、電源出力端子15から負荷への電源供給が遮断される。
以下、本発明の第3の実施形態について図6および図7を参照しながら説明する。
車両のECUに内蔵された電源装置51を構成するIC52は、1つの電源回路3(第1の電源回路に相当)と2つの電源回路4a、4b(第2の電源回路に相当)を備えている。図6および図7において図1、図2と実質的に同一部分には同一符号を付すとともに、以下では異なる構成部分について説明する。なお、電源回路4a、4bは、第1の実施形態で説明した電源回路4と同一構成である。また、電源回路3を構成するオペアンプ27のMOSトランジスタ30、31および電源回路4a、4bを構成するオペアンプ38のMOSトランジスタ39は、制御信号OEがHレベルのときにオン動作可能となり、制御信号OEがLレベルのときにオフ状態となる。
以下、本発明の第4の実施形態について図8を参照しながら説明する。
図8は、車両のECUに内蔵された電源装置に係る構成を示しており、図4、図5、図7と同一部分には同一符号を付している。電源装置56を構成するIC57は、1つの電源回路46(第1の電源回路に相当)と2つの電源回路4a、4b(第2の電源回路に相当)を備えている。これら電源回路46、4a、4bは、選択信号SELA、SELBに従って何れか1つが選択されて動作するようになっている。QFP(図3参照)の1辺には、各端子が低電位側電源端子8、位相補償入力端子10、電圧出力端子11a、11b、制御信号出力端子9、高電位側電源端子6、7、選択信号入力端子12b、12aの順に隣接して配列されている。電圧出力端子11aと11bは入れ替えてもよい。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
外部出力トランジスタは、バイポーラトランジスタに限らずFETであってもよい。つまり、第1、第3の実施形態ではNPN形トランジスタ2に替えてNチャネル型FETを採用し、第2、第4の実施形態ではPNP形トランジスタ45に替えてPチャネル型FETを採用することができる。この場合の第1、第2の主端子は、ドレイン、ソースまたはソース、ドレインである。
第1、第2の実施形態では、ICに第1、第2の電源回路が1つずつ内蔵された場合について説明したが、より多くの電源回路が内蔵された場合についても同様の端子(ピン)配列とすることにより同様の作用、効果が得られる。例えば、第3、第4の実施形態のICは、1つの第1の電源回路と2つの第2の電源回路を備えているが、これに限らず一般に第1の電源回路と第2の電源回路をそれぞれ少なくとも1つ以上備えていればよい。外部出力トランジスタがNPN形またはNチャネル型のトランジスタである場合、低電位側電源端子、第1の電源回路の各制御信号出力端子、第2の電源回路の各電圧出力端子の順に隣接して配列し、外部出力トランジスタがPNP形またはPチャネル型のトランジスタである場合、低電位側電源端子、第1の電源回路の各位相補償入力端子、第2の電源回路の各電圧出力端子、第1の電源回路の各制御信号出力端子、高電位側電源端子の順に隣接して配列すればよい。第1の電源回路を複数備える場合、外部出力トランジスタを個別にまたは共通に設ければよい。
電圧出力端子11、11a、11bに隣接して設けられた端子のうち少なくとも片方(好ましくは両方)が、端子のうち当該電源回路4、4a、4bが動作している時にハイインピーダンスとなる端子または入出力電流が制限される端子とされていればよい。
Claims (17)
- 外部で接続される外部出力トランジスタを制御可能な半導体集積回路装置であって、
出力回路を有し前記外部出力トランジスタとともにシリーズレギュレータを構成する電源回路と、
前記出力回路の出力ノードから前記外部出力トランジスタの制御端子に制御信号を出力する制御信号出力端子、前記電源回路に動作用電源を供給するための高電位側電源端子および低電位側電源端子を備え、
前記制御信号出力端子に隣接して設けられた端子のうち少なくとも片方は、前記高電位側電源端子および低電位側電源端子のうち前記制御信号出力端子との短絡時に前記外部出力トランジスタがオフ動作となる電源端子とされていることを特徴とする半導体集積回路装置。 - 内部出力トランジスタを有し自らシリーズレギュレータを構成する電源回路と、
前記電源回路の内部出力トランジスタから電源電圧を出力するための電圧出力端子、前記電源回路に動作用電源を供給するための高電位側電源端子および低電位側電源端子を含む複数の端子を備え、
前記電圧出力端子に隣接して設けられた端子のうち少なくとも片方は、前記端子のうち前記電源回路が動作している時にハイインピーダンスとなる端子または入出力電流が制限される端子とされていることを特徴とする半導体集積回路装置。 - 外部で接続される外部出力トランジスタを制御可能な半導体集積回路装置であって、
出力回路を有し前記外部出力トランジスタとともにシリーズレギュレータを構成する第1の電源回路と、
内部出力トランジスタを有し自らシリーズレギュレータを構成する第2の電源回路と、
前記出力回路の出力ノードから前記外部出力トランジスタの制御端子に制御信号を出力する制御信号出力端子、前記内部出力トランジスタから電源電圧を出力するための電圧出力端子、前記第1、第2の電源回路に動作用電源を供給するための高電位側電源端子および低電位側電源端子を含む複数の端子を備え、
前記制御信号出力端子に隣接して設けられた端子のうち少なくとも片方は、前記高電位側電源端子および低電位側電源端子のうち前記制御信号出力端子との短絡時に前記外部出力トランジスタがオフ動作となる電源端子とされており、
前記電圧出力端子に隣接して設けられた端子のうち少なくとも片方は、前記端子のうち前記第2の電源回路が動作している時にハイインピーダンスとなる端子または入出力電流が制限される端子とされていることを特徴とする半導体集積回路装置。 - 前記外部出力トランジスタは、外部の電源出力端子に至る電源線に第1、第2の主端子間を介在させたNPN形またはNチャネル型のトランジスタであって、
前記各端子は低電位側電源端子、制御信号出力端子、電圧出力端子の順に隣接して配列されていることを特徴とする請求項3記載の半導体集積回路装置。 - 前記外部出力トランジスタの第2の主端子から前記出力回路に位相補償信号を入力する位相補償入力端子を備え、
前記第1の電源回路の出力回路は、前記高電位側電源端子と前記低電位側電源端子との間に前記出力ノードを挟んで接続されたPNP形またはPチャネル型のトランジスタとNPN形またはNチャネル型のトランジスタとからなるプッシュプル出力回路であって、前記位相補償信号が前記PNP形またはPチャネル型のトランジスタの制御端子に与えられるように構成され、
前記各端子は低電位側電源端子、制御信号出力端子、電圧出力端子、位相補償入力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項4記載の半導体集積回路装置。 - 前記高電位側電源端子と前記位相補償入力端子との間および前記制御信号出力端子と前記低電位側電源端子との間にそれぞれ電流出力能力が制限された第1および第2のトランジスタが接続され、前記第1の電源回路が非動作状態の場合に前記第1および第2のトランジスタがオン状態に制御されることを特徴とする請求項5記載の半導体集積回路装置。
- 前記外部出力トランジスタは、外部の電源出力端子に至る電源線に第1、第2の主端子間を介在させたPNP形またはPチャネル型のトランジスタであって、
前記各端子は電圧出力端子、制御信号出力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項3記載の半導体集積回路装置。 - 前記外部出力トランジスタの第2の主端子から前記出力回路に位相補償信号を入力する位相補償入力端子を備え、
前記第1の電源回路の出力回路は、前記高電位側電源端子と前記低電位側電源端子との間に前記出力ノードを挟んで接続されたPNP形またはPチャネル型のトランジスタとNPN形またはNチャネル型のトランジスタとからなるプッシュプル出力回路であって、前記位相補償信号が前記NPN形またはNチャネル型のトランジスタの制御端子に与えられるように構成され、
前記各端子は低電位側電源端子、位相補償入力端子、電圧出力端子、制御信号出力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項7記載の半導体集積回路装置。 - 前記位相補償入力端子と前記低電位側電源端子との間および前記高電位側電源端子と前記制御信号出力端子との間にそれぞれ電流出力能力が制限された第1および第2のトランジスタが接続され、前記第1の電源回路が非動作状態の場合に前記第1および第2のトランジスタがオン状態に制御されることを特徴とする請求項8記載の半導体集積回路装置。
- 選択信号に基づいて前記第1および第2の電源回路の何れか一方を動作させる選択回路を備えていることを特徴とする請求項3ないし9の何れかに記載の半導体集積回路装置。
- 前記第1の電源回路と前記第2の電源回路をそれぞれ少なくとも1つ以上備え、
前記外部出力トランジスタは、外部の電源出力端子に至る電源線に第1、第2の主端子間を介在させたNPN形またはNチャネル型のトランジスタであって、
前記各端子は低電位側電源端子、前記第1の電源回路の各制御信号出力端子、前記第2の電源回路の各電圧出力端子の順に隣接して配列されていることを特徴とする請求項3記載の半導体集積回路装置。 - 前記第1の電源回路ごとに前記外部出力トランジスタの第2の主端子から前記出力回路に位相補償信号を入力する位相補償入力端子を備え、
前記第1の電源回路の出力回路は、前記高電位側電源端子と前記低電位側電源端子との間に前記出力ノードを挟んで接続されたPNP形またはPチャネル型のトランジスタとNPN形またはNチャネル型のトランジスタとからなるプッシュプル出力回路であって、前記位相補償信号が前記PNP形またはPチャネル型のトランジスタの制御端子に与えられるように構成され、
前記各端子は低電位側電源端子、前記第1の電源回路の各制御信号出力端子、前記第2の電源回路の各電圧出力端子、前記第1の電源回路の各位相補償入力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項11記載の半導体集積回路装置。 - 前記高電位側電源端子と前記位相補償入力端子との間および前記制御信号出力端子と前記低電位側電源端子との間にそれぞれ電流出力能力が制限された第1および第2のトランジスタが接続され、前記第1の電源回路が非動作状態の場合に前記第1および第2のトランジスタがオン状態に制御されることを特徴とする請求項12記載の半導体集積回路装置。
- 前記第1の電源回路と前記第2の電源回路をそれぞれ少なくとも1つ以上備え、
前記外部出力トランジスタは、外部の電源出力端子に至る電源線に第1、第2の主端子間を介在させたPNP形またはPチャネル型のトランジスタであって、
前記各端子は前記第2の電源回路の各電圧出力端子、前記第1の電源回路の各制御信号出力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項3記載の半導体集積回路装置。 - 前記第1の電源回路ごとに前記外部出力トランジスタの第2の主端子から前記出力回路に位相補償信号を入力する位相補償入力端子を備え、
前記第1の電源回路の出力回路は、前記高電位側電源端子と前記低電位側電源端子との間に前記出力ノードを挟んで接続されたPNP形またはPチャネル型のトランジスタとNPN形またはNチャネル型のトランジスタとからなるプッシュプル出力回路であって、前記位相補償信号が前記NPN形またはNチャネル型のトランジスタの制御端子に与えられるように構成され、
前記各端子は低電位側電源端子、前記第1の電源回路の各位相補償入力端子、前記第2の電源回路の各電圧出力端子、前記第1の電源回路の各制御信号出力端子、高電位側電源端子の順に隣接して配列されていることを特徴とする請求項14記載の半導体集積回路装置。 - 前記位相補償入力端子と前記低電位側電源端子との間および前記高電位側電源端子と前記制御信号出力端子との間にそれぞれ電流出力能力が制限された第1および第2のトランジスタが接続され、前記第1の電源回路が非動作状態の場合に前記第1および第2のトランジスタがオン状態に制御されることを特徴とする請求項15記載の半導体集積回路装置。
- 選択信号に基づいて前記第1および第2の電源回路のうち何れか1つを動作させる選択回路を備えていることを特徴とする請求項11ないし16の何れかに記載の半導体集積回路装置。
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