JP3019628B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3019628B2 JP3019628B2 JP4273927A JP27392792A JP3019628B2 JP 3019628 B2 JP3019628 B2 JP 3019628B2 JP 4273927 A JP4273927 A JP 4273927A JP 27392792 A JP27392792 A JP 27392792A JP 3019628 B2 JP3019628 B2 JP 3019628B2
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- Japan
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- semiconductor integrated
- integrated circuit
- terminal
- terminals
- power supply
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバーンインテスト専用ボード上の半導体集積回路の
各信号端子と固定電源間に挿入される外付抵抗を内蔵し
た半導体集積回路に関する。
特にバーンインテスト専用ボード上の半導体集積回路の
各信号端子と固定電源間に挿入される外付抵抗を内蔵し
た半導体集積回路に関する。
【０００２】
【従来の技術】従来より半導体集積回路は、シリコンウ
ェハー上に回路を搭載した後、各種製造工程フローを経
て出荷される。主な製造工程としてウェハーテスト，ペ
レッタイズ，組立，捺印，バーンインテスト，選別，出
荷検査等があげられる。ここでバーンインテストとは潜
在的故障のスクリーニングを行なうものであり、バーン
インテストを実施することにより、製品出荷後の初期故
障が事前に取り除かれる。
ェハー上に回路を搭載した後、各種製造工程フローを経
て出荷される。主な製造工程としてウェハーテスト，ペ
レッタイズ，組立，捺印，バーンインテスト，選別，出
荷検査等があげられる。ここでバーンインテストとは潜
在的故障のスクリーニングを行なうものであり、バーン
インテストを実施することにより、製品出荷後の初期故
障が事前に取り除かれる。
【０００３】バーンインテストを効率よく、短期間に実
施するためには、通常、加速試験が採用される。すなわ
ち、電源印加電圧および周囲温度を、半導体集積回路の
推奨動作範囲における最大値，もしくはそれ以上の値に
設定してバーンインを実施する。
施するためには、通常、加速試験が採用される。すなわ
ち、電源印加電圧および周囲温度を、半導体集積回路の
推奨動作範囲における最大値，もしくはそれ以上の値に
設定してバーンインを実施する。
【０００４】バーンインされた製品は、その後電気的特
性の確認試験を全数行ない、不良品が除去される。ここ
でバーンインテストの実施には、通常バーンインテスト
専用ボードを用いる。
性の確認試験を全数行ない、不良品が除去される。ここ
でバーンインテストの実施には、通常バーンインテスト
専用ボードを用いる。
【０００５】バーンインテスト専用ボードは、図６に示
すように高位側電源１０１（以下ＶＤＤと称す）、低位
側電源１０２（以下ＧＮＤと称す）を半導体集積回路の
ＶＤＤ端子，ＧＮＤ端子に接続して組立配線されてい
る。
すように高位側電源１０１（以下ＶＤＤと称す）、低位
側電源１０２（以下ＧＮＤと称す）を半導体集積回路の
ＶＤＤ端子，ＧＮＤ端子に接続して組立配線されてい
る。
【０００６】なお、図６における端子１，２５，５１，
７５はＶＤＤ端子であり、端子１３，２６，５０，６
３，７６，１００はＧＮＤ端子である。
７５はＶＤＤ端子であり、端子１３，２６，５０，６
３，７６，１００はＧＮＤ端子である。
【０００７】
【発明が解決しようとする課題】この従来のバーンイン
テスト専用ボードにおいて、ＶＤＤ１０１に接続された
電源端子（図６においては１，２５，５１，７５）、Ｇ
ＮＤ１０２に接続された接地端子（１３，２６，５０，
６３，７６，１００）を除く半導体集積回路の端子は、
各端子ごとに外付抵抗を介してＶＤＤに接続されている
（図６では記載を省略）。
テスト専用ボードにおいて、ＶＤＤ１０１に接続された
電源端子（図６においては１，２５，５１，７５）、Ｇ
ＮＤ１０２に接続された接地端子（１３，２６，５０，
６３，７６，１００）を除く半導体集積回路の端子は、
各端子ごとに外付抵抗を介してＶＤＤに接続されている
（図６では記載を省略）。
【０００８】ここで前述の外付抵抗の役割について以下
に説明する。図７および図８はＣＭＯＳ構成の半導体集
積回路における入力バッファおよび出力バッファの等価
回路図であり、入力端子１０，出力端子２０，静電保護
素子１０３〜１０６を示す。
に説明する。図７および図８はＣＭＯＳ構成の半導体集
積回路における入力バッファおよび出力バッファの等価
回路図であり、入力端子１０，出力端子２０，静電保護
素子１０３〜１０６を示す。
【０００９】図７に示す入力バッファにおいて、入力端
子１０が開放状態であれば、ＣＭＯＳゲート入力がフロ
ーティング状態となり、バーンインテストにおいてＶＤ
Ｄ１０１からトランジスタＱ１，Ｑ２を経てＧＮＤ１０
２に貫通電流が発生するので好ましくない。また入力端
子１０が開放状態であるので、電流経路が存在しない。
子１０が開放状態であれば、ＣＭＯＳゲート入力がフロ
ーティング状態となり、バーンインテストにおいてＶＤ
Ｄ１０１からトランジスタＱ１，Ｑ２を経てＧＮＤ１０
２に貫通電流が発生するので好ましくない。また入力端
子１０が開放状態であるので、電流経路が存在しない。
【００１０】よって静電気に対する影響が大きく、静電
保護素子１０３，１０４が静電気を吸収できない場合は
破壊モードに陥る。
保護素子１０３，１０４が静電気を吸収できない場合は
破壊モードに陥る。
【００１１】外付抵抗は上述の不具合を防止するために
挿入されており、通常ＶＤＤ１０１と入力端子間に接続
されているので、入力端子１０はＶＤＤ電位に固定され
る。なお、図７に示すような入力バッファにおけるバー
ンインテスト時の入力端子１０の処置としては、入力端
子１０を直接ＶＤＤ１０１に接続することも可能であ
る。
挿入されており、通常ＶＤＤ１０１と入力端子間に接続
されているので、入力端子１０はＶＤＤ電位に固定され
る。なお、図７に示すような入力バッファにおけるバー
ンインテスト時の入力端子１０の処置としては、入力端
子１０を直接ＶＤＤ１０１に接続することも可能であ
る。
【００１２】つぎに図８に示す出力バッファにおいて、
ＶＤＤ端子１０１に電源電圧を印加した時の出力端子２
０の電位は、高レベル状態もしくは低レベル状態（もし
くはハイ・インピーダンス状態；３ステートバッファ
時）にある。
ＶＤＤ端子１０１に電源電圧を印加した時の出力端子２
０の電位は、高レベル状態もしくは低レベル状態（もし
くはハイ・インピーダンス状態；３ステートバッファ
時）にある。
【００１３】しかし、いずれの状態に固定されているか
は不確定要素が多いため、出力端子２０を直接固定電源
（ＶＤＤ１０１もしくはＧＮＤ１０２）に接続すること
はできない。外付抵抗は、上述の不具合を防止するため
の電流制御用として挿入されている。
は不確定要素が多いため、出力端子２０を直接固定電源
（ＶＤＤ１０１もしくはＧＮＤ１０２）に接続すること
はできない。外付抵抗は、上述の不具合を防止するため
の電流制御用として挿入されている。
【００１４】ここでゲートアレイに代表されるＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）においては、半導体
集積回路における各信号端子は、あらかじめ入力専用端
子および出力専用端子として区別されているわけではな
く、ユーザーであるＡＳＩＣ設計者により任意に決定さ
れる。
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）においては、半導体
集積回路における各信号端子は、あらかじめ入力専用端
子および出力専用端子として区別されているわけではな
く、ユーザーであるＡＳＩＣ設計者により任意に決定さ
れる。
【００１５】したがって、バーンインテスト専用ボード
をＡＳＩＣに適用する場合において、入力端子および出
力端子の処置方法は同一としておく必要があり通常、電
源端子を除くすべての端子は、各々抵抗を介してＶＤＤ
端子に接続する方法がよく用いられる。
をＡＳＩＣに適用する場合において、入力端子および出
力端子の処置方法は同一としておく必要があり通常、電
源端子を除くすべての端子は、各々抵抗を介してＶＤＤ
端子に接続する方法がよく用いられる。
【００１６】このようにバーンインテスト時には外付抵
抗が必要であるが、半導体集積回路の多ピン化に伴な
い、外付抵抗の部品数も増加する。このことは生産に直
接寄与しないバーンインテスト時のコストを上昇させる
ことになる。
抗が必要であるが、半導体集積回路の多ピン化に伴な
い、外付抵抗の部品数も増加する。このことは生産に直
接寄与しないバーンインテスト時のコストを上昇させる
ことになる。
【００１７】また、外付抵抗搭載のための専有面積も相
対的に増加するので、一枚のバーンインテスト専用ボー
ドに搭載される半導体集積回路の個数が減少するという
欠点を有している。
対的に増加するので、一枚のバーンインテスト専用ボー
ドに搭載される半導体集積回路の個数が減少するという
欠点を有している。
【００１８】本発明の目的は上述の欠点を除去すること
により、半導体集積回路の製造工程の１つであるバーン
インテストにおいて、バーンインテスト専用ボード上に
半導体集積回路の各信号端子と固定電源間に接続されて
いた外付抵抗を不要とすることにある。
により、半導体集積回路の製造工程の１つであるバーン
インテストにおいて、バーンインテスト専用ボード上に
半導体集積回路の各信号端子と固定電源間に接続されて
いた外付抵抗を不要とすることにある。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
の特徴は、複数の信号入力端子，複数の信号出力端子，
高位側電源端子および低位側電源端子を有する半導体集
積回路において、前記複数の信号端子にそれぞれダイオ
ードと抵抗とからなる複数の直列回路のそれぞれの一端
を接続し、前記複数の直列回路の他端は相互に共通接続
されるとともに、少なくとも１個以上の外部端子に接続
されて構成され、前記他端は前記外部端子を介して外部
においてのみ所定の電源電位または接地電位に接続され
ることにある。
の特徴は、複数の信号入力端子，複数の信号出力端子，
高位側電源端子および低位側電源端子を有する半導体集
積回路において、前記複数の信号端子にそれぞれダイオ
ードと抵抗とからなる複数の直列回路のそれぞれの一端
を接続し、前記複数の直列回路の他端は相互に共通接続
されるとともに、少なくとも１個以上の外部端子に接続
されて構成され、前記他端は前記外部端子を介して外部
においてのみ所定の電源電位または接地電位に接続され
ることにある。
【００２０】本発明の半導体集積回路の他の特徴は、複
数の信号入力端子，複数の信号出力端子，高位側電源端
子および低位側電源端子を有する半導体集積回路におい
て、前記複数の信号端子にそれぞれのカソードが接続さ
れた複数のダイオードと、前記複数のダイオードのアノ
ードにそれぞれのソースまたはドレインが接続され、ゲ
ートが前記低位側電源端子に接続された複数のＰチャネ
ル型絶縁ゲート電界効果トランジスタとを有し、前記複
数のＰチャネル型絶縁ゲート電界効果トランジスタのド
レインまたはソースは相互に共通接続されるとともに、
少なくとも１個以上の外部端子に接続されて構成され、
前記他端は前記外部端子を介して外部においてのみ所定
の電源電位または接地電位に接続されることにある。
数の信号入力端子，複数の信号出力端子，高位側電源端
子および低位側電源端子を有する半導体集積回路におい
て、前記複数の信号端子にそれぞれのカソードが接続さ
れた複数のダイオードと、前記複数のダイオードのアノ
ードにそれぞれのソースまたはドレインが接続され、ゲ
ートが前記低位側電源端子に接続された複数のＰチャネ
ル型絶縁ゲート電界効果トランジスタとを有し、前記複
数のＰチャネル型絶縁ゲート電界効果トランジスタのド
レインまたはソースは相互に共通接続されるとともに、
少なくとも１個以上の外部端子に接続されて構成され、
前記他端は前記外部端子を介して外部においてのみ所定
の電源電位または接地電位に接続されることにある。
【００２１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示す半導体集積回路
の回路接続図である。
る。図１は本発明の第１の実施例を示す半導体集積回路
の回路接続図である。
【００２２】図１において、半導体集積回路内にダイオ
ードＤ１および抵抗Ｒ１が図の如く挿入接続される。こ
こでダイオードＤ１および抵抗Ｒ１は入力バッファの入
力端１０に限らず、すべての信号入力端子および信号出
力端子の各々において挿入接続されるものである。
ードＤ１および抵抗Ｒ１が図の如く挿入接続される。こ
こでダイオードＤ１および抵抗Ｒ１は入力バッファの入
力端１０に限らず、すべての信号入力端子および信号出
力端子の各々において挿入接続されるものである。
【００２３】また、端子ＢＴは半導体集積回路内部にお
いて共通接続され、少なくとも１つ以上の外部端子に接
続される。以下に端子ＢＴに接続される外部端子として
１３ピン，６３ピンが配置された場合のバーンインテス
ト時における組立配線接続につき説明する。
いて共通接続され、少なくとも１つ以上の外部端子に接
続される。以下に端子ＢＴに接続される外部端子として
１３ピン，６３ピンが配置された場合のバーンインテス
ト時における組立配線接続につき説明する。
【００２４】図２に本発明の半導体集積回路におけるバ
ーンインテスト専用ボードでの組立配線接続図を示す。
図６に示す従来のバーンインテスト専用ボードの組立配
線接続図との違いは１３ピン，６３ピンの処置のみが異
なる。
ーンインテスト専用ボードでの組立配線接続図を示す。
図６に示す従来のバーンインテスト専用ボードの組立配
線接続図との違いは１３ピン，６３ピンの処置のみが異
なる。
【００２５】例えば、ＧＮＤ端子１０２に接続するピン
として配置されている１３，２６，５０，６３，７６，
１００の各端子において、１３ピン，６３ピンをＧＮＤ
から分離し、半導体集積回路内の端子ＢＴの図３（ａ）
のように接続する。
として配置されている１３，２６，５０，６３，７６，
１００の各端子において、１３ピン，６３ピンをＧＮＤ
から分離し、半導体集積回路内の端子ＢＴの図３（ａ）
のように接続する。
【００２６】すなわち、バーンインテスト時において
は、１３ピン，６３ピンはＶＤＤ端子である１，２５，
５１，７５の各ピンと同様ＶＤＤ端子１０１に接続され
る。
は、１３ピン，６３ピンはＶＤＤ端子である１，２５，
５１，７５の各ピンと同様ＶＤＤ端子１０１に接続され
る。
【００２７】これにより入力端子１０に限らず、すべて
の入出力信号端子は各入出力信号端子に接続された各々
のダイオードＤ１および抵抗Ｒ１によりプルアップされ
る。すなわち従来の外付抵抗に相当する。したがって従
来のバーンインテスト専用ボードにおいて必要であった
外付抵抗は本発明では不要となる。
の入出力信号端子は各入出力信号端子に接続された各々
のダイオードＤ１および抵抗Ｒ１によりプルアップされ
る。すなわち従来の外付抵抗に相当する。したがって従
来のバーンインテスト専用ボードにおいて必要であった
外付抵抗は本発明では不要となる。
【００２８】次に動作について説明する。バーンインテ
ストではなく実使用時においては、端子ＢＴが接続され
た１３ピン，６３ピンはＧＮＤ端子として図３（ｂ）の
ようにＧＮＤに接続される。よって、入力端子１０に限
らずすべての入出力信号端子は各々のダイオードＤ１に
より絶縁遮断されるので、回路動作上の不具合は生じな
い。
ストではなく実使用時においては、端子ＢＴが接続され
た１３ピン，６３ピンはＧＮＤ端子として図３（ｂ）の
ようにＧＮＤに接続される。よって、入力端子１０に限
らずすべての入出力信号端子は各々のダイオードＤ１に
より絶縁遮断されるので、回路動作上の不具合は生じな
い。
【００２９】次に第２の実施例について説明する。図４
は本発明の第２の実施例を示す半導体集積回路の回路接
続図である。
は本発明の第２の実施例を示す半導体集積回路の回路接
続図である。
【００３０】図１に示す第１の実施例と異るところは抵
抗Ｒ１のかわりにＰチャネル型絶縁ゲート電界効果トラ
ンジスタＱ３を用い、図４に示す如く端子ＢＴとダイオ
ードＤ１間に挿入し、ゲートはＧＮＤ端子１０２に接続
されている。動作は第１の実施例と同様であり省略す
る。
抗Ｒ１のかわりにＰチャネル型絶縁ゲート電界効果トラ
ンジスタＱ３を用い、図４に示す如く端子ＢＴとダイオ
ードＤ１間に挿入し、ゲートはＧＮＤ端子１０２に接続
されている。動作は第１の実施例と同様であり省略す
る。
【００３１】図５は本発明の第３の実施例を示す半導体
集積回路の回路接続図である。図１と異るところは抵抗
Ｒ１とダイオードＤ１の接続方法を図の如く変更して、
端子側にダイオードＤ１のアノードを、カソードを抵抗
Ｒ１の一端に接続し、他端を入力端子１０側と接続した
ことである。図４および図５における端子５の接続処置
は図３（ａ）および（ｂ）と同様であり、図４および図
５の本発明にかかわる効果も図１と同様であることはい
うまでもない。
集積回路の回路接続図である。図１と異るところは抵抗
Ｒ１とダイオードＤ１の接続方法を図の如く変更して、
端子側にダイオードＤ１のアノードを、カソードを抵抗
Ｒ１の一端に接続し、他端を入力端子１０側と接続した
ことである。図４および図５における端子５の接続処置
は図３（ａ）および（ｂ）と同様であり、図４および図
５の本発明にかかわる効果も図１と同様であることはい
うまでもない。
【００３２】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、内部にある全ての入力バッファの入力端およ
び出力バッファの出力端に抵抗素子とダイオードの直列
回路の一端を接続し、その直列回路の他端は全て共通に
接続されて１つ以上外部端子に接続する。その外部端子
をバーンインテスト時には、バーンインテスト専用ボー
ド上でＶＤＤ端子に接続してテストを実行する。又、こ
の半導体集積回路を通常の状態で使用するときには、そ
の外部端子をＧＮＤ端子に接続して使用することが出来
る。従って、従来はバーンインテスト時にはバーンイン
テスト専用ボードで必要とした外付抵抗が不要となり、
半導体集積回路の製造コストの低減に寄与する効果を与
える。
積回路は、内部にある全ての入力バッファの入力端およ
び出力バッファの出力端に抵抗素子とダイオードの直列
回路の一端を接続し、その直列回路の他端は全て共通に
接続されて１つ以上外部端子に接続する。その外部端子
をバーンインテスト時には、バーンインテスト専用ボー
ド上でＶＤＤ端子に接続してテストを実行する。又、こ
の半導体集積回路を通常の状態で使用するときには、そ
の外部端子をＧＮＤ端子に接続して使用することが出来
る。従って、従来はバーンインテスト時にはバーンイン
テスト専用ボードで必要とした外付抵抗が不要となり、
半導体集積回路の製造コストの低減に寄与する効果を与
える。
【図１】本発明の第１の実施例を示す半導体集積回路装
置の回路接続図である。
置の回路接続図である。
【図２】本発明の半導体集積回路装置におけるバーンイ
ンテスト専用ボードでの組配接続図である。
ンテスト専用ボードでの組配接続図である。
【図３】本発明の第１の実施例における端子ＢＴの接続
方法を示し、（ａ）バーンインテスト時、（ｂ）実使用
時の各接続図である。
方法を示し、（ａ）バーンインテスト時、（ｂ）実使用
時の各接続図である。
【図４】本発明の第２の実施例を示す半導体集積回路の
回路接続図である。
回路接続図である。
【図５】本発明の第３の実施例を示す半導体集積回路の
回路接続図である。
回路接続図である。
【図６】従来のバーンインテスト専用ボードにおける組
配接続図である。
配接続図である。
【図７】従来のＣＭＯＳ構成の半導体集積回路における
入力バッファの等価回路図である。
入力バッファの等価回路図である。
【図８】従来のＣＭＯＳ構成の半導体集積回路における
出力バッファの等価回路図である。
出力バッファの等価回路図である。
１０１ 高位側電源（ＶＤＤ）端子 １０２ 低位側電源（ＧＮＤ）端子 １０ 外部入力端子 ２０ 外部出力端子 １０３〜１０６ 静電保護素子 ＢＴ ＢＴ用電源端子 Ｒ１ 抵抗 Ｄ１ ダイオード Ｑ１，Ｑ３ Ｐチャネル型ＭＯＳトランジスタ Ｑ２，Ｑ４ Ｎチャネル型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数の信号入力端子，複数の信号出力端
子，高位側電源端子および低位側電源端子を有する半導
体集積回路において、前記複数の信号端子にそれぞれダ
イオードと抵抗とからなる複数の直列回路のそれぞれの
一端を接続し、前記複数の直列回路の他端は相互に共通
接続されるとともに、少なくとも１個以上の外部端子に
接続されて構成され、前記他端は前記外部端子を介して
外部においてのみ所定の電源電位または接地電位に接続
されることを特徴とする半導体集積回路。 - 【請求項２】 複数の信号入力端子，複数の信号出力端
子，高位側電源端子および低位側電源端子を有する半導
体集積回路において、前記複数の信号端子にそれぞれの
カソードが接続された複数のダイオードと、前記複数の
ダイオードのアノードにそれぞれのソースまたはドレイ
ンが接続され、ゲートが前記低位側電源端子に接続され
た複数のＰチャネル型絶縁ゲート電界効果トランジスタ
とを有し、前記複数のＰチャネル型絶縁ゲート電界効果
トランジスタのドレインまたはソースは相互に共通接続
されるとともに、少なくとも１個以上の外部端子に接続
されて構成され、前記他端は前記外部端子を介して外部
においてのみ所定の電源電位または接地電位に接続され
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273927A JP3019628B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273927A JP3019628B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125258A JPH06125258A (ja) | 1994-05-06 |
| JP3019628B2 true JP3019628B2 (ja) | 2000-03-13 |
Family
ID=17534515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273927A Expired - Lifetime JP3019628B2 (ja) | 1992-10-13 | 1992-10-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019628B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0771920B2 (ja) * | 1988-04-25 | 1995-08-02 | 株式会社東海理化電機製作所 | 支持高さ可変式ウエビング支持装置 |
-
1992
- 1992-10-13 JP JP4273927A patent/JP3019628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125258A (ja) | 1994-05-06 |
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