JPH09223955A - 製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路 - Google Patents
製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路Info
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- JPH09223955A JPH09223955A JP8195280A JP19528096A JPH09223955A JP H09223955 A JPH09223955 A JP H09223955A JP 8195280 A JP8195280 A JP 8195280A JP 19528096 A JP19528096 A JP 19528096A JP H09223955 A JPH09223955 A JP H09223955A
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- H03K2005/00019—Variable delay
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- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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Abstract
(57)【要約】
【課題】 製造後の集積回路のパラメタ・チューニ
ングを行う方法と装置を提供する。 【解決手段】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路（ＩＣ）において、対象回
路にはチューニング可能部および意図する機能を果たす
ための機能部が含まれる。機能部の対象パラメタが該パ
ラメタの所定範囲外で動作している場合は該チューニン
グ制御装置でチューニング信号を発生し、対象回路の動
作を可変的に修正することによって、機能部が使用可能
状態に保たれている間に、対象パラメタを所定範囲内に
もたらすべく機能部を動作せしめるようチューニング可
能部にチューニング信号を送る。
ングを行う方法と装置を提供する。 【解決手段】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路（ＩＣ）において、対象回
路にはチューニング可能部および意図する機能を果たす
ための機能部が含まれる。機能部の対象パラメタが該パ
ラメタの所定範囲外で動作している場合は該チューニン
グ制御装置でチューニング信号を発生し、対象回路の動
作を可変的に修正することによって、機能部が使用可能
状態に保たれている間に、対象パラメタを所定範囲内に
もたらすべく機能部を動作せしめるようチューニング可
能部にチューニング信号を送る。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路の設計と試
験の分野に係り、特に、製造後の集積回路パラメタのチ
ューニングに関する。
験の分野に係り、特に、製造後の集積回路パラメタのチ
ューニングに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の設計及び製造には、
典型的には次のステップが含まれる。先ず、ＩＣの所望
の機能を特定する。次に、所望の機能の実行に必要とさ
れる種々の機能ブロックを選択し、ＩＣのダイ上に合目
的的に配置する。機能ブロックの予測される入力信号条
件に対する出力信号の応答を確定する。ＩＣの意図する
動作クロック周波数と回路の複雑さに適した製造プロセ
ス技術を選択する。次に、選択された製造プロセス技術
を用いて製造された回路素子を使用して機能ブロックを
実現する。最後に、回路を製造し、予測される入力信号
条件に応じて適正な機能の試験を行う。
典型的には次のステップが含まれる。先ず、ＩＣの所望
の機能を特定する。次に、所望の機能の実行に必要とさ
れる種々の機能ブロックを選択し、ＩＣのダイ上に合目
的的に配置する。機能ブロックの予測される入力信号条
件に対する出力信号の応答を確定する。ＩＣの意図する
動作クロック周波数と回路の複雑さに適した製造プロセ
ス技術を選択する。次に、選択された製造プロセス技術
を用いて製造された回路素子を使用して機能ブロックを
実現する。最後に、回路を製造し、予測される入力信号
条件に応じて適正な機能の試験を行う。
【０００３】大規模集積（ＬＳＩ）回路、特に超大規模
集積回路（ＶＬＳＩ）の複雑さの増大とともに、単一の
設計および製造サイクルで完全に欠陥（バグ）がなく、
頑強なＩＣを製造することは、不可能ではないにしても
困難である。加えて、線の形状および相互接続の設定が
縮小されることに伴ってＩＣ製造プロセス技術の複雑さ
は増し、回路素子内のドーパント・レベルの僅かな変動
や不完全さによって、機能ブロックの動作は意図したも
のとは大幅に異なってしまうことがある。その結果、製
造プロセス工程の不測の変動によって何らかの設計上の
問題点による悪影響が増倍し、ＩＣの意図した機能性と
実際の性能との偏差が高まることがある。
集積回路（ＶＬＳＩ）の複雑さの増大とともに、単一の
設計および製造サイクルで完全に欠陥（バグ）がなく、
頑強なＩＣを製造することは、不可能ではないにしても
困難である。加えて、線の形状および相互接続の設定が
縮小されることに伴ってＩＣ製造プロセス技術の複雑さ
は増し、回路素子内のドーパント・レベルの僅かな変動
や不完全さによって、機能ブロックの動作は意図したも
のとは大幅に異なってしまうことがある。その結果、製
造プロセス工程の不測の変動によって何らかの設計上の
問題点による悪影響が増倍し、ＩＣの意図した機能性と
実際の性能との偏差が高まることがある。
【０００４】回路シミュレータのような従来形のコンピ
ュータ支援設計（ＣＡＤ）ツールは製造前にＩＣの性能
を予測するには有用であるものの、このようなＣＡＤツ
ールは回路素子の属性を近似計算するための数学的モデ
ルに準拠している。更に、ＩＣシミュレーションで達成
可能な精度や信頼性は、利用できるコンピュータ資源と
ＩＣの複雑さにより限定される。従って、可能なあらゆ
る入力信号および動作の条件下でＶＩＳＬ回路全体の完
璧かつ精確なシミュレーションを生成することは極めて
困難である。その結果、設計エラーを検知し、修正する
ためのＣＡＤツールの有効性には限界がある。
ュータ支援設計（ＣＡＤ）ツールは製造前にＩＣの性能
を予測するには有用であるものの、このようなＣＡＤツ
ールは回路素子の属性を近似計算するための数学的モデ
ルに準拠している。更に、ＩＣシミュレーションで達成
可能な精度や信頼性は、利用できるコンピュータ資源と
ＩＣの複雑さにより限定される。従って、可能なあらゆ
る入力信号および動作の条件下でＶＩＳＬ回路全体の完
璧かつ精確なシミュレーションを生成することは極めて
困難である。その結果、設計エラーを検知し、修正する
ためのＣＡＤツールの有効性には限界がある。
【０００５】製造後にある種の設計および製造プロセス
上の問題点を修正する技術は従前から存在するが、これ
らの技術による修正には限界があり、大きな不利益が付
随するので部分的な解決にしかならない。従来技術の例
には、抵抗のようなＩＣ素子のレーザー・トリミング
や、ヒューズ・リンクによって選択可能な冗長メモリ素
子を組入れるておく技術が含まれる。
上の問題点を修正する技術は従前から存在するが、これ
らの技術による修正には限界があり、大きな不利益が付
随するので部分的な解決にしかならない。従来技術の例
には、抵抗のようなＩＣ素子のレーザー・トリミング
や、ヒューズ・リンクによって選択可能な冗長メモリ素
子を組入れるておく技術が含まれる。
【０００６】レーザー・トリミングには、素子の一部の
蒸発ないし電気的短絡によって、素子の一部を除去する
ため、細く収束されたレーザービームを使用するプロセ
スが含まれる。いずれの場合も、レーザービームはＩＣ
自体にアクセスする必要があり、その結果生じた変化は
不可逆的、すなわち永続的な性質になる。加えて、レー
ザービームによってＩＣの周囲の結晶構造に損傷が生
じ、更に相当量の廃棄物が生じ、これはＩＣの或る領域
をバッファ・ゾーンとして割り当てない限り、周囲の回
路素子を汚染することがある。
蒸発ないし電気的短絡によって、素子の一部を除去する
ため、細く収束されたレーザービームを使用するプロセ
スが含まれる。いずれの場合も、レーザービームはＩＣ
自体にアクセスする必要があり、その結果生じた変化は
不可逆的、すなわち永続的な性質になる。加えて、レー
ザービームによってＩＣの周囲の結晶構造に損傷が生
じ、更に相当量の廃棄物が生じ、これはＩＣの或る領域
をバッファ・ゾーンとして割り当てない限り、周囲の回
路素子を汚染することがある。
【０００７】冗長回路は一般に、メモリ・アレイのよう
な優れて反復的な多数の機能ブロックを備えた回路でし
かコスト有効性がない。例えば、冗長メモリ回路によっ
て、製造後に、欠陥があるメモリ回路を冗長メモリ回路
の一つと内部交換することができ、設計および製造プロ
セスの少なくとも一方の問題点の作用が部分的に緩和さ
れる。しかし、交換可能な冗長メモリ回路を配置するこ
とによって典型的には信号経路が長くなり、それに伴っ
て寄生抵抗及びキャパシタンスが増大する。リード氏の
米国特許第５２０４８３６号には、レーザーによって融
解（zappable)可能なヒューズと接続された複製アレイ
を使用して実施した冗長メモリ記憶構造が開示されてい
る。
な優れて反復的な多数の機能ブロックを備えた回路でし
かコスト有効性がない。例えば、冗長メモリ回路によっ
て、製造後に、欠陥があるメモリ回路を冗長メモリ回路
の一つと内部交換することができ、設計および製造プロ
セスの少なくとも一方の問題点の作用が部分的に緩和さ
れる。しかし、交換可能な冗長メモリ回路を配置するこ
とによって典型的には信号経路が長くなり、それに伴っ
て寄生抵抗及びキャパシタンスが増大する。リード氏の
米国特許第５２０４８３６号には、レーザーによって融
解（zappable)可能なヒューズと接続された複製アレイ
を使用して実施した冗長メモリ記憶構造が開示されてい
る。
【０００８】
【発明が解決しようとする課題】従って、回路設計での
問題点の修正し、および／または製造プロセス・ステッ
プに起因する不測のパメラタ変動を補償するため、製造
後に可変的にチューニング可能である１以上の対象部分
を備えたＶＳＬＩ回路が必要とされている。
問題点の修正し、および／または製造プロセス・ステッ
プに起因する不測のパメラタ変動を補償するため、製造
後に可変的にチューニング可能である１以上の対象部分
を備えたＶＳＬＩ回路が必要とされている。
【０００９】
【課題を解決するための手段】本発明は、対象（ターゲ
ット）とするパラメタが設計や製造上の問題により所定
範囲を超えた場合に集積回路（ＩＣ）のチューニング可
能回路の挙動を手直しまたは改良するための装置と方法
を提供するものである。チューニング可能回路は対応す
る数の対象（ターゲット）とする回路をチューニングさ
せる１以上のチューニング制御装置を含んでいる。各チ
ューニング制御装置には１以上のレジスタとオプショナ
ル・デコーダとを含んでいる。各対象回路はチューニン
グ可能部と機能部とを含む。機能部は１以上の広範な機
能を含むことができ、それには論理ゲート、バッファ、
信号発生器および増幅器が含まれるが、これらに限定さ
れるものではない。チューニング可能回路の選択可能な
パラメタには、タイミング遅延、トリップ電圧、または
立上がり／立下がり時間が含まれる。
ット）とするパラメタが設計や製造上の問題により所定
範囲を超えた場合に集積回路（ＩＣ）のチューニング可
能回路の挙動を手直しまたは改良するための装置と方法
を提供するものである。チューニング可能回路は対応す
る数の対象（ターゲット）とする回路をチューニングさ
せる１以上のチューニング制御装置を含んでいる。各チ
ューニング制御装置には１以上のレジスタとオプショナ
ル・デコーダとを含んでいる。各対象回路はチューニン
グ可能部と機能部とを含む。機能部は１以上の広範な機
能を含むことができ、それには論理ゲート、バッファ、
信号発生器および増幅器が含まれるが、これらに限定さ
れるものではない。チューニング可能回路の選択可能な
パラメタには、タイミング遅延、トリップ電圧、または
立上がり／立下がり時間が含まれる。
【００１０】回路の設計者が、例えば設計または製造に
起因する問題を修正しようとして対象パラメタをチュー
ニングさせようとすると、適切なチューニング・パター
ンがチューニング制御装置のレジスタへとラッチされ
る。ＩＣパッケージの入力／出力（Ｉ／Ｏ）ピンを介し
てチューニング・パターンをチューニング制御装置へと
供給することができる。次に、チューニング制御装置は
対応するチューニング・パターン信号を発生して、対象
回路の異なるチューニング可能部を選択的に使用可能に
することによって、（１以上の）対象回路が対象パラメ
タを可変的にチューニングできるようにする。
起因する問題を修正しようとして対象パラメタをチュー
ニングさせようとすると、適切なチューニング・パター
ンがチューニング制御装置のレジスタへとラッチされ
る。ＩＣパッケージの入力／出力（Ｉ／Ｏ）ピンを介し
てチューニング・パターンをチューニング制御装置へと
供給することができる。次に、チューニング制御装置は
対応するチューニング・パターン信号を発生して、対象
回路の異なるチューニング可能部を選択的に使用可能に
することによって、（１以上の）対象回路が対象パラメ
タを可変的にチューニングできるようにする。
【００１１】一実施形態では、対象回路は増幅回路であ
り、対象パラメタは増幅回路のセンス増幅器の制御スト
ローブ信号用のタイミング遅延である。従って、チュー
ニング可能部は遅延段であり、機能部はセンス増幅器で
ある。この例では、設計または製造上の問題点があると
センス増幅器に供給される一対の差分入力信号が実質的
に遅延される。その結果、この時点でストローブ信号が
早過ぎ、少なくとも対応する長さの時間だけ遅延されな
ければならない。ストローブ信号のタイミングの適宜の
遅延時間を選択するためにマルチプレクサが使用され
る。
り、対象パラメタは増幅回路のセンス増幅器の制御スト
ローブ信号用のタイミング遅延である。従って、チュー
ニング可能部は遅延段であり、機能部はセンス増幅器で
ある。この例では、設計または製造上の問題点があると
センス増幅器に供給される一対の差分入力信号が実質的
に遅延される。その結果、この時点でストローブ信号が
早過ぎ、少なくとも対応する長さの時間だけ遅延されな
ければならない。ストローブ信号のタイミングの適宜の
遅延時間を選択するためにマルチプレクサが使用され
る。
【００１２】他の実施形態では、対象回路の機能部は選
択可能な立上がり／立下がり時間を伴うバッファであ
る。バッファのチューニング可能部の負荷抵抗および／
またはキャパシタンスを適宜に選択することによって、
バッファの立上がり／立下がり時間をＩＣの別の部分と
適合するようにチューニングさせる。
択可能な立上がり／立下がり時間を伴うバッファであ
る。バッファのチューニング可能部の負荷抵抗および／
またはキャパシタンスを適宜に選択することによって、
バッファの立上がり／立下がり時間をＩＣの別の部分と
適合するようにチューニングさせる。
【００１３】
【発明の実施の形態】本発明のシステムの目的、特徴お
よび利点は以下の説明から明らかになる。以下の詳細な
説明によって本発明の完全な理解が得られよう。これら
の細部には、チューニング可能回路の実施容易化のた
め、機能ブロックと、チューニングおよび対象回路の組
合わせの例が含まれている。加えて、本発明のチューニ
ング可能なＩＣは特定のＣＭＯＳ回路の実施形態および
製造プロセス技術に関して説明するが、本発明は、例え
ばＮＭＯＳ、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）およ
びエミッタ結合論理（ＥＣＬ）のような広範な製造プロ
セス技術にも適用可能である。また、本発明を不要に曖
昧にしないため、公知の回路および構造の詳細は説明し
ない。
よび利点は以下の説明から明らかになる。以下の詳細な
説明によって本発明の完全な理解が得られよう。これら
の細部には、チューニング可能回路の実施容易化のた
め、機能ブロックと、チューニングおよび対象回路の組
合わせの例が含まれている。加えて、本発明のチューニ
ング可能なＩＣは特定のＣＭＯＳ回路の実施形態および
製造プロセス技術に関して説明するが、本発明は、例え
ばＮＭＯＳ、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）およ
びエミッタ結合論理（ＥＣＬ）のような広範な製造プロ
セス技術にも適用可能である。また、本発明を不要に曖
昧にしないため、公知の回路および構造の詳細は説明し
ない。
【００１４】図１は本発明に従ったチューニング可能回
路１００の一実施形態の構成図である。チューニング可
能回路１００は、対応する複数の対象回路１０１、１０
２．．．１０９をチューニングさせる１以上のチューニ
ング制御装置１１０、１２０．．．１９０を含む。各チ
ューニング制御装置には、オプショナル・デコーダおよ
び１以上のラッチ／レジスタが含まれている。入力デー
タ・ストリーム（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）が６個のラ
ッチ１１２、１１３、１２２、１２３、１９２、１９３
それぞれの入力ノードに送られる。例えば、チューニン
グ制御装置１１０はラッチ１１２、１１３とデコーダ１
１４とを含み、入力データ・ストリーム（Ａ，Ｂ）が入
力ノード１１２ａ、１１３ａのそれぞれに送られる。ラ
ッチ１１２、１１３の出力ノード１１２ｃ、１１３ｃが
それぞれデコーダ１１４と結合されている。一方、デコ
ーダ１１４の出力ノード１１４ｃは対象回路１０１と結
合されている。チューニング制御装置１１０、１２
０．．．１９０それぞれの性質により、チューニング制
御装置１１０と対象回路１０１とからなる組合わせの説
明は、チューニング制御装置と対象回路との他の組合わ
せ（１２０と１０２）．．．（１９０と１０９）にも同
様に当てはまる。更に、対象回路１０１、１０２．．．
１０９は以下に詳説する対象回路、またはその組合わせ
の実施形態のいずれでもよい。
路１００の一実施形態の構成図である。チューニング可
能回路１００は、対応する複数の対象回路１０１、１０
２．．．１０９をチューニングさせる１以上のチューニ
ング制御装置１１０、１２０．．．１９０を含む。各チ
ューニング制御装置には、オプショナル・デコーダおよ
び１以上のラッチ／レジスタが含まれている。入力デー
タ・ストリーム（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）が６個のラ
ッチ１１２、１１３、１２２、１２３、１９２、１９３
それぞれの入力ノードに送られる。例えば、チューニン
グ制御装置１１０はラッチ１１２、１１３とデコーダ１
１４とを含み、入力データ・ストリーム（Ａ，Ｂ）が入
力ノード１１２ａ、１１３ａのそれぞれに送られる。ラ
ッチ１１２、１１３の出力ノード１１２ｃ、１１３ｃが
それぞれデコーダ１１４と結合されている。一方、デコ
ーダ１１４の出力ノード１１４ｃは対象回路１０１と結
合されている。チューニング制御装置１１０、１２
０．．．１９０それぞれの性質により、チューニング制
御装置１１０と対象回路１０１とからなる組合わせの説
明は、チューニング制御装置と対象回路との他の組合わ
せ（１２０と１０２）．．．（１９０と１０９）にも同
様に当てはまる。更に、対象回路１０１、１０２．．．
１０９は以下に詳説する対象回路、またはその組合わせ
の実施形態のいずれでもよい。
【００１５】チューニング可能回路１００の動作は次の
とおりである。最初に、入力ノード１１２ａ、１１３ａ
を介して、対象回路１０１用の所望の回路パラメタ（例
えばトリップ電圧レベル）に対応するチューニング・パ
ターンを発生するために適切なチューニング状態をラッ
チ１１２、１１３にロードする。ラッチ１１２、１１３
は、（例えばシステム全体のリセット・サイクルまたは
チューニングリセット・サイクルのような）リセット・
サイクル中に、ＡＮＤゲート１１１を経て、（例えば
“ＴＵＮＩＮＧ ＲＥＳＥＴ ＆ ＳＹＳＴＥＭ ＣＬ
Ｋ”信号のような）適切なクロック信号を用いてクロッ
クされる。この例では、入力ノード１１２ａ、１１３ａ
はチューニング可能回路１００用に必要な入力／出力
（Ｉ／Ｏ）ピンの数の減少のために、所望のチューニン
グ状態を表すシリアルの入力データ・ストリーム（Ａ、
Ｂ）を受信する。これらのチューニング状態はラッチ１
１２、１１３の出力ノード１１２ｃ、１１３ｃで得ら
れ、デコーダ１１４の入力ノード１１４ａ、１１４ｂに
それぞれ送られる。次に、デコーダ１１４が出力ノード
１１４ｃでチューニング状態を選択されたチューニング
パターンへと変換する。次にチューニング・パターンは
対象回路１０１の入力ノード１０１ａに送られる。ある
実施形態では、所望のチューニングの細分性（調整の細
かさ）に応じて、デコーダ１１４が省かれ、ラッチ１１
２、１１３からチューニング・パターンを直接送る。チ
ューニング制御装置１１０、１２０、．．．１９０の回
路の複雑さが問題になる別の実施形態では、ラッチ１１
２、１１３、１２２、１２３．．．１９２、１９３の代
わりにヒュージブルリンクを使用できることによって、
回路の複雑さを解消するフレキシビリティが得られる。
図２および図３は入力データ・ストリーム（Ａ、Ｂ）に
対応し、デコーダ１１４によって得られる２組のチュー
ニング・パターンの例を示した真理値表である。ここ
で、ｎ＝２、ｋ＝４、また、ｐｒｇ＝（ｐｒｇ１、ｐｒ
ｇ２、ｐｒｇ３、 ｐｒｇ４）である。
とおりである。最初に、入力ノード１１２ａ、１１３ａ
を介して、対象回路１０１用の所望の回路パラメタ（例
えばトリップ電圧レベル）に対応するチューニング・パ
ターンを発生するために適切なチューニング状態をラッ
チ１１２、１１３にロードする。ラッチ１１２、１１３
は、（例えばシステム全体のリセット・サイクルまたは
チューニングリセット・サイクルのような）リセット・
サイクル中に、ＡＮＤゲート１１１を経て、（例えば
“ＴＵＮＩＮＧ ＲＥＳＥＴ ＆ ＳＹＳＴＥＭ ＣＬ
Ｋ”信号のような）適切なクロック信号を用いてクロッ
クされる。この例では、入力ノード１１２ａ、１１３ａ
はチューニング可能回路１００用に必要な入力／出力
（Ｉ／Ｏ）ピンの数の減少のために、所望のチューニン
グ状態を表すシリアルの入力データ・ストリーム（Ａ、
Ｂ）を受信する。これらのチューニング状態はラッチ１
１２、１１３の出力ノード１１２ｃ、１１３ｃで得ら
れ、デコーダ１１４の入力ノード１１４ａ、１１４ｂに
それぞれ送られる。次に、デコーダ１１４が出力ノード
１１４ｃでチューニング状態を選択されたチューニング
パターンへと変換する。次にチューニング・パターンは
対象回路１０１の入力ノード１０１ａに送られる。ある
実施形態では、所望のチューニングの細分性（調整の細
かさ）に応じて、デコーダ１１４が省かれ、ラッチ１１
２、１１３からチューニング・パターンを直接送る。チ
ューニング制御装置１１０、１２０、．．．１９０の回
路の複雑さが問題になる別の実施形態では、ラッチ１１
２、１１３、１２２、１２３．．．１９２、１９３の代
わりにヒュージブルリンクを使用できることによって、
回路の複雑さを解消するフレキシビリティが得られる。
図２および図３は入力データ・ストリーム（Ａ、Ｂ）に
対応し、デコーダ１１４によって得られる２組のチュー
ニング・パターンの例を示した真理値表である。ここ
で、ｎ＝２、ｋ＝４、また、ｐｒｇ＝（ｐｒｇ１、ｐｒ
ｇ２、ｐｒｇ３、 ｐｒｇ４）である。
【００１６】前述したように、対象回路１０１は多様な
回路の一つでよい。対象回路１０１はチューニング可能
部と機能部とを含んでいる。図４、図６、図８、図９、
図１２および図１５は対象回路の実施形態を示してい
る。加えて、対象回路１０１は例示した回路の２以上の
回路の組合わせでもよい。図４に示した対象回路１０１
の一実施形態では、対象回路１０１は増幅回路３００で
ある。チューニング可能部は選択可能な遅延（ｄｅｌａ
ｙ）段３１０と、マルチプレクサ（ＭＵＸ）３２０とを
含んでいる。対象回路１０１の機能部は増幅回路３００
のセンス増幅器３３０である。この実施形態では、遅延
段３１０は例えば偶数の縦続接続インバータのような非
反転バッファ回路である。ＭＵＸ３２０の代わりにヒュ
ージブルリンクまたはその類似物を使用してもよい。
回路の一つでよい。対象回路１０１はチューニング可能
部と機能部とを含んでいる。図４、図６、図８、図９、
図１２および図１５は対象回路の実施形態を示してい
る。加えて、対象回路１０１は例示した回路の２以上の
回路の組合わせでもよい。図４に示した対象回路１０１
の一実施形態では、対象回路１０１は増幅回路３００で
ある。チューニング可能部は選択可能な遅延（ｄｅｌａ
ｙ）段３１０と、マルチプレクサ（ＭＵＸ）３２０とを
含んでいる。対象回路１０１の機能部は増幅回路３００
のセンス増幅器３３０である。この実施形態では、遅延
段３１０は例えば偶数の縦続接続インバータのような非
反転バッファ回路である。ＭＵＸ３２０の代わりにヒュ
ージブルリンクまたはその類似物を使用してもよい。
【００１７】センス増幅器３３０を制御するためのスト
ローブ信号Ｖｉｎが遅延段３１０の入力ノード３１２、
並びにＭＵＸ３２０の第１入力ノード３２２に供給され
る。その結果、遅延段３１０の出力ノード３１４で生成
された遅延ストローブ信号ＶｉｎｄがＭＵＸ３２０の第
２入力ノード３２４に送られる。ＭＵＸ３２０に供給さ
れた２つの入力信号の一つは制御ノード３２６を介して
チューニング・パターン信号ｐｒｇ１によって選択され
る。ＭＵＸ３２０の出力ノード３２８における選択され
た出力制御信号Ｖｉｎｃはセンス増幅器３３０の制御ノ
ード３３６に供給され、それによって制御ノード３３６
に選択可能な遅延ストローブ信号Ｖｉｎｃが供給され
る。
ローブ信号Ｖｉｎが遅延段３１０の入力ノード３１２、
並びにＭＵＸ３２０の第１入力ノード３２２に供給され
る。その結果、遅延段３１０の出力ノード３１４で生成
された遅延ストローブ信号ＶｉｎｄがＭＵＸ３２０の第
２入力ノード３２４に送られる。ＭＵＸ３２０に供給さ
れた２つの入力信号の一つは制御ノード３２６を介して
チューニング・パターン信号ｐｒｇ１によって選択され
る。ＭＵＸ３２０の出力ノード３２８における選択され
た出力制御信号Ｖｉｎｃはセンス増幅器３３０の制御ノ
ード３３６に供給され、それによって制御ノード３３６
に選択可能な遅延ストローブ信号Ｖｉｎｃが供給され
る。
【００１８】増幅回路３００の適用にはメモリ・アレイ
を備えることが含まれ、センス増幅器３３０を共通のメ
モリ・セル列（図示せず）で共用できる。メモリ列から
の一対のディファレンシャル出力信号が一対のディファ
レンシャル入力信号としてセンス増幅器３３０の入力ノ
ード３３２、３３４に供給される。ある場合には、図５
のタイミング図に示すように、センス増幅器３３０に供
給されたディファレンシャル入力信号に対応する実際の
有効データ信号が、設計段階で計算のシミュレートされ
た有効データ信号に比べて時間ｔだけ遅延する。その結
果、この時点でストローブ信号Ｖｉｎはディファレンシ
ャル入力信号に対して早過ぎる。場合には、遅延段３１
０を介して（時間ｄだけ遅延された）遅延ストローブ信
号経路を選択するためにＭＵＸ３２０が使用され、その
場合ｄはｔよりも長いかまたは等しいことによって、セ
ンス増幅器３３０を制御するために適切な遅延ストロー
ブ信号が得られる。
を備えることが含まれ、センス増幅器３３０を共通のメ
モリ・セル列（図示せず）で共用できる。メモリ列から
の一対のディファレンシャル出力信号が一対のディファ
レンシャル入力信号としてセンス増幅器３３０の入力ノ
ード３３２、３３４に供給される。ある場合には、図５
のタイミング図に示すように、センス増幅器３３０に供
給されたディファレンシャル入力信号に対応する実際の
有効データ信号が、設計段階で計算のシミュレートされ
た有効データ信号に比べて時間ｔだけ遅延する。その結
果、この時点でストローブ信号Ｖｉｎはディファレンシ
ャル入力信号に対して早過ぎる。場合には、遅延段３１
０を介して（時間ｄだけ遅延された）遅延ストローブ信
号経路を選択するためにＭＵＸ３２０が使用され、その
場合ｄはｔよりも長いかまたは等しいことによって、セ
ンス増幅器３３０を制御するために適切な遅延ストロー
ブ信号が得られる。
【００１９】別の実施形態では、図６に示すように対象
回路１０１は信号調整バッファ４００であり、チューニ
ング可能パラメタはノード４３６ａ、４３６ｂのそれぞ
れにおける中間信号Ｖａ、Ｖｂの立上がり／立下がり時
間と対応するノード４４６で発生された出力信号Ｖｏｕ
ｔの立上がり／立下がり時間である。バッファ４００は
反転段４１０ａ、４１０ｂと、抵抗性プルアップ／プル
ダウン回路４２０ａ、４２０ｂと、容量性回路４３０
ａ、４３０ｂと、出力段４４０とを含んでいる。従っ
て、バッファ４００のチューニング可能部にはプルアッ
プ回路４２０ａ、４２０ｂと容量性回路４３０ａ、４３
０ｂが含まれ、一方、バッファ４００の機能部には反転
段４１０ａ、４１０ｂおよび出力段４４０が含まれてい
る。Ｖｄｄ／Ｖｓｓと結合されたプルアップ／プルダウ
ンおよび／または容量性回路の別の組合わせも可能であ
ることを付記しておく。
回路１０１は信号調整バッファ４００であり、チューニ
ング可能パラメタはノード４３６ａ、４３６ｂのそれぞ
れにおける中間信号Ｖａ、Ｖｂの立上がり／立下がり時
間と対応するノード４４６で発生された出力信号Ｖｏｕ
ｔの立上がり／立下がり時間である。バッファ４００は
反転段４１０ａ、４１０ｂと、抵抗性プルアップ／プル
ダウン回路４２０ａ、４２０ｂと、容量性回路４３０
ａ、４３０ｂと、出力段４４０とを含んでいる。従っ
て、バッファ４００のチューニング可能部にはプルアッ
プ回路４２０ａ、４２０ｂと容量性回路４３０ａ、４３
０ｂが含まれ、一方、バッファ４００の機能部には反転
段４１０ａ、４１０ｂおよび出力段４４０が含まれてい
る。Ｖｄｄ／Ｖｓｓと結合されたプルアップ／プルダウ
ンおよび／または容量性回路の別の組合わせも可能であ
ることを付記しておく。
【００２０】反転段４１０ａはノード４２２ａとＶｓｓ
（アース）との間に直列に結合された一対のＦＥＴ４１
４ａ、４１６ａを含んでいる。ＦＥＴ４１４ａ、４１６
ａのゲートはバッファ４００の入力ノード４１２ａと結
合されている。反転段４１０ａの出力ノード４１８ａは
容量性回路４３０ａのノード４３６ａ、および出力段４
４０のＦＥＴ４４２のゲートと結合されている。
（アース）との間に直列に結合された一対のＦＥＴ４１
４ａ、４１６ａを含んでいる。ＦＥＴ４１４ａ、４１６
ａのゲートはバッファ４００の入力ノード４１２ａと結
合されている。反転段４１０ａの出力ノード４１８ａは
容量性回路４３０ａのノード４３６ａ、および出力段４
４０のＦＥＴ４４２のゲートと結合されている。
【００２１】同様にして、反転段４１０ｂは入力ノード
４２２ｂとＶｄｄ（電源）との間に直列に結合された一
対のＦＥＴ４１４ｂ、４１６ｂを含んでいる。ＦＥＴ４
１４ｂ、４１６ｂのゲートはバッファ４００の入力ノー
ド４１２ｂに結合されている。反転段４１０ｂの出力ノ
ード４１８ｂは容量性回路４３０ｂのノード４３６ｂに
結合され、出力段４４０のＦＥＴ４４４のゲートにも結
合されている。
４２２ｂとＶｄｄ（電源）との間に直列に結合された一
対のＦＥＴ４１４ｂ、４１６ｂを含んでいる。ＦＥＴ４
１４ｂ、４１６ｂのゲートはバッファ４００の入力ノー
ド４１２ｂに結合されている。反転段４１０ｂの出力ノ
ード４１８ｂは容量性回路４３０ｂのノード４３６ｂに
結合され、出力段４４０のＦＥＴ４４４のゲートにも結
合されている。
【００２２】抵抗性プルアップ回路４２０ａは２個のパ
スＦＥＴ４２４ａ、４２６ａと、対応する２個の負荷抵
抗Ｒ１、Ｒ２を含んでいる。パスＦＥＴ４２４ａ、４２
６ａのドレンはノード４２２ａと結合されている。抵抗
Ｒ１、Ｒ２はＶｄｄとＦＥＴ４２４ａ、４２６ａのそれ
ぞれのソースとの間に結合されている。更に、負荷抵抗
Ｒ３はＶｄｄとノード４２２ａとの間に永久的に結合さ
れている。この例では、抵抗Ｒ１、Ｒ２およびＲ３の抵
抗値はそれぞれ１Ｋオーム、２Ｋオーム、および４Ｋオ
ームである。
スＦＥＴ４２４ａ、４２６ａと、対応する２個の負荷抵
抗Ｒ１、Ｒ２を含んでいる。パスＦＥＴ４２４ａ、４２
６ａのドレンはノード４２２ａと結合されている。抵抗
Ｒ１、Ｒ２はＶｄｄとＦＥＴ４２４ａ、４２６ａのそれ
ぞれのソースとの間に結合されている。更に、負荷抵抗
Ｒ３はＶｄｄとノード４２２ａとの間に永久的に結合さ
れている。この例では、抵抗Ｒ１、Ｒ２およびＲ３の抵
抗値はそれぞれ１Ｋオーム、２Ｋオーム、および４Ｋオ
ームである。
【００２３】同様に、抵抗性プルダウン回路４２０ｂは
２個のパスＦＥＴ４２４ｂ、４２６ｂと、対応する２個
の負荷抵抗Ｒ４、Ｒ５を含んでいる。パスＦＥＴ４２４
ｂ、４２６ｂのドレンはノード４２２ｂと結合されてい
る。抵抗Ｒ４、Ｒ５はＶｓｓとＦＥＴ４２４ｂ、４２６
ｂのそれぞれのソースとの間に結合されている。更に、
負荷抵抗Ｒ６はＶｓｓとノード４２２ｂとの間に永久的
に結合されている。この例では、抵抗Ｒ４、Ｒ５および
Ｒ６の抵抗値はそれぞれ１Ｋオーム、２Ｋオーム、およ
び４Ｋオームである。
２個のパスＦＥＴ４２４ｂ、４２６ｂと、対応する２個
の負荷抵抗Ｒ４、Ｒ５を含んでいる。パスＦＥＴ４２４
ｂ、４２６ｂのドレンはノード４２２ｂと結合されてい
る。抵抗Ｒ４、Ｒ５はＶｓｓとＦＥＴ４２４ｂ、４２６
ｂのそれぞれのソースとの間に結合されている。更に、
負荷抵抗Ｒ６はＶｓｓとノード４２２ｂとの間に永久的
に結合されている。この例では、抵抗Ｒ４、Ｒ５および
Ｒ６の抵抗値はそれぞれ１Ｋオーム、２Ｋオーム、およ
び４Ｋオームである。
【００２４】従って、プルアップ抵抗性回路４２０ａに
よって出力信号Ｖｏｕｔの立下がり時間の間のチューニ
ング能力が得られ、一方、相補的なプルダウン抵抗性回
路４２０ｂによって出力信号Ｖｏｕｔの立上がり時間の
間のチューニング能力が得られる。各々の抵抗性回路４
２０ａ、４２０ｂは選択可能な２個の抵抗Ｒ１、Ｒ２と
Ｒ４、Ｒ５をそれぞれ含んでいるが、抵抗とＦＥＴの対
の数を増減することによって回路４２０ａ、４２０ｂを
修正し、または異なる抵抗値にすることは当業者には自
明であろう。
よって出力信号Ｖｏｕｔの立下がり時間の間のチューニ
ング能力が得られ、一方、相補的なプルダウン抵抗性回
路４２０ｂによって出力信号Ｖｏｕｔの立上がり時間の
間のチューニング能力が得られる。各々の抵抗性回路４
２０ａ、４２０ｂは選択可能な２個の抵抗Ｒ１、Ｒ２と
Ｒ４、Ｒ５をそれぞれ含んでいるが、抵抗とＦＥＴの対
の数を増減することによって回路４２０ａ、４２０ｂを
修正し、または異なる抵抗値にすることは当業者には自
明であろう。
【００２５】容量性回路４３０ａはノード４３６ａとＶ
ｄｄとの間に直列に結合されたパスＦＥＴ４３２ａと容
量性負荷４３４ａとを含んでいる。容量性回路４３０ｂ
はノード４３６ｂとＶｓｓとの間に直列に結合されたパ
スＦＥＴ４３２ｂと容量性負荷４３４ｂとを含んでい
る。バッファ４００のチューニング能力を高めるために
付加的な容量性回路を補足してもよい。ある実施形態で
は、パスＦＥＴ４３２ａ、４３２ｂの代わりにヒュージ
ブルリンクを用いる。
ｄｄとの間に直列に結合されたパスＦＥＴ４３２ａと容
量性負荷４３４ａとを含んでいる。容量性回路４３０ｂ
はノード４３６ｂとＶｓｓとの間に直列に結合されたパ
スＦＥＴ４３２ｂと容量性負荷４３４ｂとを含んでい
る。バッファ４００のチューニング能力を高めるために
付加的な容量性回路を補足してもよい。ある実施形態で
は、パスＦＥＴ４３２ａ、４３２ｂの代わりにヒュージ
ブルリンクを用いる。
【００２６】出力段４４０はＶｄｄとＶｓｓとの間に直
列に結合された一対のＦＥＴ４４２、４４４を含んでい
る。ＦＥＴ４４２のゲートは反転段４１０ａのノード４
１８ａと結合され、容量性回路４３０ａのノードＶａと
も結合され、一方、ＦＥＴ４４４のゲートは反転段４１
０ｂのノードと結合され、容量性回路４３０ｂのノード
Ｖｂとも結合されている。出力段４４０も反転段である
ので、機能上、バッファ４００は非反転バッファであ
る。
列に結合された一対のＦＥＴ４４２、４４４を含んでい
る。ＦＥＴ４４２のゲートは反転段４１０ａのノード４
１８ａと結合され、容量性回路４３０ａのノードＶａと
も結合され、一方、ＦＥＴ４４４のゲートは反転段４１
０ｂのノードと結合され、容量性回路４３０ｂのノード
Ｖｂとも結合されている。出力段４４０も反転段である
ので、機能上、バッファ４００は非反転バッファであ
る。
【００２７】バッファ４００の動作は次のとおりであ
る。入力信号Ｖｉｎがバッファ４００の入力ノード４１
２ａ、４１２ｂに供給される。更に、チューニング信号
ｐｒｇ１、ｐｒｇ２、ｎｐｒｇ３（ｐｒｇ３の上バーす
なわちｐｒｇ２の否定を意味する）は、抵抗Ｒ１、Ｒ２
および容量性負荷４３４ａをそれぞれ選択するためにパ
スＦＥＴ４２４ａ、４２６ａおよび４３２ａのゲートに
送られる。同様に、チューニング信号ｎｐｒｇ１（ｐｒ
ｇ１の上バー）、ｎｐｒｇ２（ｐｒｇ２の上バー）、ｐ
ｒｇ３は抵抗Ｒ４、Ｒ５および容量性負荷４３４ｂをそ
れぞれ選択するためにパスＦＥＴ４２４ｂ、４２６ｂお
よび４３２ｂのゲートに送られる。バッファ４００によ
って発生される出力信号Ｖｏｕｔの立上がり／立下がり
時間は１以上の抵抗対Ｒ１，Ｒ４および抵抗対Ｒ２，Ｒ
５と容量性負荷対４３４ａ，４３４ｂとを選択的に接続
／遮断することによってチューニングされる。
る。入力信号Ｖｉｎがバッファ４００の入力ノード４１
２ａ、４１２ｂに供給される。更に、チューニング信号
ｐｒｇ１、ｐｒｇ２、ｎｐｒｇ３（ｐｒｇ３の上バーす
なわちｐｒｇ２の否定を意味する）は、抵抗Ｒ１、Ｒ２
および容量性負荷４３４ａをそれぞれ選択するためにパ
スＦＥＴ４２４ａ、４２６ａおよび４３２ａのゲートに
送られる。同様に、チューニング信号ｎｐｒｇ１（ｐｒ
ｇ１の上バー）、ｎｐｒｇ２（ｐｒｇ２の上バー）、ｐ
ｒｇ３は抵抗Ｒ４、Ｒ５および容量性負荷４３４ｂをそ
れぞれ選択するためにパスＦＥＴ４２４ｂ、４２６ｂお
よび４３２ｂのゲートに送られる。バッファ４００によ
って発生される出力信号Ｖｏｕｔの立上がり／立下がり
時間は１以上の抵抗対Ｒ１，Ｒ４および抵抗対Ｒ２，Ｒ
５と容量性負荷対４３４ａ，４３４ｂとを選択的に接続
／遮断することによってチューニングされる。
【００２８】図７はチューニング信号ｐｒｇ１、ｐｒｇ
２、ｐｒｇ３によって形成されたそれぞれのチューニン
グパターンに応じて、ノード４３６ａ、４３６ｂのそれ
ぞれにおける信号Ｖａ、Ｖｂのそれぞれの代表的な立上
がり／立下がり時間を示した表である。例えば、双方の
抵抗対Ｒ１，Ｒ４と抵抗対Ｒ２，Ｒ５とを選択すること
によって、プルアップ回路４２０ａの抵抗とプルダウン
回路４２０ｂの抵抗とが最低レベルまで低減され、それ
によって出力信号Ｖｏｕｔの立上がり時間の速度が高ま
る。同様に、一対の容量性負荷４３４ａ、４３４ｂを選
択しないことによって出力信号Ｖｏｕｔの立上がり時間
の速度が高まる。逆に、抵抗対Ｒ１，Ｒ４と抵抗対Ｒ
２，Ｒ５を選択しないことおよび／または容量性負荷対
４３４ａ，４３４ｂを選択することによって、出力信号
Ｖｏｕｔの立上がり時間を遅くすることができる。この
例では、信号Ｖａ／Ｖｂの立上がり／立下がり時間はｔ
１＜ｔ２＜ｔ３＜．．．ｔ８である。バッファ４００の
電力消費量は負荷抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ５と容量性
負荷４３４ａ、４３４ｂの値に左右されるので、パスＦ
ＥＴ４２４ａ、４２４ｂ、４２６ａ、４２６ｂおよびパ
スＦＥＴ４３２ａ、４３２ｂのそれぞれを経てバッファ
４００に送られる適切なチューニングパターンを用いて
バッファ４００の電力消費量を制御するために、選択可
能な負荷抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ５と容量性負荷４３
４ａ、４３４ｂとを利用することもできることに留意さ
れたい。
２、ｐｒｇ３によって形成されたそれぞれのチューニン
グパターンに応じて、ノード４３６ａ、４３６ｂのそれ
ぞれにおける信号Ｖａ、Ｖｂのそれぞれの代表的な立上
がり／立下がり時間を示した表である。例えば、双方の
抵抗対Ｒ１，Ｒ４と抵抗対Ｒ２，Ｒ５とを選択すること
によって、プルアップ回路４２０ａの抵抗とプルダウン
回路４２０ｂの抵抗とが最低レベルまで低減され、それ
によって出力信号Ｖｏｕｔの立上がり時間の速度が高ま
る。同様に、一対の容量性負荷４３４ａ、４３４ｂを選
択しないことによって出力信号Ｖｏｕｔの立上がり時間
の速度が高まる。逆に、抵抗対Ｒ１，Ｒ４と抵抗対Ｒ
２，Ｒ５を選択しないことおよび／または容量性負荷対
４３４ａ，４３４ｂを選択することによって、出力信号
Ｖｏｕｔの立上がり時間を遅くすることができる。この
例では、信号Ｖａ／Ｖｂの立上がり／立下がり時間はｔ
１＜ｔ２＜ｔ３＜．．．ｔ８である。バッファ４００の
電力消費量は負荷抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ５と容量性
負荷４３４ａ、４３４ｂの値に左右されるので、パスＦ
ＥＴ４２４ａ、４２４ｂ、４２６ａ、４２６ｂおよびパ
スＦＥＴ４３２ａ、４３２ｂのそれぞれを経てバッファ
４００に送られる適切なチューニングパターンを用いて
バッファ４００の電力消費量を制御するために、選択可
能な負荷抵抗Ｒ１、Ｒ２、Ｒ４、Ｒ５と容量性負荷４３
４ａ、４３４ｂとを利用することもできることに留意さ
れたい。
【００２９】更に別の実施形態では、図８、図９および
図１０のそれぞれ構成図、論理図および回路図に示すよ
うに、対象回路１０１はチューニング可能なトリップし
きい値電圧Ｖｔｒｉｐを有する“ドミノ”論理回路５０
０である。先ず図８の構成図を参照すると、回路５００
は直列に結合された２つのドミノ段５０１、５０２を含
んでいる。第１ドミノ段５０１は第１論理段５１０と、
第１インバータ５２０と、第１プルアップ回路５３０と
を含んでいる。第２ドミノ段５０２は第２論理段５４
０、第２インバータ５５０、および第２プルアップ回路
５６０を含んでいる。用途により付加的な“ドミノ”論
理段を回路５００に付加することができることを付記し
ておく。
図１０のそれぞれ構成図、論理図および回路図に示すよ
うに、対象回路１０１はチューニング可能なトリップし
きい値電圧Ｖｔｒｉｐを有する“ドミノ”論理回路５０
０である。先ず図８の構成図を参照すると、回路５００
は直列に結合された２つのドミノ段５０１、５０２を含
んでいる。第１ドミノ段５０１は第１論理段５１０と、
第１インバータ５２０と、第１プルアップ回路５３０と
を含んでいる。第２ドミノ段５０２は第２論理段５４
０、第２インバータ５５０、および第２プルアップ回路
５６０を含んでいる。用途により付加的な“ドミノ”論
理段を回路５００に付加することができることを付記し
ておく。
【００３０】この実施形態では、第１論理段５１０の出
力ノードは第１インバータ５２０の入力ノードと結合さ
れている。インバータ５２０は第１プルアップ回路５３
０を経てＶｄｄと結合されている。一方、第１インバー
タ５２０の出力ノードは第２論理段５４０の入力ノード
と結合されている。同様に、第２論理段５４０の出力ノ
ードは第２インバータ５５０の入力ノードと結合されて
いる。インバータ５５０は第２プルアップ回路５６０を
経てＶｄｄと結合されている。従って、論理段５１０、
５４０とインバータ５２０、５５０とが機能部を構成
し、一方、プルアップ回路５３０、５６０がチューニン
グ可能部を構成する。
力ノードは第１インバータ５２０の入力ノードと結合さ
れている。インバータ５２０は第１プルアップ回路５３
０を経てＶｄｄと結合されている。一方、第１インバー
タ５２０の出力ノードは第２論理段５４０の入力ノード
と結合されている。同様に、第２論理段５４０の出力ノ
ードは第２インバータ５５０の入力ノードと結合されて
いる。インバータ５５０は第２プルアップ回路５６０を
経てＶｄｄと結合されている。従って、論理段５１０、
５４０とインバータ５２０、５５０とが機能部を構成
し、一方、プルアップ回路５３０、５６０がチューニン
グ可能部を構成する。
【００３１】図９は回路５００の論理例を示しており、
第１論理段５１０は“ＮＡＮＤ”機能を果たし、第２論
理段５４０は“Ｇ＝Ｄ＊（Ｅ＋Ｆ）論理機能を果たす。
（“＋”＝“ＯＲ”、“＊”＝“ＡＮＤ” ）ここで図
１０を参照すると、図９のＣＭＯＳとして実施した回路
５００の実施形態が第１と第２のドミノ段５０１、５０
２を詳細に示している。
第１論理段５１０は“ＮＡＮＤ”機能を果たし、第２論
理段５４０は“Ｇ＝Ｄ＊（Ｅ＋Ｆ）論理機能を果たす。
（“＋”＝“ＯＲ”、“＊”＝“ＡＮＤ” ）ここで図
１０を参照すると、図９のＣＭＯＳとして実施した回路
５００の実施形態が第１と第２のドミノ段５０１、５０
２を詳細に示している。
【００３２】第１論理段であるＮＡＮＤゲート５１０は
ＶｄｄとＶｓｓの間に直列に結合されたＰＭＯＳ ＦＥ
Ｔ５１１とＮＭＯＳ ＦＥＴ５１２、５１３、５１４を
含んでいる。システム・クロック信号ＣＬＫがＦＥＴ５
１１のゲート５１１ａと結合されている。ＦＥＴ５１
１、５１２のドレンによって形成された接合部は出力ノ
ード５１８と結合されている。第１インバータ５２０は
ＶｄｄとＶｓｓの間に直列に結合されたＰＭＯＳ ＦＥ
Ｔ５２１とＮＭＯＳ ＦＥＴ５２２とを含んでいる。出
力ノード５２６はＦＥＴ５２１、５２２のドレンの接合
部に形成されている。第１プルアップ回路５３０はＰＭ
ＯＳ ＦＥＴ５３１、５３２、５３３を含み、ＦＥＴ５
３２のドレンはインバータ５２０の入力ノード５２３と
結合され、ＦＥＴ５３３のソースは双方のＦＥＴ５３
１、５３２のドレンと結合され、ＦＥＴ５３１、５３２
のソースはＶｄｄと結合されている。ＦＥＴ５３３のゲ
ートもインバータ５２０の出力ノード５２６と結合され
ている。
ＶｄｄとＶｓｓの間に直列に結合されたＰＭＯＳ ＦＥ
Ｔ５１１とＮＭＯＳ ＦＥＴ５１２、５１３、５１４を
含んでいる。システム・クロック信号ＣＬＫがＦＥＴ５
１１のゲート５１１ａと結合されている。ＦＥＴ５１
１、５１２のドレンによって形成された接合部は出力ノ
ード５１８と結合されている。第１インバータ５２０は
ＶｄｄとＶｓｓの間に直列に結合されたＰＭＯＳ ＦＥ
Ｔ５２１とＮＭＯＳ ＦＥＴ５２２とを含んでいる。出
力ノード５２６はＦＥＴ５２１、５２２のドレンの接合
部に形成されている。第１プルアップ回路５３０はＰＭ
ＯＳ ＦＥＴ５３１、５３２、５３３を含み、ＦＥＴ５
３２のドレンはインバータ５２０の入力ノード５２３と
結合され、ＦＥＴ５３３のソースは双方のＦＥＴ５３
１、５３２のドレンと結合され、ＦＥＴ５３１、５３２
のソースはＶｄｄと結合されている。ＦＥＴ５３３のゲ
ートもインバータ５２０の出力ノード５２６と結合され
ている。
【００３３】第２論理段５４０はＰＭＯＳ ＦＥＴ５４
１と、ＮＭＯＳ ＦＥＴ５４２、５４３、５４４、５４
５を含んでいる。システム・クロック信号ＣＬＫはＦＥ
Ｔ５４１と５４５のゲートに供給される。ＦＥＴ５４
１、５４２、５４３、５４５はＶｄｄとＶｓｓの間に直
列に結合されている。更に、ＦＥＴ５４３と５４４は互
いに並列に結合されている。ＦＥＴ５４１、５４２のド
レンによって形成された接合部は第２インバータ５５０
の入力ノード５５３と結合されている。第２インバータ
５５０はＶｄｄとＶｓｓの間に直列に結合されたＰＭＯ
Ｓ ＦＥＴ５５１とＮＭＯＳ ＦＥＴ５５２とを含んで
いる。出力ノード５５６はＦＥＴ５５１、５５２のドレ
ンの接合部に形成され、出力ノードＶｏｕｔと結合して
いる。第２プルアップ回路５６０はＰＭＯＳ ＦＥＴ５
６１、５６２、５６３を含み、ＦＥＴ５６３のドレンは
インバータ５５０の入力ノード５５３と結合され、ＦＥ
Ｔ５６３のソースは双方のＦＥＴ５６１、５６２のドレ
ンと結合され、ＦＥＴ５６１、５６２のソースはＶｄｄ
と結合されている。ＦＥＴ５６３のゲートもインバータ
５５０の出力ノード５５６と結合されている。ドミノ段
５０１、５０２の動作態様は次のようである。
１と、ＮＭＯＳ ＦＥＴ５４２、５４３、５４４、５４
５を含んでいる。システム・クロック信号ＣＬＫはＦＥ
Ｔ５４１と５４５のゲートに供給される。ＦＥＴ５４
１、５４２、５４３、５４５はＶｄｄとＶｓｓの間に直
列に結合されている。更に、ＦＥＴ５４３と５４４は互
いに並列に結合されている。ＦＥＴ５４１、５４２のド
レンによって形成された接合部は第２インバータ５５０
の入力ノード５５３と結合されている。第２インバータ
５５０はＶｄｄとＶｓｓの間に直列に結合されたＰＭＯ
Ｓ ＦＥＴ５５１とＮＭＯＳ ＦＥＴ５５２とを含んで
いる。出力ノード５５６はＦＥＴ５５１、５５２のドレ
ンの接合部に形成され、出力ノードＶｏｕｔと結合して
いる。第２プルアップ回路５６０はＰＭＯＳ ＦＥＴ５
６１、５６２、５６３を含み、ＦＥＴ５６３のドレンは
インバータ５５０の入力ノード５５３と結合され、ＦＥ
Ｔ５６３のソースは双方のＦＥＴ５６１、５６２のドレ
ンと結合され、ＦＥＴ５６１、５６２のソースはＶｄｄ
と結合されている。ＦＥＴ５６３のゲートもインバータ
５５０の出力ノード５５６と結合されている。ドミノ段
５０１、５０２の動作態様は次のようである。
【００３４】入力論理信号Ａ、Ｂ、ＣがＦＥＴ５１２、
５１３、５１４のそれぞれのゲート５１２ａ、５１３
ａ、５１４ａに送られる。その結果、ＮＡＮＤゲート５
１０の出力ノード５１８は入力信号Ａ、Ｂ、Ｃ、即わち
（Ａ＊Ｂ＊Ｃの上バー）の論理ＮＡＮＤをインバータ段
５２０の入力ノード５２３に送る。一方、インバータ段
５２０は“Ｄ＝Ａ＊Ｂ＊Ｃ”である出力論理信号Ｄを出
力ノード５２６に送る。
５１３、５１４のそれぞれのゲート５１２ａ、５１３
ａ、５１４ａに送られる。その結果、ＮＡＮＤゲート５
１０の出力ノード５１８は入力信号Ａ、Ｂ、Ｃ、即わち
（Ａ＊Ｂ＊Ｃの上バー）の論理ＮＡＮＤをインバータ段
５２０の入力ノード５２３に送る。一方、インバータ段
５２０は“Ｄ＝Ａ＊Ｂ＊Ｃ”である出力論理信号Ｄを出
力ノード５２６に送る。
【００３５】“Ｄ”論理信号はＦＥＴ５４２のゲートに
送られる。更に、入力論理信号ＥおよびＦがＦＥＴ５４
３、５４４のゲートに送られる。前述したように、第２
論理段５４０は“Ｇ＝［｛Ｄ＊（Ｅ＋Ｆ）｝の上バ
ー］”論理機能を果たす。したがって、ドミノ段５０１
と５０２の組合わせによる論理機能は“Ｇ＝（Ａ＊Ｂ＊
Ｃ）＊（Ｅ＋Ｆ）”である。
送られる。更に、入力論理信号ＥおよびＦがＦＥＴ５４
３、５４４のゲートに送られる。前述したように、第２
論理段５４０は“Ｇ＝［｛Ｄ＊（Ｅ＋Ｆ）｝の上バ
ー］”論理機能を果たす。したがって、ドミノ段５０１
と５０２の組合わせによる論理機能は“Ｇ＝（Ａ＊Ｂ＊
Ｃ）＊（Ｅ＋Ｆ）”である。
【００３６】ドミノ回路５０１、５０２のチューニング
部は同一であるので、プルアップ回路５３０の以下の説
明はプルアップ回路５６０にも当てはまる。本発明に従
って、チューニングパターン信号ｐｒｇ１、ｐｒｇ２が
ＦＥＴ５３１、５３２のそれぞれのゲートに送られるこ
とによって、設計者は第１ドミノ段５０１のしきい値ト
リップ電圧Ｖｔｒｉｐを調整することが可能になる。同
様に、チューニングパターン信号ｐｒｇ３、ｐｒｇ４が
ＦＥＴ５６１、５６２のそれぞれのゲートに送られるこ
とによって、第２ドミノ段５０２のしきい値トリップ電
圧Ｖｔｒｉｐが制御される。従って、回路５００によっ
て発生される出力信号ＶｏｕｔのＶｔｒｉｐを変更する
ためにチューニングパターン信号ｐｒｇ１、ｐｒｇ２、
ｐｒｇ３、ｐｒｇ４を利用できる。
部は同一であるので、プルアップ回路５３０の以下の説
明はプルアップ回路５６０にも当てはまる。本発明に従
って、チューニングパターン信号ｐｒｇ１、ｐｒｇ２が
ＦＥＴ５３１、５３２のそれぞれのゲートに送られるこ
とによって、設計者は第１ドミノ段５０１のしきい値ト
リップ電圧Ｖｔｒｉｐを調整することが可能になる。同
様に、チューニングパターン信号ｐｒｇ３、ｐｒｇ４が
ＦＥＴ５６１、５６２のそれぞれのゲートに送られるこ
とによって、第２ドミノ段５０２のしきい値トリップ電
圧Ｖｔｒｉｐが制御される。従って、回路５００によっ
て発生される出力信号ＶｏｕｔのＶｔｒｉｐを変更する
ためにチューニングパターン信号ｐｒｇ１、ｐｒｇ２、
ｐｒｇ３、ｐｒｇ４を利用できる。
【００３７】図１１はチューニングパターン信号ｐｒｇ
１、ｐｒｇ２の関数としての第１ドミノ段５０１のトリ
ップ電圧Ｖｔｒｉｐの例を示した表である。この例で
は、チューニングパターン信号ｐｒｇ１、ｐｒｇ２の異
なる組合わせが０．５ボルトから１．３ボルトの範囲の
Ｖｔｒｉｐ電圧レベルを発生する。プルアップ回路５３
０、５６０の動作態様は同じであるので、チューニング
信号ｐｒｇ３、ｐｒｇ４は同様にして第２ドミノ段５０
２のＶｔｒｉｐを変更する。ドミノ論理回路５００に付
加的な１以上のプルアップ回路を付加して、Ｖｔｒｉｐ
の電圧範囲を広げ、電圧間隔の細分性を広げることによ
って、その他の電圧範囲と電圧間隔にすることが可能で
ある。
１、ｐｒｇ２の関数としての第１ドミノ段５０１のトリ
ップ電圧Ｖｔｒｉｐの例を示した表である。この例で
は、チューニングパターン信号ｐｒｇ１、ｐｒｇ２の異
なる組合わせが０．５ボルトから１．３ボルトの範囲の
Ｖｔｒｉｐ電圧レベルを発生する。プルアップ回路５３
０、５６０の動作態様は同じであるので、チューニング
信号ｐｒｇ３、ｐｒｇ４は同様にして第２ドミノ段５０
２のＶｔｒｉｐを変更する。ドミノ論理回路５００に付
加的な１以上のプルアップ回路を付加して、Ｖｔｒｉｐ
の電圧範囲を広げ、電圧間隔の細分性を広げることによ
って、その他の電圧範囲と電圧間隔にすることが可能で
ある。
【００３８】図１２は対象回路１０１の別の実施形態の
回路図である。この実施形態では、対象回路１０１は基
準電圧発生器６００であり、チューニング可能なパラメ
タは発生器６００によって発生される基準電圧Ｖｒｅｆ
である。電圧発生器６００は分圧器６１０と、第１と第
２のプルアップ回路６２０、６３０と、第１と第２のプ
ルダウン回路６４０、６５０とを含んでいる。機能部は
分圧器６１０を含み、一方チューニング可能部は回路６
２０、６３０、６４０、６５０を含んでいる。この実施
形態ではＰチャネルＦＥＴについて説明しているもの
の、適宜に変更することによってＰチャネルＦＥＴの代
わりにＮチャネルＦＥＴを使用することもできることは
専門家には明らかであろう。
回路図である。この実施形態では、対象回路１０１は基
準電圧発生器６００であり、チューニング可能なパラメ
タは発生器６００によって発生される基準電圧Ｖｒｅｆ
である。電圧発生器６００は分圧器６１０と、第１と第
２のプルアップ回路６２０、６３０と、第１と第２のプ
ルダウン回路６４０、６５０とを含んでいる。機能部は
分圧器６１０を含み、一方チューニング可能部は回路６
２０、６３０、６４０、６５０を含んでいる。この実施
形態ではＰチャネルＦＥＴについて説明しているもの
の、適宜に変更することによってＰチャネルＦＥＴの代
わりにＮチャネルＦＥＴを使用することもできることは
専門家には明らかであろう。
【００３９】分圧器６１０はＶｄｄとＶｓｓとの間に直
列に結合された一対のＦＥＴ６１２、６１４を含んでい
る。ＦＥＴ６１２のゲートおよびドレンと、ＦＥＴ６１
４のソースとは出力ノード６９０と結合されている。Ｆ
ＥＴ６１４のゲートとドレンはＶｓｓと結合されてい
る。
列に結合された一対のＦＥＴ６１２、６１４を含んでい
る。ＦＥＴ６１２のゲートおよびドレンと、ＦＥＴ６１
４のソースとは出力ノード６９０と結合されている。Ｆ
ＥＴ６１４のゲートとドレンはＶｓｓと結合されてい
る。
【００４０】第１プルアップ回路６２０はＶｄｄと出力
ノード６９０との間に直列に結合されたＦＥＴ６２２、
６２４を含んでいる。ＦＥＴ６２４のゲートは出力ノー
ド６９０にも結合されている。第１プルダウン回路６４
０はＦＥＴ６４２を含み、そのソースとドレンは出力ノ
ード６９０およびＶｓｓにそれぞれ結合されている。こ
の実施形態では、第１プルアップ回路６２０と構造が同
じである第２プルアップ回路６３０によって基準電圧Ｖ
ｒｅｆの付加的な電圧範囲が得られる。電圧Ｖｒｅｆの
範囲を更に広げるために付加的なプルアップ回路を付加
することができる。
ノード６９０との間に直列に結合されたＦＥＴ６２２、
６２４を含んでいる。ＦＥＴ６２４のゲートは出力ノー
ド６９０にも結合されている。第１プルダウン回路６４
０はＦＥＴ６４２を含み、そのソースとドレンは出力ノ
ード６９０およびＶｓｓにそれぞれ結合されている。こ
の実施形態では、第１プルアップ回路６２０と構造が同
じである第２プルアップ回路６３０によって基準電圧Ｖ
ｒｅｆの付加的な電圧範囲が得られる。電圧Ｖｒｅｆの
範囲を更に広げるために付加的なプルアップ回路を付加
することができる。
【００４１】この実施形態では、第１プルダウン回路６
４０と構造が同じである第２プルダウン回路６５０によ
って基準電圧Ｖｒｅｆの付加的な電圧範囲が得られる。
電圧Ｖｒｅｆの範囲を更に広げるために付加的なプルダ
ウン回路を付加することができる。
４０と構造が同じである第２プルダウン回路６５０によ
って基準電圧Ｖｒｅｆの付加的な電圧範囲が得られる。
電圧Ｖｒｅｆの範囲を更に広げるために付加的なプルダ
ウン回路を付加することができる。
【００４２】電圧発生器６００のチューニングはＦＥＴ
６２２、６３２、６４２、６５２のそれぞれのゲートに
供給されるチューニングパターン信号ｐｒｇ１、ｐｒｇ
２、ｐｒｇ３、ｐｒｇ４によって達成される。１以上の
プルアップ回路６２０、６３０を選択することによっ
て、基準電圧Ｖｒｅｆを傾斜的に増分させることができ
る。逆に、１以上のプルダウン回路６４０、６５０を選
択することによって、基準電圧を傾斜的に減少させるこ
とができる。図１３はチューニング・パターン信号ｐｒ
ｇ１、ｐｒｇ２、ｐｒｇ３、ｐｒｇ４に応じた基準電圧
Ｖｒｅｆの電圧レベルを示した表であり、Ｖｄｄは２．
５ボルトである。
６２２、６３２、６４２、６５２のそれぞれのゲートに
供給されるチューニングパターン信号ｐｒｇ１、ｐｒｇ
２、ｐｒｇ３、ｐｒｇ４によって達成される。１以上の
プルアップ回路６２０、６３０を選択することによっ
て、基準電圧Ｖｒｅｆを傾斜的に増分させることができ
る。逆に、１以上のプルダウン回路６４０、６５０を選
択することによって、基準電圧を傾斜的に減少させるこ
とができる。図１３はチューニング・パターン信号ｐｒ
ｇ１、ｐｒｇ２、ｐｒｇ３、ｐｒｇ４に応じた基準電圧
Ｖｒｅｆの電圧レベルを示した表であり、Ｖｄｄは２．
５ボルトである。
【００４３】チューニング・パターン信号ｐｒｇ１、ｐ
ｒｇ２、ｐｒｇ３、ｐｒｇ４ を使用して、電圧発生器
６００のインピーダンスを制御することもできる。図１
４は、チューニングパターン信号ｐｒｇ１、ｐｒｇ２、
ｐｒｇ３、ｐｒｇ４に対応する発生器６００のインピー
ダンスの例を示している。
ｒｇ２、ｐｒｇ３、ｐｒｇ４ を使用して、電圧発生器
６００のインピーダンスを制御することもできる。図１
４は、チューニングパターン信号ｐｒｇ１、ｐｒｇ２、
ｐｒｇ３、ｐｒｇ４に対応する発生器６００のインピー
ダンスの例を示している。
【００４４】ここで対象回路１０１の更に別の実施形態
を示した図１５を参照すると、対象回路１０１は反転段
７１０、第１と第２の抵抗性段７２０、７３０、容量性
回路７４０、７５０、７６０および７７０を含む反転バ
ッファ７００である。抵抗性段７２０は並列に結合され
たＰチャネルＦＥＴ７２２と、ＮチャネルＦＥＴ７２４
と、第１抵抗Ｒ１とを含んでいる。同様にして、抵抗性
段７３０は並列に結合されたＰチャネルＦＥＴ７３２
と、ＮチャネルＦＥＴ７３４と、第２抵抗Ｒ２とを含ん
でいる。容量性回路７４０、７５０は各々Ｖｄｄと出力
ノード７９０との間に直列に結合されたＰチャネルＦＥ
Ｔと容量性負荷とを含み、一方、容量性回路７６０、７
７０は各々出力ノード７９０とＶｓｓとの間に直列に結
合されたＮチャネルＦＥＴと容量性負荷とを含んでい
る。
を示した図１５を参照すると、対象回路１０１は反転段
７１０、第１と第２の抵抗性段７２０、７３０、容量性
回路７４０、７５０、７６０および７７０を含む反転バ
ッファ７００である。抵抗性段７２０は並列に結合され
たＰチャネルＦＥＴ７２２と、ＮチャネルＦＥＴ７２４
と、第１抵抗Ｒ１とを含んでいる。同様にして、抵抗性
段７３０は並列に結合されたＰチャネルＦＥＴ７３２
と、ＮチャネルＦＥＴ７３４と、第２抵抗Ｒ２とを含ん
でいる。容量性回路７４０、７５０は各々Ｖｄｄと出力
ノード７９０との間に直列に結合されたＰチャネルＦＥ
Ｔと容量性負荷とを含み、一方、容量性回路７６０、７
７０は各々出力ノード７９０とＶｓｓとの間に直列に結
合されたＮチャネルＦＥＴと容量性負荷とを含んでい
る。
【００４５】機能的には、抵抗性段７２０、７３０はバ
ッファ７００の立上がり／立下がり時間を粗調整する。
容量性回路７４０、７５０、７６０、７７０は機能的に
図６の実施形態の容量性回路と同じであり、バッファ７
００の立上がり／立下がり時間のいずれかを、ひいては
電力消費量を微調整する。
ッファ７００の立上がり／立下がり時間を粗調整する。
容量性回路７４０、７５０、７６０、７７０は機能的に
図６の実施形態の容量性回路と同じであり、バッファ７
００の立上がり／立下がり時間のいずれかを、ひいては
電力消費量を微調整する。
【００４６】チューニングパターン信号ｐｒｇ１、ｐｒ
ｇ２、ｎｐｒｇ３（ｐｒｇ３の上バー）、ｎｐｒｇ４
（ｐｒｇ４の上バー）がパスＦＥＴ７２２、７３２、７
４２、７５２に供給される。同様に、チューニングパタ
ーン信号ｎｐｒｇ１（ｐｒｇ１の上バー）、ｎｐｒｇ２
（ｐｒｇ２の上バー）、ｐｒｇ３、ｐｒｇ４がパスＦＥ
Ｔ７２４、７３４、７６２、７７２に供給される。抵抗
性段７２０の抵抗Ｒ１は双方のＦＥＴ７２２と７２４と
を導通させることによってバイパスされる。同様に、抵
抗性段７３０の抵抗Ｒ２は双方のＦＥＴ７３２と７３４
とを導通させることによってバイパスされる。容量性回
路７４０、７５０、７６０、７７０はＦＥＴ７４２、７
５２、７６２、７７２をそれぞれ導通させることによっ
て選択される。図１６はチューニングパターンの関数と
してバッファ７００によって発生される出力信号Ｖｏｕ
ｔの立上がり／立下がり時間の例を示している。この例
では、出力信号Ｖｏｕｔの立上がり／立下がり時間はｔ
１＜ｔ２＜ｔ３．．．＜ｔ１６である。
ｇ２、ｎｐｒｇ３（ｐｒｇ３の上バー）、ｎｐｒｇ４
（ｐｒｇ４の上バー）がパスＦＥＴ７２２、７３２、７
４２、７５２に供給される。同様に、チューニングパタ
ーン信号ｎｐｒｇ１（ｐｒｇ１の上バー）、ｎｐｒｇ２
（ｐｒｇ２の上バー）、ｐｒｇ３、ｐｒｇ４がパスＦＥ
Ｔ７２４、７３４、７６２、７７２に供給される。抵抗
性段７２０の抵抗Ｒ１は双方のＦＥＴ７２２と７２４と
を導通させることによってバイパスされる。同様に、抵
抗性段７３０の抵抗Ｒ２は双方のＦＥＴ７３２と７３４
とを導通させることによってバイパスされる。容量性回
路７４０、７５０、７６０、７７０はＦＥＴ７４２、７
５２、７６２、７７２をそれぞれ導通させることによっ
て選択される。図１６はチューニングパターンの関数と
してバッファ７００によって発生される出力信号Ｖｏｕ
ｔの立上がり／立下がり時間の例を示している。この例
では、出力信号Ｖｏｕｔの立上がり／立下がり時間はｔ
１＜ｔ２＜ｔ３．．．＜ｔ１６である。
【００４７】これまで本発明を特定の実施形態について
説明してきたが、本発明の趣旨から離れることなく多く
の追加と修正が可能である。例えば、対象回路の１以上
のパスＦＥＴの代わりに、永久的に変更するためにヒュ
ージブルリンクを使用し、またはチューニング・パラメ
タの範囲内の適宜の値を選択できるアナログ・スイッチ
を使用してもよい。従って、本発明の範囲は特許請求の
範囲によって確定されるものである。
説明してきたが、本発明の趣旨から離れることなく多く
の追加と修正が可能である。例えば、対象回路の１以上
のパスＦＥＴの代わりに、永久的に変更するためにヒュ
ージブルリンクを使用し、またはチューニング・パラメ
タの範囲内の適宜の値を選択できるアナログ・スイッチ
を使用してもよい。従って、本発明の範囲は特許請求の
範囲によって確定されるものである。
【００４８】
【発明の効果】本発明のチューニング回路によって有利
に、設計または製造上の問題点を製造後に修正すること
によって、可能生産高が高められる。加えて、時間を要
し、コストが高い別のＩＣ製造サイクルを必要とせず
に、異なる動作条件で非破壊的にチューニング回路を試
験することが可能である。別な利点としては、最適な条
件下では高速度で、また、不利な条件下では低速度でＩ
Ｃの１以上の対象回路を選択的に動作させられる性能で
あることが含まれる。
に、設計または製造上の問題点を製造後に修正すること
によって、可能生産高が高められる。加えて、時間を要
し、コストが高い別のＩＣ製造サイクルを必要とせず
に、異なる動作条件で非破壊的にチューニング回路を試
験することが可能である。別な利点としては、最適な条
件下では高速度で、また、不利な条件下では低速度でＩ
Ｃの１以上の対象回路を選択的に動作させられる性能で
あることが含まれる。
【図１】 本発明に従ったチューニング可能回路の一実
施形態による構成図である。
施形態による構成図である。
【図２】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの２組の例のうちの一例
を示した真理値表である。
られるチューニング・パターンの２組の例のうちの一例
を示した真理値表である。
【図３】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの２組の例のうちの一例
を示した真理値表である。
られるチューニング・パターンの２組の例のうちの一例
を示した真理値表である。
【図４】 チューニング可能な増幅回路を示した構成図
である。
である。
【図５】 図４の増幅回路のシミュレートされた遅延ス
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
【図６】 チューニング可能信号調整バッファの回路図
である。
である。
【図７】 チューニングパターンに応じた図６のバッフ
アの出力信号の代表的な立上がり時間を示した表であ
る。
アの出力信号の代表的な立上がり時間を示した表であ
る。
【図８】 チューニング可能な“ドミノ”論理回路の構
成図である。
成図である。
【図９】 チューニング可能な“ドミノ”論理回路の論
理図である。
理図である。
【図１０】 チューニング可能な“ドミノ”論理回路の
回路図である。
回路図である。
【図１１】 チューニング・パターンの一例の関数とし
て図８−１０のドミノ段のトリップ電圧を示した表であ
る。
て図８−１０のドミノ段のトリップ電圧を示した表であ
る。
【図１２】 チューニング可能な基準電圧発生器の回路
図である。
図である。
【図１３】 チューニング・パターンの一例の関数とし
て図１２の電圧発生器の出力基準電圧を示した表であ
る。
て図１２の電圧発生器の出力基準電圧を示した表であ
る。
【図１４】 チューニング・パターンの一例の関数とし
て図１２の電圧発生器のインピーダンスを示した表であ
る。
て図１２の電圧発生器のインピーダンスを示した表であ
る。
【図１５】 チューニング可能な反転バッファの回路図
である。
である。
【図１６】 チューニングパターンに応じた図１５の反
転バッファの代表的な立上がり／立下がり時間を示した
表である。
転バッファの代表的な立上がり／立下がり時間を示した
表である。
１００ ・・ チューニング可能回路 １０１，１０２，１０９ ・・ 対象回路 １１０，１２０，１９０ ・・ チューニング制御装置 １１２，１１３，１２２，１２３，１９２，１９３ ・
・ ラッチ １１４，１２０，１９０ ・・ デコーダ
・ ラッチ １１４，１２０，１９０ ・・ デコーダ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明に従ったチューニング可能回路の一実
施形態による構成図である。
施形態による構成図である。
【図２】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの２組の例のうちの一例
を示した真理値図表である。
られるチューニング・パターンの２組の例のうちの一例
を示した真理値図表である。
【図３】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの２組の例のうちの一例
を示した真理値図表である。
られるチューニング・パターンの２組の例のうちの一例
を示した真理値図表である。
【図４】 チューニング可能な増幅回路を示した構成図
である。
である。
【図５】 図４の増幅回路のシミュレートされた遅延ス
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
【図６】 チューニング可能信号調整バッファの回路図
である。
である。
【図７】 チューニングパターンに応じた図６のバッフ
アの出力信号の代表的な立上がり時間を示した図表であ
る。
アの出力信号の代表的な立上がり時間を示した図表であ
る。
【図８】 チューニング可能な“ドミノ”論理回路の構
成図である。
成図である。
【図９】 チューニング可能な“ドミノ”論理回路の論
理図である。
理図である。
【図１０】 チューニング可能な“ドミノ”論理回路の
回路図である。
回路図である。
【図１１】 チューニング・パターンの一例の関数とし
て図８−１０のドミノ段のトリップ電圧を示した図表で
ある。
て図８−１０のドミノ段のトリップ電圧を示した図表で
ある。
【図１２】 チューニング可能な基準電圧発生器の回路
図である。
図である。
【図１３】 チューニング・パターンの一例の関数とし
て図１２の電圧発生器の出力基準電圧を示した図表であ
る。
て図１２の電圧発生器の出力基準電圧を示した図表であ
る。
【図１４】 チューニング・パターンの一例の関数とし
て図１２の電圧発生器のインピーダンスを示した図表で
ある。
て図１２の電圧発生器のインピーダンスを示した図表で
ある。
【図１５】 チューニング可能な反転バッファの回路図
である。
である。
【図１６】 チューニングパターンに応じた図１５の反
転バッファの代表的な立上がり／立下がり時間を示した
図表である。
転バッファの代表的な立上がり／立下がり時間を示した
図表である。
【符号の説明】 １００ ・・ チューニング可能回路 １０１，１０２，１０９ ・・ 対象回路 １１０，１２０，１９０ ・・ チューニング制御装置 １１２，１１３，１２２，１２３，１９２，１９３ ・
・ ラッチ １１４，１２０，１９０ ・・ デコーダ
・ ラッチ １１４，１２０，１９０ ・・ デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラーウル・ビイ・セイラム アメリカ合衆国 94061 カリフォルニア 州・レドウッド シティ・ハドソン スト リート・アパートメント ナンバー308・ 1614
Claims (3)
- 【請求項１】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路（ＩＣ）を、その製造後に
チューニングする方法であって、前記対象回路にはチュ
ーニング可能部および意図する機能を果たすための機能
部が含まれており、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該チューニング制御装置でチューニン
グ信号を発生するステップと、 該対象回路の動作を可変的に修正することによって、該
機能部が使用可能状態に保たれている間に、該対象パラ
メタが所定範囲内にあるように該機能部を動作せしめる
ために該チューニング可能部に該チューニング信号を送
るステップとを備えている、チューニング方法。 - 【請求項２】 チューニング可能な集積回路（ＩＣ）で
あって、 チューニング可能部と、意図した機能を果たすための機
能部とを含む対象回路と、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該対象回路用のチューニング信号を発
生して、該チューニング信号が該対象回路の動作を可変
的に修正することによって、該機能部が使用可能状態に
保たれている間に、該対象パラメタが所定範囲内にある
ように該機能部を動作せしめるためのチューニング制御
装置とを備えている集積回路。 - 【請求項３】 チューニング可能部と意図した機能を果
たすための機能部とを含んでいる、集積回路中の対象回
路と連係して使用するチューニング制御装置であって、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該対象回路へのチューニング信号を発
生して、該チューニング信号が該対象回路の動作を可変
的に修正することによって、該機能部が使用可能状態に
保たれている間に、該対象パラメタが所定範囲内にある
ように該機能部を動作せしめるためのラッチを備えてい
る集積回路。
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|---|---|---|---|
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