JP4781729B2 - 半導体装置およびその設計方法 - Google Patents
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- 少なくとも一つのセルと、
制御回路と、
スイッチと
を備え、
前記セルは、
少なくとも一つのMISFET(Metal Insulator Semiconductor Field Effect Transistor)を有し、かつ、前記セルの機能を果たす回路部と、
前記回路部に第1電位を供給可能な第1電源線と、
前記回路部に第2または第3電位を供給可能な第2電源線と
を含み、
前記MISFETのソースまたはドレインには、前記第1または第2電源線のいずれか一方が接続され、
前記スイッチは、
前記制御回路から出力される制御信号に応じて、前記第2電源線に前記第2または第3電位のいずれかを与え、
前記少なくとも一つのセルとは異なる他のセルと、
一方入力端および他方入力端を有する二入力論理ゲート回路と
をさらに備え、
前記少なくとも一つのセルからの出力信号は、前記二入力論理ゲート回路の前記一方入力端に与えられ、
前記制御信号は、前記二入力論理ゲート回路の前記他方入力端に与えられ、
前記二入力論理ゲート回路は、前記制御信号の活性化時には、前記少なくとも一つのセルからの出力信号の論理値を反転して、前記他のセルに与え、前記制御信号の非活性化時には、前記少なくとも一つのセルからの出力信号の論理値をそのまま前記他のセルに与える
半導体装置。 - 複数のセルを配置することにより半導体装置を設計する設計方法であって、
前記複数のセルはそれぞれ、
少なくとも一つのMISFET(Metal Insulator Semiconductor Field Effect Transistor)を有し、かつ、セルの機能を果たす回路部と、
前記回路部に第1電位を供給可能な第1電源線と、
前記回路部に第2または第3電位を供給可能な第2電源線と
を含み、
(a)前記複数のセルを、所定の場合にのみ動作し、それ以外の場合は動作しない第1セル群と、常時動作する第2セル群とに選別するステップと、
(b)前記第1セル群において、前記回路部内の前記MISFETのソースまたはドレインに前記第2電源線を接続するステップと、
(c)前記第2セル群において、前記回路部内の前記MISFETのソースまたはドレインに前記第1電源線を接続するステップと
(d)前記第2セル群のうち、前記第1セル群からの出力信号を受けるものを第3セル群として選別するステップと、
(e)前記第3セル群の各セルに、一方入力端および他方入力端を有する二入力論理ゲート回路を含ませ、前記第1セル群からの出力信号を前記二入力論理ゲート回路の前記一方入力端に与え、前記第2または第3電位のいずれかを選択する制御信号を前記二入力論理ゲート回路の前記他方入力端に与えるステップと
を備え、
前記二入力論理ゲート回路は、前記制御信号の活性化時には、前記第1セル群からの出力信号の論理値を反転して、前記第3セル群の各セルの前記回路部に与え、前記制御信号の非活性化時には、前記第1セル群からの出力信号の論理値をそのまま前記第3セル群の各セルの前記回路部に与える
半導体装置の設計方法。 - 請求項2に記載の半導体装置の設計方法であって、
前記ステップ(a)乃至(c)、または、それらに加えて前記ステップ(d)および(e)の後に、
(f)前記複数のセルを半導体装置内に配置し、前記複数のセル間の配線を行うステップと、
(g)前記配置および配線を検証し、前記検証の結果に応じた補正用セルを前記半導体装置内に導入するステップと
をさらに備え、
ステップ(g)の後に、前記補正用セルも含めた前記複数のセルに対して、再度、前記ステップ(a)乃至(c)、または、それらに加えて前記ステップ(d)および(e)を行う
半導体装置の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP (1) | JP4781729B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000155775A (ja) * | 1998-11-24 | 2000-06-06 | Mitsubishi Electric Corp | 半導体回路設計装置、半導体回路装置、および半導体回路装置の製造方法 |
JP4071379B2 (ja) * | 1998-11-30 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体回路装置 |
JP2001237685A (ja) * | 2000-02-18 | 2001-08-31 | Sony Corp | 半導体集積回路 |
JP2005142205A (ja) * | 2003-11-04 | 2005-06-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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JP2006351831A (ja) | 2006-12-28 |
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