JP2010203898A - 半導体装置のテスト回路、半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置のバーンインテストまたはリークテストの際に、F/Fだけではストレスを印加できない組み合わせ回路のノードにストレスを与えるとともに、半導体装置の回路オーバーヘッドを抑えることができるテスト回路、半導体装置及びその製造方法を提供すること。
【解決手段】本発明によるテスト回路は、組み合わせ回路３１、３２と結合して半導体装置内に配置される。ノードＮ１とノードＮ２の間にはトランスファーゲートスイッチＴＧが接続される。ノードＮ２と電源ＶＤＤの間には第一のトランジスタＴ１が接続される。ノードＮ２とグランドＧＮＤの間には第二のトランジスタＴ２が接続される。トランスファーゲートスイッチＴＧ、第一のトランジスタＴ１、第二のトランジスタＴ２は、半導体装置の外部から供給される少なくとも１つの制御信号に応じて動作する。
【選択図】図１

Description

本発明は、バーンインテストおよびリークテストを目的としたテスト回路に関し、特にバーンインテストおよびリークテストの際に、組み合わせ回路のノードに対してストレスを印加する回路に関する。

半導体装置に対して信頼性の要求が年々高くなっており、様々なテスト手法、テスト回路が考案され採用されている。それらテスト手法のうち、ストレスを加えて劣化の発現を物理的、時間的に加速することで、潜在的故障要因を有する半導体装置を不良として検出するバーンインテストがある。また、回路内の信号配線が他信号または電源配線と短絡する不良を、電源電流の増加として検出するリークテストが一般的によく使用されている。

バーンインテストでは、半導体装置内部回路のあらゆるトランジスタゲートに対し、電源あるいはグランドの電位が供給される時間が均等になるようにストレスを加えることが理想的である。またリークテストでは、半導体装置内部回路の各ノードを電源およびグランドの電位に可変させ、それぞれの状態で電源電流を測定することが理想的である。

図２３に示すように、通常の半導体装置は、組み合わせ回路３０１〜３０３と、フリップフロップ（以下、F/Fと表記）４０１〜４０６により構成されている。また高い不良検出率を実現するために、F/Fをテスト時のみ直列に接続するスキャンテストパス５０１を設けている。これにより、スキャンデータ入力端子２０１から任意のデータを入力してF/Fにそのデータを記憶させ、半導体装置内部の組み合わせ回路間のF/Fが保持する値を外部から設定できるスキャンパステストも一般的によく使用されている。

可能な限り理想的なバーンインテストを実現するために、前記スキャンパステストをバーンインテストに適用し、可能な限り広範囲の回路を活性化させる方法がある（例えば、特許文献３）。また大規模な半導体装置で、スキャンチェーンを構成できないF/Fが存在する場合でも、そのF/Fの出力をトグルさせることで、そのF/Fの出力信号を受け取る組み合わせ回路をできるだけ活性化させ、効率的にストレスを印加する方法も存在する（例えば、特許文献１および２）。なお、特許文献４については後述する。

特開２００６−１３２９９２号公報 特開平１０−１３５７９０号公報 特開平９−８９９９６号公報 特開昭５６−１０８２４２号公報

ところが、スキャンパステストを用いたバーンインテストは、高い比率で半導体装置内の回路を活性化することができるが、組み合わせ回路内部や、スキャンチェーンを構成できないF/Fにつながる組み合わせ回路では、活性化できない回路が存在する。

スキャンチェーンを構成できないF/Fについては、特許文献１および２の手法によりF/F出力のトグルは可能だが、それにつながる組み合わせ回路を活性化することは不可能である。組み合わせ回路内の各ノードを電源またはグランドの電位レベルに設定するためには、組み合わせ回路のあらゆる論理を考慮してパタンを生成する必要が有る。ところが、特に、近年の大規模な半導体装置では膨大なスキャンパターンを生成したとしても、外部端子やF/Fから見て深い階層の組み合わせ回路の内部ノードを固定するのは困難である。同様に、スキャンチェーンを構成できないF/Fを単純にトグルさせただけでは、そのF/Fの出力を受ける組み合わせ回路の論理を考慮できていないため、活性化できない組み合わせ回路が存在することとなる。

活性化できないノードに対して、テスト用のF/Fを追加すれば、該ノードを活性化させることができる。しかし、F/Fは複数のトランスファーゲートスイッチや論理回路を持つ構造であり、インバーターなどのブロックに比べて多数のトランジスタで構成されている。したがって、テスト用のF/Fを多数設けると、回路オーバーヘッドが大きくなってしまう。そのため、活性化できないノードに対して、逐一F/Fを追加することは困難である。

本発明の一態様にかかるテスト回路は、半導体装置に含まれる組み合わせ回路と結合して前記半導体装置内に配置されるテスト回路であって、第１ノードと第２ノードの間に接続された第１スイッチング回路と、第１電位と前記第２ノードの間に接続された第２スイッチング回路と、前記第１電位よりも低い第２電位と前記第２ノードの間に接続された第３スイッチング回路とを備え、前記第１乃至第３スイッチング回路は、前記半導体装置の外部から供給される少なくとも１つの制御信号に応じて動作するものである。

本発明の一態様にかかる半導体装置の製造方法は、第１乃至第３スイッチング回路を備えるテスト回路を、半導体装置に含まれる組み合わせ回路と結合して前記半導体装置内に配置することを含み、第１スイッチング回路は、第１ノードと第２ノードの間に接続され、第２スイッチング回路は、第１電位と前記第２ノードの間に接続され、第３スイッチング回路は、前記第１電位よりも低い第２電位と前記第２ノードの間に接続されるものである。

本発明によれば、このテスト回路を、F/Fだけではストレスを印加することができなかったノードに配置することにより、ストレスを印加することができる。また、このテスト回路を半導体装置に含まれる組み合わせ回路と結合して配置するので、回路オーバーヘッドを抑えることができる。

本発明により、半導体装置のバーンインテストまたはリークテストの際に、F/Fだけではストレスを印加できない組み合わせ回路のノードにストレスを与えるとともに、半導体装置の回路オーバーヘッドを抑えることができる、テスト回路、半導体装置及びその製造方法を提供できる。

発明の実施の形態１に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態１に係るテスト回路を有する半導体装置のブロック図である。 発明の実施の形態２に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態２に係るテストデコーダーの構成を示すブロック図である。 発明の実施の形態２に係るテストデコーダーの真理値表である。 発明の実施の形態２に係るテスト回路を有する半導体装置のブロック図である。 発明の実施の形態３に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態３に係るテストデコーダーの構成を示すブロック図である。 発明の実施の形態３に係るテストデコーダーの真理値表である。 発明の実施の形態３に係るテスト回路を有する半導体装置のブロック図である。 発明の実施の形態４に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態４に係るテスト回路を有する半導体装置のブロック図である。 発明の実施の形態５に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態５に係るテスト回路を有する半導体装置のブロック図である。 発明の実施の形態６に係るトランジスタを含むレイアウト構成図である。 発明の実施の形態６に係るトランジスタを含むレイアウト構成図である。 発明の実施の形態６に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態６に係る出力ブロック及びトランスファーゲートスイッチを含む回路図である。 発明の実施の形態６に係るトランジスタを含むレイアウト構成図である。 発明の実施の形態６に係るトランジスタを含むレイアウト構成図である。 発明の実施の形態６に係るテスト回路およびその周辺回路の構成を示すブロック図である。 発明の実施の形態６に係る入力ブロック及びトランスファーゲートスイッチを含む回路図である。 通常の半導体装置の構成を示すブロック図である。

以下、図面を参照して本発明の実施の形態について説明する。なお、以下の文中においては、ノード等にＬＯＷ信号が入力されている場合には、ＬＯＷレベルすなわちグランド電位が印加され、ＨＩＧＨ信号が入力されている場合には、ＨＩＧＨレベルすなわち電源電位が印加されているものとする。

発明の実施の形態１
まず、図１に示すブロック図を用いて、本発明の実施の形態１に係るテスト回路１の構成及びその周辺回路について説明する。テスト回路１は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタとＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタからなる、トランスファーゲートスイッチＴＧを有する。また、電源ＶＤＤとノードＮ２の間に接続されたＰＭＯＳトランジスタである第一のトランジスタＴ１と、グランドＧＮＤとノードＮ２の間に接続されたＮＭＯＳトランジスタである第二のトランジスタＴ２とを有する。

また、組み合わせ回路３１に接続されているノードＮ１と、組み合わせ回路３２に接続されているノードＮ２は、トランスファーゲートスイッチＴＧを介して接続している。テストモード制御端子ＴＭ１は、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタと正論理で、ＮＯＭＳトランジスタとインバーター論理ブロックＩＮＶ１により生成した反転論理で接続している。テストモード制御端子ＴＭ２は第一のトランジスタＴ１と、テストモード制御端子ＴＭ３は第二のトランジスタＴ２と接続している。

続けて、図２のブロック図を用いて、テスト回路１を組み込んだ半導体装置の構成について説明する。この半導体装置では、図２に示すように、組み合わせ回路３０１〜３０３、フリップフロップ４０１〜４０６、外部端子１０１〜１１０が接続されている。組み合わせ回路３０１〜３０３には、テスト回路１と同様の構成を有するテスト回路１１〜１３が組み込まれている。テスト回路１１〜１３に接続されるテストモード制御端子ＴＭ１〜３と、テストモード制御端子ＴＭ１に接続されるインバーター論理ブロックＩＮＶ１は、半導体装置に１組用意され、同一制御信号は共通に接続されている。また、スキャンテストパス５０１を介して、フリップフロップ４０１〜４０６、スキャンデータ入力端子２０１、スキャンデータ出力端子２０２が接続されている。フリップフロップ４０１〜４０６には、スキャンテストの際にクロック信号を供給するスキャンクロック端子ＣＬＫが接続されている。

次に、テスト回路１の動作について図１を用いて説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、テスト回路１を無効化する。テスト回路１を無効化するには、テストモード制御端子ＴＭ１にＬＯＷ信号を入力してトランスファーゲートスイッチＴＧをＯＮにし、ノードＮ１とノードＮ２を導通状態とする。テストモード制御端子ＴＭ２にＨＩＧＨ信号を入力して、第一のトランジスタＴ１をＯＦＦにし、ノードＮ２と電源ＶＤＤを断線状態とする。テストモード制御端子ＴＭ３にＬＯＷ信号を入力して、第二のトランジスタＴ２をＯＦＦにし、ノードＮ２とグランドＧＮＤを断線状態とする。これにより、ノードＮ１とノードＮ２の導通のみが確保され、組み合わせ回路３１及び３２の間に接続されたテスト回路１は無効化する。

半導体装置のバーンインテストまたはリークテストを行う場合には、テスト回路１を有効化する。テスト回路１を有効化するには、テストモード制御端子ＴＭ１にＨＩＧＨ信号を入力してトランスファーゲートスイッチＴＧをＯＦＦにし、ノードＮ１とＮ２を断線状態とする。これにより、組み合わせ回路３１及び３２の間に接続は遮断され、テスト回路１は有効化する。

ノードＮ２にＨＩＧＨレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＬＯＷ信号を入力して、第一のトランジスタＴ１をＯＮにし、ノードＮ２と電源ＶＤＤを導通状態にする。テストモード制御端子ＴＭ３にＬＯＷ信号を入力して、第二のトランジスタＴ２をＯＦＦにし、ノードＮ２とグランドＧＮＤを断線状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＬＯＷレベルであっても、第一のトランジスタＴ１を介して、ノードＮ１と電源ＶＤＤの間で貫通電流が流れることはない。また、第二のトランジスタＴ２もＯＦＦであるため、第二のトランジスタＴ２を介して、ノードＮ２とグランドＧＮＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＨＩＧＨレベルのストレスを印加できる。

ノードＮ２にＬＯＷレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＨＩＧＨ信号を入力して、第一のトランジスタＴ１をＯＦＦにし、ノードＮ２と電源ＶＤＤを断線状態にする。テストモード制御端子ＴＭ３にＨＩＧＨ信号を入力して、第二のトランジスタＴ２をＯＮにし、ノードＮ２とグランドＧＮＤを導通状態にする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＨＩＧＨレベルであっても、第二のトランジスタＴ２を介して、ノードＮ１とグランドＧＮＤの間で貫通電流が流れることはない。第一のトランジスタＴ１もＯＦＦであるため、第一のトランジスタＴ１を介して、ノードＮ２と電源ＶＤＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＬＯＷレベルのストレスを印加できる。

すなわち、テスト回路１が有効化している場合には、ノードＮ２をＨＩＧＨレベルまたはＬＯＷレベルのどちらにも設定できる。よって、テストモード制御端子ＴＭ１〜３に適切な信号を入力することで、ノードＮ２に対するＨＩＧＨレベル及びＬＯＷレベルのストレス印加の積分時間を均等にすることができる。

また、リーク電流を測定することにより、ノードＮ２がＨＩＧＨレベルの場合はノードＮ２とグランドＧＮＤとの間のショート不良を、ノードＮ２がＬＯＷレベルの場合は、ノードＮ２と電源ＶＤＤとの間のショート不良を検出することが可能である。

続いて、図２に示す半導体装置の回路動作について説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、上述の方法により、テスト回路１１〜１３を無効化する。これにより、テスト回路１１〜１３は、半導体装置の通常動作またはスキャンテストに何ら影響を与えない。

半導体装置のバーンインテストまたはリークテストを行う場合には、外部端子１０１〜１１０から信号を入力する。フリップフロップ４０１〜４０６には、スキャンデータ入力端子２０１から、フリップフロップ４０１〜４０６をシフトレジスタとして接続するスキャンテストパス５０１を介して、スキャンデータ信号を入力する。さらに、スキャンクロック端子ＣＬＫからスキャンクロック信号を入力することで、フリップフロップ４０１〜４０６の保持データを外部から設定する。これにより、スキャンチェーンを構成するフリップフロップ４０１〜４０６と、組み合わせ回路３０１〜３０３のノードを、ＨＩＧＨレベルあるいはＬＯＷレベルに設定することができる。このように、外部端子１０１〜１１０から入力する信号と、スキャンデータを組み合わせることで、スキャンチェーンを構成するフリップフロップと、大半の組み合わせ回路内のノードは電源レベルあるいはグランドレベルに設定することができる。しかし、スキャンチェーンを構成できないフリップフロップや、非常に複雑な信号の組み合わせでしか設定できない組み合わせ回路内などには、ストレスレベルを設定できないノードが残る。

ところが、上述の方法により、テスト回路１１〜１３を有効化すれば、テストモード制御端子ＴＭ２及び３に制御信号を入力して、上述のストレスレベルを設定できないノードに対し、ＨＩＧＨレベルあるいはＬＯＷレベルのストレスを印加できる。

従って、テスト回路１を用いれば、上述のストレスレベルを設定できないノードを活性化させることが可能である。さらに、ＨＩＧＨレベルとＬＯＷレベルのストレス印加の積分時間が均等になるように、テストモード制御端子ＴＭ１〜３を制御することで、理想的なバーンインテストが実現できる。また、リークテストにあっては、ノードをＨＩＧＨレベルとＬＯＷレベルに切り替えて複数回測定することで、ノードと、電源ＶＤＤ及びグランドＧＮＤとの間のショート不良を網羅的に検出することが可能となる。

発明の実施の形態２
図３に示すブロック図を用いて、本発明の実施の形態２に係るテスト回路１の構成及びその周辺回路について説明する。テスト回路１は、図１に示す構成と同様であるので説明を省略する。

組み合わせ回路３１に接続されているノードＮ１と、組み合わせ回路３２に接続されているノードＮ２は、トランスファーゲートスイッチＴＧを介して接続している。テストモード制御端子ＴＭ１は、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタ及びテストデコーダーＴＤと正論理で、トランスファーゲートスイッチＴＧのＮＯＭＳトランジスタとインバーター論理ブロックＩＮＶ１により生成した反転論理で接続している。テストモード制御端子ＴＭ２は、テストデコーダーＴＤと接続している。テストデコーダーＴＤは、テストデコーダー出力信号ノードＴＤＮ１を介して第一のトランジスタＴ１と、テストデコーダー出力信号ノードＴＤＮ２を介して第二のトランジスタＴ２と接続している。

テストデコーダーＴＤは、図４のブロック図に示すように、ＡＮＤ論理ブロックＡＮＤ１、ＡＮＤ論理ブロックＡＮＤ２、インバーター論理ブロックＩＮＶ２、ＮＡＮＤ論理ブロックＮＡＮＤにより構成される。ＡＮＤ論理ブロックＡＮＤ１は、テストモード制御端子ＴＭ１及び２からの信号を入力とする。ＡＮＤ論理ブロックＡＮＤ２は、テストモード制御端子ＴＭ１からの信号と、ＡＮＤ論理ブロックＡＮＤ１の出力信号を入力とし、テストデコーダー出力信号ノードＴＤＮ２へ信号を出力する。インバーター論理ブロックＩＮＶ２は、ＡＮＤ論理ブロックＡＮＤ１の出力信号を入力とする。ＮＡＮＤ論理ブロックＮＡＮＤは、テストモード制御端子ＴＭ１と、インバーター論理ブロックＩＮＶ２の出力信号を入力とし、テストデコーダー出力信号ノードＴＤＮ１へ信号を出力する。

続けて、図６のブロック図を用いて、テスト回路１を組み込んだ半導体装置の構成について説明する。この半導体装置では、図６に示すように、組み合わせ回路３０１〜３０３、フリップフロップ４０１〜４０６、半導体装置の外部端子１０１〜１１０が接続されている。組み合わせ回路３０１〜３０３には、テスト回路１と同様の構成を有するテスト回路１１〜１３が組み込まれている。テスト回路１１〜１３及びテストデコーダーＴＤに接続されるテストモード制御端子ＴＭ１と、テストデコーダーＴＤに接続されるテストモード制御端子ＴＭ２と、テストモード制御端子ＴＭ１に接続されるインバーター論理ブロックＩＮＶ１と、テストデコーダーＴＤとが、半導体装置に１組用意され、同一制御信号は共通に接続されている。また、スキャンテストパス５０１を介して、フリップフロップ４０１〜４０６、スキャンデータ入力端子２０１、スキャンデータ出力端子２０２が接続されている。フリップフロップ４０１〜４０６には、スキャンテスト時のクロックを供給するスキャンクロック端子ＣＬＫが接続されている。

次に、テスト回路１の動作について図３を用いて説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、テスト回路１を無効化する。テスト回路１を無効化するには、テストモード制御端子ＴＭ１にＬＯＷ信号を入力してトランスファーゲートスイッチＴＧをＯＮにし、ノードＮ１とノードＮ２を導通状態とする。この場合には、図５の真理値表に示すように、テストデコーダー出力信号ノードＴＤＮ１にＨＩＧＨ信号が、テストデコーダー出力信号ノードＴＤＮ２にＬＯＷ信号が入力されるので、テストモード制御端子ＴＭ２の制御信号によらずに、第一のトランジスタＴ１及び第二のトランジスタＴ２は、常にＯＦＦとなる。これにより、ノードＮ１とノードＮ２の導通のみが確保され、組み合わせ回路３１及び３２の間に接続されたテスト回路１は無効化する。

半導体装置のバーンインテストまたはリークテストを行う場合には、テスト回路１を有効化する。テスト回路１を有効化するには、テストモード制御端子ＴＭ１にＨＩＧＨ信号を入力してトランスファーゲートスイッチＴＧをＯＦＦにし、ノードＮ１とＮ２を断線状態とする。これにより、組み合わせ回路３１及び３２の間に接続は遮断され、テスト回路１は有効化する。

ノードＮ２にＨＩＧＨレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＬＯＷ信号を入力する。この際、図５の真理値表に示すように、第一のトランジスタＴ１には、テストデコーダー出力信号ノードＴＤＮ１を介してＬＯＷ信号が入力され、第一のトランジスタＴ１はＯＮになり、ノードＮ２と電源ＶＤＤを導通状態にする。一方、第二のトランジスタＴ２には、テストデコーダー出力信号ノードＴＤＮ２を介してＬＯＷ信号が入力され、第二のトランジスタＴ２をＯＦＦにし、ノードＮ２とグランドＧＮＤとを断線状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＬＯＷレベルであっても、第一のトランジスタＴ１を介して、ノードＮ１と電源ＶＤＤの間で貫通電流が流れることはない。また、第二のトランジスタＴ２もＯＦＦであるため、第二のトランジスタＴ２を介して、ノードＮ２とグランドＧＮＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＨＩＧＨレベルのストレスを印加できる。

ノードＮ２にＬＯＷレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＨＩＧＨ信号を入力する。この際、図５の真理値表に示すように、第一のトランジスタＴ１には、テストデコーダー出力信号ノードＴＤＮ１を介してＨＩＧＨ信号が入力され、第一のトランジスタＴ１はＯＦＦになり、ノードＮ２と電源ＶＤＤを断線状態にする。一方、第二のトランジスタＴ２には、テストデコーダー出力信号ノードＴＤＮ２を介してＨＩＧＨ信号が入力され、第二のトランジスタＴ２をＯＮにし、ノードＮ２とグランドＧＮＤを導通状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＨＩＧＨレベルであっても、第二のトランジスタＴ２を介してノードＮ１とグランドＧＮＤの間で貫通電流が流れることはない。第一のトランジスタＴ１もＯＦＦであるため、第一のトランジスタＴ１を介して、ノードＮ２と電源ＶＤＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＬＯＷレベルのストレスを印加できる。

すなわち、テスト回路１が有効化している場合には、ノードＮ２を電源レベルまたはグランドレベルのどちらにも設定できる。よって、テストモード制御端子ＴＭ１及び２に適切な信号を入力することで、ノードＮ２に対する電源レベル及びグランドレベルのストレス印加の積分時間を均等にすることができる。

なお、テスト回路１が無効化されていれば、第一のトランジスタＴ１及び第二のトランジスタＴ２は常にＯＦＦであるので、トランスファーゲートスイッチＴＧを介して貫通電流が流れることはない。さらに、テスト回路１が有効化されている場合でも、トランスファーゲートスイッチＴＧは常にＯＦＦであるので、トランスファーゲートスイッチＴＧを介して貫通電流が流れることはない。つまり、第一のトランジスタＴ１及び第二のトランジスタＴ２の制御を、トランスファーゲートスイッチＴＧの制御と連動させ、トランスファーゲートスイッチＴＧを介した貫通電流が流れることを確実に防止することができる。

一方、図１では、トランスファーゲートスイッチＴＧと第一のトランジスタＴ１及び第二のトランジスタＴ２は独立して動作する。よって、テストモード制御端子ＴＭ１〜３へ信号を入力するタイミングによっては、トランスファーゲートスイッチＴＧを介して貫通電流が流れる危険性がある。本発明の実施の形態２によれば、トランスファーゲートスイッチＴＧを介した貫通電流が流れることを確実に防止できる点で、発明の実施の形態１と比べて有利である。

また、発明の実施の形態１と同様にリークテストを行うことも可能である。

続いて、図６に示す半導体装置の回路動作について説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、上述の方法により、テスト回路１１〜１３を無効化する。これにより、テスト回路１１〜１３は、半導体装置の通常動作またはスキャンテストに何ら影響を与えない。

図６に示す半導体装置では、図１に示す半導体装置の場合と同様に、ストレスレベルを設定できないノードが存在する。この動作原理については、図１に示す半導体装置と同様であるので、説明を省略する。

ところが、上述の方法により、テスト回路１１〜１３を有効化すれば、テストモード制御端子ＴＭ２に制御信号を入力して、上述のストレスレベルを設定できないノードに対し、ＨＩＧＨレベルあるいはＬＯＷレベルのストレスを印加できる。従って、発明の実施の形態１と同様の効果を実現できる。

また、この半導体装置の構成によれば、テストデコーダーＴＤを用いることにより、発明の実施の形態１の場合に比べて、テストモード制御端子ＴＭ３を削減することが可能である。そのため、より簡易的に理想的なバーンインテストまたはリークテストを実現できる。

発明の実施の形態３
本発明の実施の形態３では、発明の実施の形態２の場合におけるテストモード制御端子ＴＭ２を、スキャンクロック端子ＣＬＫに置き換える。

まず、図７に示すブロック図を用いて、テスト回路１の構成及び周辺回路について説明する。図７では、図３のテストモード制御端子ＴＭ２がスキャンクロック端子ＣＬＫに置き換わっている。その他の構成については、図３と同様であるので、説明を省略する。

また、テストデコーダーＴＤについても、図８では、図４のテストモード制御端子ＴＭ２がスキャンクロック端子ＣＬＫに置き換わっている。その他の構成については、図４と同様であるので、説明を省略する。

続けて、図１０のブロック図を用いて、テスト回路１を組み込んだ半導体装置の構成について説明する。図１０では、テストデコーダーＴＤに、図６のテストモード制御端子ＴＭ２に換えて、スキャンクロック端子ＣＬＫが結線されている。その他の構成要素については、図６と同様であるので、説明を省略する。

次に、テスト回路１の動作について図７を用いて説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、発明の実施の形態２と同様にテスト回路１を無効化し、第一のトランジスタＴ１及び第二のトランジスタＴ２は常にＯＦＦとなる。

半導体装置のバーンインテストまたはリークテストを行う場合には、テスト回路１を有効化する。発明の実施の形態２と同様に、テストモード制御端子ＴＭ１にＨＩＧＨ信号を入力して、テスト回路１を有効化できる。

第一のトランジスタＴ１及び第二のトランジスタＴ２は、図９の真理値表に示すように、テストデコーダーＴＤに供給されるスキャンクロック信号と同様の信号が入力される。
スキャンクロック信号がＬＯＷレベルの期間は、第一のトランジスタＴ１には、テストデコーダー出力信号ノードＴＤＮ１を介してＬＯＷ信号が入力され、第一のトランジスタＴ１はＯＮになり、ノードＮ２と電源ＶＤＤを導通状態にする。一方、第二のトランジスタＴ２には、テストデコーダー出力信号ノードＴＤＮ２を介してＬＯＷ信号が入力され、第二のトランジスタＴ２をＯＦＦにし、ノードＮ２とグランドＧＮＤを断線状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＬＯＷレベルであっても、第一のトランジスタＴ１を介して、ノードＮ１と電源ＶＤＤの間で貫通電流が流れることはない。また、第二のトランジスタＴ２もＯＦＦであるため、第二のトランジスタＴ２を介して、ノードＮ２とグランドＧＮＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＨＩＧＨレベルのストレスが印加される。

スキャンクロック信号がＨＩＧＨレベルの期間は、第一のトランジスタＴ１には、テストデコーダー出力信号ノードＴＤＮ１を介してＨＩＧＨ信号が入力され、第一のトランジスタＴ１はＯＦＦになり、ノードＮ２と電源ＶＤＤを断線状態にする。一方、第二のトランジスタＴ２には、テストデコーダー出力信号ノードＴＤＮ２を介してＨＩＧＨ信号が入力され、第二のトランジスタＴ２をＯＮにし、ノードＮ２とグランドＧＮＤを導通状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＨＩＧＨレベルであっても、第二のトランジスタＴ２を介して、ノードＮ１とグランドＧＮＤの間で貫通電流が流れることはない。第一のトランジスタＴ１もＯＦＦであるため、第一のトランジスタＴ１を介して、ノードＮ２と電源ＶＤＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＬＯＷレベルのストレスが印加される。

すなわち、発明の実施の形態２と同様に、ノードＮ２を均等な積分時間で電源レベルまたはグランドレベルのどちらにも設定できる。

続いて、図１０に示す半導体装置の回路動作について説明する。図１０では、図６のテストモード制御端子ＴＭ２を介して供給される制御信号が、スキャンクロック信号に置き換わっている他は、動作原理は同様であるので、説明を省略する。

従って、テストデコーダーＴＤの入力をスキャンクロック信号とすることにより、発明の実施の形態２と同様の効果を実現することができる。また、スキャンクロック信号はＨＩＧＨ信号とＬＯＷ信号を交互に、かつ均等に供給する。そのため、テストモード制御信号の電源レベルとグランドレベルのストレス印加の積分時間が均等になるように特別な調整を行わずとも、自動的にストレス印加の積分時間を均等にすることができる。よって、より簡易的に理想的なバーンインテストまたはリークテストを実現できる。

発明の実施の形態４
まず、図１１に示すブロック図を用いて、本発明の実施の形態４に係るテスト回路２の構成及びその周辺回路について説明する。テスト回路２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるトランスファーゲートスイッチＴＧを有する。また、電源ＶＤＤとノードＮ２の間に、直列に接続されたＰＭＯＳトランジスタである、第一のトランジスタＴ１及び第二のトランジスタＴ２を有する。また、グランドＧＮＤとノードＮ２の間に、直列に接続されたＮＭＯＳトランジスタである、第三のトランジスタＴ３及び第四のトランジスタＴ４とを有する。

また、組み合わせ回路３１に接続されているノードＮ１と、組み合わせ回路３２に接続されているノードＮ２は、トランスファーゲートスイッチＴＧを介して接続している。テストモード制御端子ＴＭ１は、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタ及び第四のトランジスタＴ４と正論理で、トランスファーゲートスイッチＴＧのＮＯＭＳトランジスタ及び第一のトランジスタＴ１とインバーター論理ブロックＩＮＶ１により生成した反転論理で接続している。テストモード制御端子ＴＭ２は第二のトランジスタＴ２及び第三のトランジスタＴ３と接続している。

続けて、図１２のブロック図を用いて、テスト回路２を組み込んだ半導体装置の構成について説明する。この半導体装置では、図１２に示すように、組み合わせ回路３０１〜３０３、フリップフロップ４０１〜４０６、半導体装置の外部端子１０１〜１１０が接続されている。組み合わせ回路３０１〜３０３には、テスト回路１と同様の構成を有するテスト回路２１〜２３が組み込まれている。テスト回路２１〜２３に接続されるテストモード制御端子ＴＭ１及び２と、テストモード制御端子ＴＭ１に接続されるインバーター論理ブロックＩＮＶ１は、半導体装置に１組用意され、同一制御信号は共通に接続されている。また、スキャンテストパス５０１を介して、フリップフロップ４０１〜４０６、スキャンデータ入力端子２０１、スキャンデータ出力端子２０２が接続されている。フリップフロップ４０１〜４０６には、スキャンテスト時のクロックを供給するスキャンクロック端子ＣＬＫが接続されている。

次に、テスト回路２の動作について図１１を用いて説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、テスト回路１を無効化する。テスト回路１を無効化するには、テストモード制御端子ＴＭ１にＬＯＷ信号を入力してトランスファーゲートスイッチＴＧをＯＮにし、ノードＮ１とノードＮ２を導通状態とする。この際、テストモード制御端子ＴＭ１と正論理で接続している第四のトランジスタＴ４には、ＬＯＷ信号が入力される。そのため、第四のトランジスタＴ４はＯＦＦとなり、ノードＮ２とグランドＧＮＤは断線状態となる。また、テストモード制御端子ＴＭ１と反転論理で接続している第一のトランジスタＴ１には、ＨＩＧＨ信号が入力される。そのため、第一のトランジスタＴ１はＯＦＦとなり、ノードＮ２と電源ＶＤＤは断線状態となる。これにより、ノードＮ１とノードＮ２の導通のみが確保され、組み合わせ回路３１及び３２の間に接続されたテスト回路１は無効化する。

半導体装置のバーンインテストまたはリークテストを行う場合には、テスト回路１を有効化する。テスト回路１を有効化するには、テストモード制御端子ＴＭ１にＨＩＧＨ信号を入力してトランスファーゲートスイッチＴＧをＯＦＦにし、ノードＮ１とＮ２を断線状態とする。これにより、組み合わせ回路３１及び３２の間に接続は遮断され、テスト回路１は有効化する。この際、テストモード制御端子ＴＭ１と正論理で接続している第四のトランジスタＴ４には、ＨＩＧＨ信号が入力され、第四のトランジスタＴ４はＯＮとなる。また、テストモード制御端子ＴＭ１と反転論理で接続している第一のトランジスタＴ１には、ＬＯＷ信号が入力され、第一のトランジスタＴ１はＯＮとなる。これにより、テストモード制御端子ＴＭ２に信号を入力することにより、第二のトランジスタＴ２及び第三のトランジスタＴ３を動作させて、ノードＮ２のストレス印加レベルの制御が可能となる。

ノードＮ２にＨＩＧＨレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＬＯＷ信号を入力して、第二のトランジスタＴ２をＯＮにするとともに、第三のトランジスタＴ３をＯＦＦにする。よって、ノードＮ２と電源ＶＤＤは導通状態に、ノードＮ２とグランドＧＮＤとは断線状態となる。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＬＯＷレベルであっても、第一のトランジスタＴ１及び第二のトランジスタＴ２を介して、ノードＮ１と電源ＶＤＤの間で貫通電流が流れることはない。また、第四のトランジスタＴ４はＯＮであるが、第三のトランジスタＴ３はＯＦＦであるため、ノードＮ２とグランドＧＮＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＨＩＧＨレベルのストレスを印加できる。

ノードＮ２にＬＯＷレベルのストレスを印加する場合は、テストモード制御端子ＴＭ２にＨＩＧＨ信号を入力して、第二のトランジスタＴ２をＯＦＦにするとともに、第三のトランジスタＴ３をＯＮにする。よって、ノードＮ２と電源ＶＤＤは断線状態に、ノードＮ２とグランドＧＮＤは導通状態となる。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＨＩＧＨレベルであっても、第三のトランジスタＴ３及び第四のトランジスタＴ４を介して、ノードＮ１とグランドＧＮＤの間で貫通電流が流れることはない。また、第一のトランジスタＴ１はＯＮであるが、第二のトランジスタＴ２はＯＦＦであるため、ノードＮ２と電源ＶＤＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＬＯＷレベルのストレスを印加できる。

すなわち、テスト回路１が有効化している場合には、ノードＮ２を電源レベルまたはグランドレベルのどちらにも設定できる。よって発明の実施の形態１の場合と同様のバーンインテストまたはリークテストを行うことができる。

なお、テスト回路２が無効化されていれば、第一のトランジスタＴ１及び第四のトランジスタＴ４は常にＯＦＦであるので、トランスファーゲートスイッチＴＧを介して貫通電流が流れることはない。さらに、テスト回路２が有効化されている場合でも、トランスファーゲートスイッチＴＧは常にＯＦＦであるので、トランスファーゲートスイッチＴＧを介して貫通電流が流れることはない。つまり、第一のトランジスタＴ１及び第四のトランジスタＴ４の制御をトランスファーゲートスイッチＴＧの制御と連動させ、トランスファーゲートスイッチＴＧを介した貫通電流が流れることを確実に防止することができる。そのため、発明の実施の形態２と同様の効果を実現することができる。

続いて、図１２に示す半導体装置の回路動作について説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、上述の方法により、テスト回路２１〜２３を無効化する。これにより、テスト回路２１〜２３は、半導体装置の通常動作またはスキャンテストに何ら影響を与えない。

図１２に示す半導体装置では、図１に示す半導体装置の場合と同様に、ストレスレベルを設定できないノードが存在する。この動作原理については、図１に示す半導体装置と同様であるので、説明を省略する。

ところが、上述の方法により、テスト回路２１〜２３を有効化すれば、テストモード制御端子ＴＭ２に制御信号を入力して、上述のストレスレベルを設定できないノードに対し、ＨＩＧＨレベルあるいはＬＯＷレベルのストレスを印加できる。

従って、テスト回路２を用いれば、上述のストレスレベルを設定できないノードを活性化させることが可能である。さらに、ＨＩＧＨレベルとＬＯＷレベルのストレス印加の積分時間が均等になるように、テストモード制御端子ＴＭ１及び２を制御することで、発明の実施の形態１と同様の効果を実現することができる。

また、図１２に示すテスト回路２を備える半導体装置では、図６に示す半導体装置と比べ、テストデコーダーＴＤが不要であるにもかかわらず、同様の効果を実現することができる。よって、より簡易的に理想的なバーンインテストまたはリークテストを実現できる。

発明の実施の形態５
本発明の実施の形態５では、発明の実施の形態４の場合におけるテストモード制御端子ＴＭ２を、スキャンクロック端子ＣＬＫに置き換える。

まず、図１３に示すブロック図を用いて、本発明の実施の形態５に係るテスト回路２の構成及び周辺回路について説明する。図１３では、図１１のテストモード制御端子ＴＭ２が、スキャンクロック端子ＣＬＫに置き換わっている。その他の構成については、図１１と同様であるので、説明を省略する。

続けて、図１４のブロック図を用いて、テスト回路２を組み込んだ半導体装置の構成について説明する。図１４では、テスト回路２１〜２３に、図６のテストモード制御端子ＴＭ２に換えて、スキャンクロック端子ＣＬＫが結線されている。その他の構成要素については、図１２と同様であるので、説明を省略する。

次に、テスト回路２の動作について図１３を用いて説明する。半導体装置が通常動作をする場合、またはスキャンテストなどの他のテストを行う場合には、発明の実施の形態４と同様の方法で、テスト回路２を無効化する。したがって、第一のトランジスタＴ１及び第四のトランジスタＴ４も常にＯＦＦとなる。

半導体装置のバーンインテストまたはリークテストを行う場合には、テスト回路２を有効化する。発明の実施の形態４と同様に、テストモード制御端子ＴＭ１にＨＩＧＨ信号を入力して、テスト回路２を有効化できる。

第二のトランジスタＴ２及び第三のトランジスタＴ３には、スキャンクロック信号が入力される。スキャンクロック信号がＬＯＷレベルの期間は、第二のトランジスタＴ２にはＬＯＷ信号が入力され、第二のトランジスタＴ２はＯＮになり、ノードＮ２と電源ＶＤＤを導通状態にする。一方、第三のトランジスタＴ３にはＬＯＷ信号が入力され、第三のトランジスタＴ３をＯＦＦにし、ノードＮ２とグランドＧＮＤを断線状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＬＯＷレベルであっても、第一のトランジスタＴ１及び第二のトランジスタＴ２を介して、ノードＮ１と電源ＶＤＤの間で貫通電流が流れることはない。また、第四のトランジスタＴ４はＯＮであるが、第三のトランジスタＴ３はＯＦＦであるため、ノードＮ２とグランドＧＮＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＨＩＧＨレベルのストレスを印加できる。

スキャンクロック信号がＨＩＧＨレベルの期間は、第二のトランジスタＴ２にはＨＩＧＨ信号が入力され、第二のトランジスタＴ２はＯＦＦになり、ノードＮ２と電源ＶＤＤを断線状態にする。一方、第三のトランジスタＴ３にはＨＩＧＨ信号が入力され、第三のトランジスタＴ３をＯＮにし、ノードＮ２とグランドＧＮＤを導通状態とする。これにより、トランスファーゲートスイッチＴＧがＯＦＦであるため、ノードＮ１の信号状態が不定またはＨＩＧＨレベルであっても、第三のトランジスタＴ３及び第四のトランジスタＴ４を介して、ノードＮ１とグランドＧＮＤの間で貫通電流が流れることはない。また、第一のトランジスタＴ１はＯＮであるが、第二のトランジスタＴ２はＯＦＦであるため、ノードＮ２と電源ＶＤＤの間で貫通電流が流れることはない。従って、ノードＮ２のみにＬＯＷレベルのストレスを印加できる。

すなわち、発明の実施の形態４と同様に、ノードＮ２を電源レベルまたはグランドレベルのどちらにも設定できる。

続いて、図１４に示す半導体装置の回路動作について説明する。本発明の実施の形態５においては、図１２のテストモード制御端子ＴＭ２を介して供給される制御信号が、スキャンクロック信号に置き換わっている他は、動作原理は同様であるので説明を省略する。

従って、テスト回路２の入力にスキャンクロック信号を用いることにより、発明の実施の形態５と同様の効果を実現することができる。また、スキャンクロック信号はＨＩＧＨ信号とＬＯＷ信号を交互に、かつ均等に供給する。そのため、テストモード制御信号の電源レベルとグランドレベルのストレス印加の積分時間が均等になるように特別な調整を行わずとも、自動的にストレス印加の積分時間を均等にすることができる。よって、より簡易的に理想的なバーンインテストまたはリークテストを実現できる。

発明の実施の形態６
ここでは、上述のテスト回路１または２を構成するトランジスタ及びトランスファーゲートスイッチが、組み合わせ回路を構成する論理ブロックに組み込むことが可能であることを説明する。図１５〜２２は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む素子が、基板上がマトリクス状に配置されるレイアウトの構成図および回路図である。ＣＭＯＳトランジスタをマトリクス状に配置することは一般的に行われており、例えば、特許文献４の図８に、従来の構造として説明されている。また、図１５、１６、１９、２０のレイアウト構成図は、本発明の実施の形態６を説明するための基本的な構成のみ、簡易的に記載している。

まず、図１５乃至１８を用いて、本発明のテスト回路のうち、トランスファーゲートスイッチを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが、組み合わせ回路を構成する論理ブロックに組み込むことが可能であることを説明する。図１５はＣＭＯＳトランジスタの一般的なレイアウト構成図である。Ｎウェル領域ＮｗｅｌｌにＰＭＯＳトランジスタが、Ｐウェル領域ＰｗｅｌｌにＮＭＯＳトランジスタが、共通のゲートＧＡＴＥによりアレイ状に形成されている。ＰＭＯＳトランジスタのソース側には電源ＶＤＤ、ＮＭＯＳトランジスタのドレイン側にはグランドＧＮＤが接続されている。また、共通のゲートＧＡＴＥに、同一の信号がゲート入力信号パスＧＴ０により接続されている。本構成によるブロックの出力は、ノードＮ１となる。

図１７は、図７において、組み合わせ回路３１に組み込まれている出力ブロック３３を追記したブロック図である。出力ブロック３３は、ゲート入力信号パスＧＴ０からの入力信号に応じて、ノードＮ１へゲート入力信号パスＧＴ０に入力された信号の反転信号を出力する。なお、出力ブロック３３のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、実際のレイアウト上では同一のノードに並列接続された複数のトランジスタで構成されるが、図１７では、まとめて１つのトランジスタとして表している。

図１８は、出力ブロック３３とテスト回路１に含まれるトランスファーゲートスイッチＴＧのみを表示した回路図である。図１７でまとめて１つのトランジスタで表した部分は、実際には４つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタが並列に接続される。また、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタのゲートには、ゲート入力信号パスＧＴＰが接続される。一方、ＮＭＯＳトランジスタのゲートには、ゲート入力信号パスＧＴＮが接続される。この出力ブロック３３の構成は、図１５に示す構成と等価である。

図１６は、出力ブロック３３のＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを使用して、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを追加するレイアウト例を示す構成図である。図１６に示す構成は、図１８に示す回路図と等価である。ノードＮ２はＮウェル領域Ｎｗｅｌｌと接続し、ゲート入力信号パスＧＴＰが接続されたゲートＧＡＴＥとともに、トランスファーゲートスイッチＴＧのＰＭＯＳトランジスタを構成する。また、ノードＮ２はＰウェル領域Ｐｗｅｌｌと接続し、ゲート入力信号パスＧＴＮが接続されたゲートＧＡＴＥとともに、トランスファーゲートスイッチＴＧのＮＭＯＳトランジスタを構成する。これによれば、出力ブロック３３のＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌをそのまま使用するため、新規にトランスファーゲートスイッチＴＧのためのＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを用意する場合と比べて、面積オーバーヘッドを低減することが可能となる。

図１６の構成によれば、図７に示すトランスファーゲートスイッチＴＧのみならず、図１、３、１１、１３に示すトランスファーゲートスイッチＴＧを組み合わせ回路に組み込むことが可能であるのは勿論である。

次に、図１９乃至２２を用いて、図１３に示す直列に接続された第一〜第四のトランジスタＴ１〜４が、組み合わせ回路を構成する論理ブロックに組み込むことが可能であることを説明する。図１９は、ＣＭＯＳトランジスタの一般的なレイアウト構成であり、Ｎウェル領域ＮｗｅｌｌにＰＭＯＳトランジスタが、Ｐウェル領域ＰｗｅｌｌにＮＭＯＳトランジスタが、共通のゲートＧＡＴＥによりアレイ状に形成されている。ＰＭＯＳトランジスタのソース側には電源ＶＤＤ、ＮＭＯＳトランジスタのドレイン側にはグランドＧＮＤがそれぞれ接続されている。また、共通のゲートＧＡＴＥに、同一の信号がノードＮ２により接続されている。本構成のブロックの出力はノードＮ３となる。

図２１は、図１３において、組み合わせ回路３２に組み込まれる入力ブロック３４を追記した回路図である。入力ブロック３４はノードＮ３へ、ノードＮ２から入力される信号の反転信号を出力する構成となる。なお、入力ブロック３４のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、実際のレイアウト上では同一のノードに並列接続された複数のトランジスタで構成されるが、図２１ではまとめて１つのトランジスタとして表している。

図２２は、入力ブロック３４とテスト回路に含まれる第一〜第四のトランジスタＴ１〜４のみを表示した回路図である。入力ブロック３４のうち、図２１でまとめて１つのトランジスタで表した部分は、実際には３つのＰＭＯＳトランジスタと３つのＮＭＯＳトランジスタが並列に接続された構成となる。この入力ブロック３４の構成は、図１９で示す構成と等価である。

図２０は、入力ブロック３４のＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを使用して、第一〜四のトランジスタＴ１〜４を追加する例を示すレイアウト構成図である。図２０に示す構成は、図２２に示す回路図と等価である。ゲート入力信号パスＧＴ１がゲートＧＡＴＥに接続し、第一のトランジスタＴ１を形成する。ゲート入力信号パスＧＴ２がゲートＧＡＴＥに接続し、第二のトランジスタＴ２及び第三のトランジスタＴ３を形成する。ゲート入力信号パスＧＴ３がゲートＧＡＴＥに接続し、第四のトランジスタＴ４を形成する。なお、第一のトランジスタＴ１と第四のトランジスタＴ４を分離するために、第一のトランジスタＴ１と第四のトランジスタＴ４のゲートは分離している。第二のトランジスタＴ２及び第三のトランジスタＴ３のソース及びドレインは、ノードＮ２へ接続している。これによれば、入力ブロック３４のＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌをそのまま使用するため、新規に第一〜四のトランジスタＴ１〜４のためのＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを用意する場合と比べて、面積オーバーヘッドを低減することが可能となる。

図２０の構成によれば、図１３示す直列に接続した第一〜四のトランジスタＴ１〜４のみならず、図１１に示すトランジスタを組み合わせ回路に組み込むことが可能である。また、トランジスタの数は４個に限られず、図１、３、７に示すように第一のトランジスタＴ１と第二のトランジスタＴ２が直列に接続されている場合でも、組み合わせ回路に組み込むことができるのは勿論である。

他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図４に示すブロック図及び図５に示す真理値表にかかるテストデコーダーＴＤは、前述の論理を実現するための一例であり、同様の機能を実現できる回路であれば、他の構成でもよい。また、図８に示すブロック図及び図９に示す真理値表にかかるテストデコーダーＴＤにおいても同様である。

図１０では、例として、スキャンテスト時にフリップフロップへ供給されるスキャンクロック信号を、テストデコーダーＴＤへ入力しているが、他のクロック信号を入力してもよい。バーンインテストを行う際にクロック信号を供給できるのであれば、半導体装置内の他のクロック信号を使用しても、同様の効果を持つバーンインテストまたはリークテストを行うことができる。また、図１４における場合でも同様である。

図１６及び図２０では、テスト回路に直接接続する組み合わせ回路の出力ブロック３３及び入力ブロック３４のＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを使用したが、テスト回路の周囲に存在する組み合わせ回路であれば、テスト回路と直接接続しない出力ブロック及び入力ブロックのＰウェル領域Ｐｗｅｌｌ及びＮウェル領域Ｎｗｅｌｌを使用することも可能である。

１、２ テスト回路
１１〜１３、２１〜２３ テスト回路
３１、３２ 組み合わせ回路
３３ 出力ブロック ３４ 入力ブロック
１０１〜１１０ 外部端子
２０１ スキャンデータ入力端子
２０２ スキャンデータ出力端子
４０１〜４０６ フリップフロップ
５０１ スキャンテストパス
ＣＬＫ スキャンクロック端子
ＧＮＤ グランド
ＩＮＶ１、２ インバーター論理ブロック
Ｎ１〜３ ノード
ＡＮＤ１、２ ＡＮＤ論理ブロック
ＮＡＮＤ ＮＡＮＤ論理ブロック
Ｔ１〜４ トランジスタ
ＴＤ テストデコーダー
ＴＤＮ１、２ テストデコーダー出力信号ノード
ＴＧ トランスファーゲートスイッチ
ＴＭ１〜３ テストモード制御端子
ＶＤＤ 電源
Ｎｗｅｌｌ Ｎウェル領域
Ｐｗｅｌｌ Ｐウェル領域
ＧＡＴＥ ゲート
ＧＴ０〜３、ＧＴＰ、ＧＴＮ ゲート入力信号パス

Claims (11)

1. 半導体装置に含まれる組み合わせ回路と結合して前記半導体装置内に配置されるテスト回路であって、
   第１ノードと第２ノードの間に接続された第１スイッチング回路と、
   第１電位と前記第２ノードの間に接続された第２スイッチング回路と、
   前記第１電位よりも低い第２電位と前記第２ノードの間に接続された第３スイッチング回路とを備え、
   前記第１乃至第３スイッチング回路は、前記半導体装置の外部から供給される少なくとも１つの制御信号に応じて動作する、
   テスト回路。
2. 前記テスト回路は、スキャンチェーンに含まれる複数のフリップフロップの間又はスキャンチェーンに含まれるフリップフロップと前記半導体装置の信号端子の間に、前記組み合わせ回路とともに配置される、
   請求項１に記載のテスト回路。
3. 前記第１乃至３スイッチング回路が、それぞれ独立して動作することを特徴とする、
   請求項１または２に記載のテスト回路。
4. 前記第１スイッチング回路がＯＮであれば、前記第２スイッチング回路及び前記第３スイッチング回路はＯＦＦとなり、
   前記第１スイッチング回路がＯＦＦであれば、前記第２スイッチング回路または前記第３スイッチング回路のいずれか一方のみをＯＮにすることができることを特徴とする、
   請求項１または２に記載のテスト回路。
5. 前記第２スイッチング回路及び前記第３スイッチング回路は、クロック信号に同期して動作することを特徴とする、
   請求項４に記載のテスト回路。
6. 前記クロック信号は、スキャンテストの際にスキャンチェーンに含まれるフリップフロップに供給されるスキャンクロック信号であることを特徴とする、
   請求項５に記載の半導体装置のテスト回路。
7. 前記第１スイッチング回路はトランスファーゲートを含む、
   請求項１乃至６のいずれか一項に記載のテスト回路。
8. 前記第２スイッチング回路は、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタを含み、
   前記第３スイッチング回路は、ＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタを含む、
   請求項１乃至７のいずれか一項に記載のテスト回路。
9. 前記テスト回路を構成する前記第１乃至第３スイッチング回路は、半導体装置に含まれる組み合わせ回路を構成する論理ブロックに組み込まれていることを特徴とする
   請求項１乃至８のいずれか一項に記載のテスト回路。
10. 請求項１乃至９のいずれか一項に記載の前記テスト回路を備える半導体装置。
11. 第１乃至第３スイッチング回路を備えるテスト回路を、半導体装置に含まれる組み合わせ回路と結合して前記半導体装置内に配置することを含み、
    第１スイッチング回路は、第１ノードと第２ノードの間に接続され、
    第２スイッチング回路は、第１電位と前記第２ノードの間に接続され、
    第３スイッチング回路は、前記第１電位よりも低い第２電位と前記第２ノードの間に接続される、
    半導体装置の製造方法。

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