JP2020035804A - 半導体装置、電子回路および半導体装置の検査方法 - Google Patents

Abstract

【課題】マルチボンディングにおいて一部のワイヤのみが断線した場合には、機能・特性面でその断線を直接検知することはできない。【解決手段】半導体装置は、第一、第二および第三のパッドを有する半導体チップと、電源電位または基準電位が供給される第一および第二の外部端子と、前記第一の外部端子と前記第一および第二のパッドとを接続する第一および第二のワイヤと、前記第二の外部端子と前記第三のパッドとを接続する第三のワイヤと、を備える。前記半導体チップは、さらに、前記第一および第二のパッドに接続される第一の内部配線と、前記第三のパッドに接続される第二の内部配線と、検出回路と、を備える。前記検出回路は、前記第一および第二の内部配線に電流を流す電流源と、前記電流源と前記第一および第二の内部配線との間に接続される第一および第二の抵抗素子と、前記第一および第二の抵抗素子に生じる相対的な電位差を増幅して検出信号を出力する増幅回路と、を備える。【選択図】図１

Description

本開示は半導体装置に関し、例えばマルチボンディングが行われる半導体装置に適用可能である。

半導体チップに設けられている電極パッドは、ワイヤを介してリード端子にワイヤボンディングされている。リード端子は、半導体チップ内に形成されている回路にワイヤを介して電源電圧を供給し、信号を入出力し、あるいは半導体チップ内の回路の出力電圧を受け入れる役割を果たす。半導体チップに複数の電極パッドを設け、それぞれの電極パッドを同一のリード端子にワイヤボンディングする場合がある（いわゆるマルチボンディング）。

特開２０１６−１４５７２０号公報 特開２００７−１６５３６８号公報

複数のワイヤが接続されている一の外部端子（例えば接地端子）において一部のワイヤのみが断線（ワイヤ自身の切断、外部端子とワイヤとの分離、電極パッドとワイヤとの分離等のオープン状態）になった場合でも、別のワイヤの電気的接続は維持されるので、機能・特性面でその断線を直接検知することはできない。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は、二つの電源電位または基準電位に接続される接続線にそれぞれ所定電流を流し、当該二つの接続線の電圧の差分を増幅して出力する検出回路を備える。

上記半導体装置によれば、オープン状態を検知することができる。

実施形態の半導体装置の構成を示す図 実施例の半導体装置の構成を示す図 封止体に実装された半導体チップとワイヤと外部端子との関係を表す図 図２の電流源の構成を示す回路図 図２の増幅回路の構成を示す回路図 図２の増幅回路の出力先を示すブロック図 トリミング回路の構成を示す図 トリミングのフローチャート 第一変形例の半導体装置の構成を示す図 第二変形例の電子回路の構成を示す図 図１０の電子回路の初回の検査処理動作を示すフローチャート 図１０の電子回路の二回目以降の検査処理動作を示すフローチャート

以下、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

まず、実施形態の半導体装置について図１を用いて説明する。図１は実施形態の半導体装置の構成を示す図である。

半導体装置１は、第一パッド２１ａ、第二パッド２１ｂおよび第三パッド２２を有する半導体チップ２と、第一外部端子３と、第二外部端子４と、第一外部端子３と第一パッド２１ａとを接続する第一ワイヤ５ａと、第一外部端子３と第二パッド２１ｂとを接続する第二ワイヤ５ｂと、第二外部端子４と第三パッド２２とを接続する第三ワイヤ６と、を備える。

半導体チップ２は、さらに、第一パッド２１ａおよび第二パッド２１ｂに接続される第一内部配線２３と、第三パッド２２に接続される第二内部配線２４と、検出回路２５と、を備える。検出回路２５は、第一内部配線２３および第二内部配線２４に電流を流す電流源Dと、電流源２５１と第一内部配線２３との間に接続される第一抵抗素子Ｒｓ１と、電流源２５１と第二内部配線２４との間に接続される第二抵抗素子Ｒｓ２と、第一抵抗素子Ｒｓ１と第二抵抗素子Ｒｓ２に生じる相対的な電位差（ΔＶ＝Ｖａ−Ｖｂ）を増幅して検出信号（ＤＴＣＴ）を出力する増幅回路２５２と、を備える。

第一外部端子３および第二外部端子４には第一電位（Ｖ１）が供給され、電流源２５１には第二電位（Ｖ２）が供給される。例えば、第一外部端子３および第二外部端子４は接地用外部端子で基準電位（Ｖ１＝０）が供給され、電流源２５１には電源電位（Ｖ２）が供給される。ここで、電源電位は正電位でも負電位でもよい。よって、Ｖ２＞Ｖ１＝０、またはＶ２＜Ｖ１＝０である。

また、第一外部端子３および第二外部端子４は電源用外部端子で電源電位（Ｖ１）が供給され、電流源２５１には接地電位（Ｖ２）が供給されてもよい。ここで、電源電位は正電位でも負電位でもよい。よって、Ｖ１＞Ｖ２＝０、またはＶ１＜Ｖ２＝０である。

また、第一外部端子３および第二外部端子４は電源用外部端子で正電位の電源電位（Ｖ１）が供給され、電流源２５１には負電位の電源電位（Ｖ２）が供給されてもよい。よって、Ｖ１＞０＞Ｖ２である。

また、第一外部端子３および第二外部端子４は電源用外部端子で負正電位の電源電位（Ｖ１）が供給され、電流源２５１には正電位の電源電位（Ｖ２）が供給されてもよい。よって、Ｖ２＞０＞Ｖ１である。

実施形態によれば、半導体装置１内にある第一外部端子３に接続された第一ワイヤ５ａおよび第二ワイヤ５ｂの何れか一つが断線しても、その抵抗値の変化に伴う電位差の変化から断線故障を検出することができる。すなわち、第一ワイヤ５ａまたは第二ワイヤ５ｂ自身の切断、第一外部端子３と第一ワイヤ５ａまたは第二ワイヤ５ｂとの分離、第一パッド２１ａと第一ワイヤ５ａとの分離、第二パッド２１ｂと第二ワイヤ５ｂとの分離等のオープン故障を検出することができる。

以下、第一外部端子３および第二外部端子４は接地用外部端子で基準電位（Ｖ１＝０）が供給され、電流源２５１には正電位の電源電位（Ｖ２）が供給される例について説明する。

次に、実施例の半導体装置について図２、３を用いて説明する。図２は実施例の半導体装置の構成を示す図である。図３は封止体に実装された半導体チップとワイヤと外部端子との関係を表す図である。

半導体装置１は、例えばマイクロコントローラ（以下、ＭＣＵという。）と連携してシステムを構成する車載用ＡＳＩＣである。

図２に示すように、実施例の半導体装置１は、半導体チップ２と、接地電位が供給される第一外部端子３と、接地電位が供給される第二外部端子４と、第一ワイヤ５ａと、第二ワイヤ５ｂと、第三ワイヤ６と、これらを封止する封止体７と、を備える。半導体チップ２は第一パッド２１ａ、第二パッド２１ｂおよび第三パッド２２を有する。第一ワイヤ５ａは第一外部端子３と第一パッド２１ａとを接続するボンディングワイヤである。第二ワイヤ５ｂは第一外部端子３と第二パッド２１ｂとを接続するボンディングワイヤである。第三ワイヤ６は第二外部端子４と第三パッド２２とを接続するボンディングワイヤである。ボンディングワイヤは例えば金、アルミニウム、銅などの金属細線である。

図３に示すように、半導体装置１は第一外部端子３および第二外部端子４以外にも、電源電圧が供給される外部端子および信号を入力および／または出力する外部端子を備え、半導体チップ２は電源電電圧が供給される外部端子とボンディングワイヤで接続されるパッドおよび信号を入力および／または出力する外部端子とボンディングワイヤで接続されるパッドを備える。

例えば、半導体チップ２はリードフレームのダイパッド（不図示）に搭載され、第一外部端子３はリードフレームのインナリード３ａとアウタリード３ｂで構成され、第二外部端子４はリードフレームのインナリード４ａとアウタリード４ｂで構成されている。インナリード３ａ、４ａは封止体７の内側に位置し、第一ワイヤ５ａ、第二ワイヤ５ｂ、第三ワイヤ６が接続される。アウタリード３ｂ，４ｂは封止体７の外側に位置し、プリント基板等に設けられる外部配線とはんだ等で接続される。封止体７は例えば樹脂であり、すなわち、半導体チップ２等は樹脂封止されている。

図２に示すように、半導体チップ２は、さらに、第一内部配線２３と、第二内部配線２４と、検出回路２５と、検査時のみ検出回路２５の動作を有効にする検査モード制御回路（TEST MODE CONTROLLER）２６とを備える。第一内部配線２３および第二内部配線２４はアルミニウムや銅等の金属膜で形成されている。第一外部端子３および第二外部端子４から第一内部配線２３および第二内部配線２４を介して内部の集積回路まで至る配線等のインピーダンス、特に配線抵抗は小さく、例えば１Ω未満である。

検出回路２５は、検出回路２５内の第一内部配線２３および第二内部配線２４に電流を流す電流源２５１と、電流源２５１に接続される第一抵抗素子Ｒｓ１および第二抵抗素子Ｒｓ２と、第一抵抗素子Ｒｓ１と第二抵抗素子Ｒｓ２とに生じる相対的な電位差（ΔV）をＡ倍に増幅した電圧（Ａ・ΔＶ）を検出信号（ＤＴＣＴ）として出力する増幅回路２５２と、を備える。電流源２５１は基準電圧（ＶＲＥＦ）に基づいて電流を生成するカレントミラー電流源であり、第一電流源２５１ａと第二電流源２５１ｂとを有する。

検査モード制御回路２６は、例えば半導体装置１の外部からの制御信号によってワイヤ故障の有無を診断する動作モード（検査モード）に設定され、検査モードの時のみ検出回路２５の動作を有効にする一方、検出回路２５以外の回路の動作を無効にする。

次に、検出回路２５の詳細について図４、５を用いて説明する。図４は図２の電流源の構成を示す回路図である。図５は図２の増幅回路の構成を示す回路図である。

図４に示すように、電流源２５１は、例えば、定電流レギュレータＣＣＲ１と、カレントミラー回路ＣＭＣ１と、スイッチＣＳＷ１と、を備える。定電流レギュレータＣＣＲ１はオペアンプＯＰ１と抵抗値がｒｃの抵抗素子ＲｃとＮチャネル型ＭＯＳトランジスタＭＮ１とを有し、基準電圧（ＶＲＥＦ）に基づいて定電流（＝ＶＲＥＦ／ｒｃ)を生成する。カレントミラー回路ＣＭＣ１はダイオード接続されたＰチャネル型ＭＯＳトランジスタＭＰ２とＰチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４とを有し、定電流レギュレータＣＣＲ１で生成された定電流をコピーし二つのチャネル（Ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４）から電流（Ｉ０）を出力する。スイッチＣＳＷ１はカレントミラー回路ＣＭＣ１のＰチャネル型ＭＯＳトランジスタＭＰ２，ＭＰ３，ＭＰ４のゲートと電源（ＶＤＤ）との間に設けられたＰチャネル型ＭＯＳトランジスタＭＰ１を有し、カレントミラー回路ＣＭＣ１のＯＮ／ＯＦＦを制御する。

通常動作時、検査モード制御回路２６から送出される制御信号（ＤＭ１）がローレベルになり、Ｐチャネル型ＭＯＳトランジスタＭＰ１はＯＮ状態になるため、カレントミラー回路ＣＭＣ１のＰチャネル型ＭＯＳトランジスタＭＰ２のゲート−ソース間の電圧はゼロになり、カレントミラー回路ＣＭＣ１はＯＦＦになる。すなわち、第一抵抗素子Ｒｓ１および第一抵抗素子Ｒｓ２へ電流は出力されない。

検査モード動作時、制御信号（ＤＭ１）がハイレベルになり、カレントミラー回路ＣＭＣ１にあるＰチャネル型ＭＯＳトランジスタＭＰ２に電流（＝ＶＲＥＦ／ｒｃ)が流れ、Ｐチャネル型ＭＯＳトランジスタＭＰ２のゲート−ソース間の電圧が大きくなる。これによってカレントミラー回路ＣＭＣ１はＯＮ（アクティブ状態）になり、二つの出力チャネル（Ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４）にはＰチャネル型ＭＯＳトランジスタＭＰ２に流れる電流の整数倍にコピーされた電流（Ｉ０）が流れる。これらの電流が、それぞれ第一抵抗素子Ｒｓ１および第一抵抗素子Ｒｓ２に出力される。

図５に示すように、増幅回路２５２は、電流源ＣＣＲ２、カレントミラー回路ＣＭＣ２等を有する差動増幅器であり、カレントミラー回路ＣＭＣ２のＯＮ／ＯＦＦを制御するスイッチＣＳＷ２と、回路の内部ノードＮ１，Ｎ２を固定するＮチャネル型ＭＯＳトランジスタＭＮ１１，ＭＮ１２と、出力ノードＮ３を固定するＮチャネル型ＭＯＳトランジスタＭＮ１３と、を備える。Ｐチャネル型ＭＯＳトランジスタＭＰ１５，ＭＰ１６およびＮチャネル型ＭＯＳトランジスタＭＮ１４，ＭＮ１５は差動増幅器のコア回路を構成する。第一内部ノードＮａが接続される非反転入力端子（＋）はＰチャネル型ＭＯＳトランジスタＭＰ１６のゲートに接続され、第二内部ノードＮｂが入力される反転入力端子（−）はＰチャネル型ＭＯＳトランジスタＭＰ１５のゲートに接続される。検出信号（ＤＴＣＴ）はＮチャネル型ＭＯＳトランジスタＭＮ１６のドレインが出力される。スイッチＣＳＷ２はカレントミラー回路ＣＭＣ２のＰチャネル型ＭＯＳトランジスタＭＰ１２，ＭＰ１３，ＭＰ１４のゲートと電源（ＶＤＤ）との間に設けられたＰチャネル型ＭＯＳトランジスタＭＰ１１を有する。

通常動作時、検査モード制御回路２６から出力される制御信号（ＤＭ１）がローレベルになり、Ｐチャネル型ＭＯＳトランジスタＭＰ１１はＯＮ状態になるため、カレントミラー回路ＣＭＣ２は停止し増幅回路２５２内の各部には電流が流れなくなる。このとき、制御信号（ＤＭ２）はハイレベルになり、Ｎチャネル型ＭＯＳトランジスタＭＮ１１，Ｍ１２，ＭＮ１３はＯＮになり増幅回路２５２の内部ノードＮ１，Ｎ２および出力ノードＮ３を接地電位に落としてＮチャネル型ＭＯＳトランジスタＭＮ１４，ＭＮ１５，ＭＮ１６をＯＦＦにする。

検査モード動作時、制御信号（ＤＭ１）がハイレベル、制御信号（ＤＭ２）がローレベルになり、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、Ｎチャネル型ＭＯＳトランジスタＭＮ１１，Ｍ１２，ＭＮ１３はＯＦＦになり、増幅回路２５２内の各部に電流が流れるので、正常に増幅動作が行われる。

検査モード動作時では、上述したように、検査モード制御回路２６は電流源２５１および増幅回路２５２を動作可能状態（オン状態）にする。これにより、第一電流源２５１ａの電流（Ｉ０）が、第一抵抗素子Ｒｓ１を経由して第一外部端子３に流れ、第二電流源２５１ｂの電流（Ｉ０）が、第二抵抗素子Ｒｓ２を経由して第二外部端子４に流れる。その経路上のインピーダンス、すなわち、第一外部端子３の抵抗値、第一ワイヤ５ａの抵抗値、第二ワイヤ５ｂの抵抗値、第一内部配線２３の抵抗値および第一抵抗素子Ｒｓ１の抵抗値と、第一電流源２５１ａの電流（Ｉ０）との積できまる電圧降下が発生し、第一外部端子３に接続されている第一内部ノードＮａの電位（Ｖａ）が上昇する。また、第二外部端子４の抵抗値、第三ワイヤ６の抵抗値、第二内部配線２４の抵抗値、第二抵抗素子Ｒｓ２の抵抗値と、第二電流源２５１ｂの電流（Ｉ０）との積できまる電圧降下が発生し、第二外部端子４に接続されている第二内部ノードＮｂの電位（Ｖｂ）が上昇する。増幅回路２５２はＶａとＶｂとの電位差（ΔV＝Ｖａ−Ｖｂ）を増幅し、アナログ電圧（Ａ・ΔＶ）を検出信号（ＤＴＣＴ）として送出する。ここで、Ａは増幅回路２５２の増幅度である。

ワイヤ一本の抵抗値をｒとすると、ワイヤが一本切れた場合の第一外部端子３までのワイヤの抵抗値はｒ／２→ｒに増加する。この変化によって、増幅回路２５２の入力電圧差（ΔV）は、（ｒ×Ｉ０）／２だけ増加する。例えば、ｒ＝０．１Ω、Ｉ０＝１mAであれば、ΔVの増分は５０μVになる。

第一ワイヤ５ａおよび第二ワイヤ５ｂのいずれか一方が断線した場合には、ΔVが正方向に増加し、検出信号（ＤＴＣＴ）の電圧も増加する。この検出信号（ＤＴＣＴ）の電圧変化によって、片方のワイヤのみの断線故障を検知することができる。

次に、検出信号（ＤＴＣＴ）による断線故障の検知について図６を用いて説明する。図６は図２の増幅回路の出力先を示すブロック図である。

図６に示すように、送出された検出信号（ＤＴＣＴ）は、例えば、検出回路２５に比較器２５３を設け、所定の閾値電圧（Ｖｔｈ１）と比較する。これによって、半導体装置１内で独立してワイヤの断線の有無を診断することができる。断線と診断される場合は、比較器２５３の結果に基づいてただちに半導体チップ２を停止させてもよいし、断線したことを示すフラグを検査モード制御回路２６内のレジスタ２６２に格納し、例えばシリアルインタフェース等のＩ／Ｏインタフェース２８を介して半導体装置１の外部へ送出してもよい。その場合は、半導体装置１の外部装置、例えばＭＣＵに入力され、ＭＣＵによって半導体装置１の動作状態を制御することができる。また、ＭＣＵからの制御信号はＩ／Ｏインタフェース２８を介して検査モード制御回路２６に入力し、検査モード制御回路２６は半導体装置１の動作を制御する。なお、後述するトリミングのため、検出信号（ＤＴＣＴ）は出力パッド３０を介して半導体装置１の外部に出力することが可能である。よって、半導体装置１の出荷前の最終動作確認工程において、テスタによりワイヤの断線の有無を検査することができる。

次に、上述とは別の断線故障の検知について説明する。
図２に示すように、第一外部端子３に接続される第一内部配線２３と第二外部端子４に接続される第二内部配線２４との間に第一ダイオード２７ａおよび第二ダイオード２７ｂが互いに逆方向になるように接続されている。すなわち、第一ダイオード２７ａは第一内部配線２３から第二内部配線２４に電流が流れるように設けられ、第二ダイオード２７ｂは第二内部配線２４から第一内部配線２３に電流が流れるように設けられている。なお、第一ダイオード２７ａおよび第二ダイオード２７ｂは第一内部配線２３と第二内部配線２４との間にＥＳＤ保護素子２７を配置し、その寄生ダイオードとして形成してもよい。

これにより、第一ワイヤ５ａおよび第二ワイヤ５ｂの両方が断線した場合または半導体装置１の外側で第一外部端子３の実装がオープンになった場合でも、第一外部端子３に接続される第一内部配線２３は第一ダイオード２７ａを経由して第二外部端子４に電流が流れるため、第一ダイオード２７ａでの電圧降下分だけ第一内部ノードＮａの電位（Ｖａ）が上昇し、検出信号（ＤＴＣＴ）も正方向に増加する。この検出信号（ＤＴＣＴ）の電圧変化によって、第一ワイヤ５ａおよび第二ワイヤ５ｂの両方の断線故障および第一外部端子３の実装のオープン故障を検知することができる。

また、第三ワイヤ６が断線した場合または半導体装置１の外側で第二外部端子４の実装がオープンになった場合は、第二外部端子４に接続される第二内部配線２４は第二ダイオード２７ｂを経由して第一外部端子３に電流が流れるため、第二ダイオード２７ｂでの電圧降下分だけ第二内部ノードＮｂの電位（Ｖｂ）が上昇し、検出信号（ＤＴＣＴ）が負方向に増加する。この検出信号（ＤＴＣＴ）の電圧変化によって、第三ワイヤ６の断線故障および第二外部端子４の実装のオープン故障を検知することができる。

次に、第一抵抗素子Ｒｓ１および第二抵抗Ｒｓ２のトリミングについて図７、８を用いて説明する。図７はトリミング回路の構成を示す図である。図８はトリミングのフローチャートである。

図７に示すように、第一抵抗素子Ｒｓ１および第二抵抗Ｒｓ２は複数の抵抗素子Ｒｓが縦続接続されて構成されている。トリミング回路２９は、抵抗素子Ｒｓに並列に接続されるスイッチ２９ａ，２９ｂ，２９ｃと、スイッチ２９ａ，２９ｂ，２９ｃの開閉を制御するデコーダ＆ヒューズ回路２９２と、を備える。デコーダ＆ヒューズ回路２９２はトリミング信号（ＴＲＭ）をデコードしてスイッチ２９ａ，２９ｂ，２９ｃの開閉を制御する信号（ＣＳａ，ＣＳｂ，ＣＳｃ）を生成し、信号（ＣＳａ，ＣＳｂ，ＣＳｃ）を固定するための電気ヒューズを備える。Ｉ／Ｏインタフェース２８を介してＭＣＵから入力される制御信号に基づいて検査モード制御回路２６の論理回路（LOGIC）２６３はトリミング信号（ＴＲＭ）を生成する。なお、図７では、分かり易くするため抵抗素子Ｒｓは五個、スイッチは三個の例を示しているが、これに限定されるものではなく、トリミングの精度に合わせて抵抗素子Ｒｓおよびスイッチの個数を変更してもよいことはいうまでもない。

上述の構成により、第一抵抗素子Ｒｓ１および第二抵抗素子Ｒｓ２はトリミング可能である。半導体装置１の出荷前の動作確認工程において第一抵抗素子Ｒｓ１および第二抵抗素子Ｒｓ２のトリミングを行う。このトリミング方法について図８を用いて説明する。

図示しない半導体試験装置（テスタ）は半導体装置１の検査モード制御回路２６を検査モードに設定し、検査モード制御回路２６は検出回路２５を有効にする（ステップＳ１）。テスタは出力パッド３０から出力される検出信号（ＤＴＣＴ）の電圧（Ａ・ΔＶ）を計測する（ステップＳ２）。テスタは検出信号（ＤＴＣＴ）の電圧（Ａ・ΔＶ）が所定の範囲内（例えば、０±０．０１Ｖ）かどうかを判定する（ステップＳ３）。ＮＯの場合は、テスタは電圧（Ａ・ΔＶ）に基づいた制御信号を検査モード制御回路２６に送出し、トリミング回路２９によって、スイッチ２９ａ，２９ｂ，２９ｃを開閉し、第一抵抗素子Ｒｓ１または第二抵抗素子Ｒｓ２の抵抗値を変更し（ステップＳ４）、ステップＳ２に戻る。ＹＥＳの場合は、電気ヒューズを切断してスイッチ２９ａ，２９ｂ，２９ｃを開閉し固定しトリミングを終了する（ステップＳ５）。

なお、正常時は増幅回路２５２の二つの入力電圧差（ΔＶ）が所定値（例えばゼロ）になるように第一抵抗素子Ｒｓ１または第二抵抗素子Ｒｓ２をトリミングする例を説明したが、入力電圧差（ΔＶ）の所定値は０Ｖに限定されるものではなく、例えば１Ｖや−１Ｖ等であってもよい。

また、本実施例において、第一外部端子３に第一ワイヤ５ａおよび第二ワイヤ５ｂの二本が接続される構成を示しているが、インピーダンスの変化を利用してその電圧変化からワイヤ断線を検出するので、三本以上のワイヤであってもよい。

実施例の構成によれば、第一外部端子３および第二外部端子４に係る経路のどこかで断線によるオープン故障が発生した場合を検知することができるだけでなく、二本以上のワイヤ（例えば第一ワイヤ５ａ、第二ワイヤ５ｂ）を有する第一外部端子３において、ワイヤのいずれか一方が断線した場合でも検知することができる。

また、実施例の構成において、第一抵抗素子Ｒｓ１および第二抵抗素子Ｒｓ２がトリミング可能であるので、初期状態における増幅回路２５２の入力電圧差（ΔV）を任意の値（例えばゼロＶ）に調整できるので、その後の検出量の変化を把握しやすくなる。

実施例の半導体装置は、接地端子（第一外部端子３または第二外部端子４）のワイヤの断線有無を任意のタイミングで検査し故障診断することが可能である。二つ以上の接地端子の何れかの経路におけるオープン故障した場合の機能的影響について、暴走等の致命的な機能喪失が無いようにすることが可能である。

＜変形例＞
以下、実施例の代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、複数の変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。

（第一変形例）
図９は第一変形例の半導体装置の構成を示す図である。
第一変形例においては、実施例（図２）の半導体装置に対して、更に、第三外部端子８第四ワイヤ９ａおよび第五ワイヤ９ｂが加わる構成である。これに伴い、半導体チップ２は、さらに、第三外部端子８と第四ワイヤ９ａによって接続される第四パッド３０ａと、第三外部端子８と第五ワイヤ９ｂによって接続される第五パッド３０ｂと、第四パッド３０ａおよび第五パッド３０ｂに接続される第三内部配線３１と、を備える。半導体チップ２は、さらに、第三内部配線３１から第二内部配線２４に電流を流すように接続される第三ダイオード２７ｃと、第二内部配線２４から第三内部配線３１に電流を流すように接続される第四ダイオード２７ｄと、を備える。また、検出回路２５は、さらに、第三内部配線３１に電流を流す第三電流源２５１ｃと、第三電流源２５１ｃに接続される第三抵抗素子Ｒｓ３と、選択スイッチ２５４と、を備える。選択スイッチ２５４は、検査モード制御回路２６の制御により、第一内部ノードＮａの電位（Ｖａ）と第三内部ノードＮｃの電位（Ｖｃ）のいずれか一方を選択し増幅回路２５２に入力する。

なお、実施例は二本のワイヤを有する接地用外部端子が一つしかないことに対し、第一変形例は実施例と同様の接地用外部端子が二つある場合に相当するものである。ワイヤが二本接続された接地用外部端子が二つであることに限定されるものではなく、三つ以上あってもよい。

第一変形例において、二本のワイヤが接続される接地用外部端子は二つある。検査モードにおいて、ワイヤの断線の有無を検出したい側の第一内部ノードＮａの電位（Ｖａ）または第三内部ノードＮｃの電位（Ｖｃ）を選択スイッチ２５４によって選択し、増幅回路２５２に入力する。

第一変形例によれば、実施例の効果に加え、診断したい接地用外部端子が複数ある場合でも、少ない回路構成によって選択的に断線故障の有無を診断することができる。特に、複数のドライバーチャネルを有する半導体装置においては、チャネル毎に接地用外部端子を備えるケースが多いため、少ない回路構成にて、各接地用外部端子の断線診断を行うことができる。

（第二変形例）
図１０は第二変形例の電子回路の構成を示す図である。
第二変形例の電子回路１００は半導体装置１とＭＣＵ４０とを備える。第二変形例においては、実施例（図２）の半導体装置１に対して、さらに、検出信号（ＤＴＣＴ）を外部に送出する出力端子１０と、増幅回路２５２の出力が接続される出力パッド３２と、出力端子１０と出力パッド３０とを接続するワイヤ１１と、入力端子１２と、入力パッド３３と、入力端子１２と入力パッド３３とを接続するワイヤ１３と、を備える。

ＭＣＵ４０は、出力端子１０が接続される入力端子４１と、検出信号（ＤＴＣＴ）をデジタル信号に変換するＡ／Ｄ変換器４２と、演算処理回路であるＣＰＵ４３と、フラッシュメモリ４４と、シリアルインタフェース等のＩ／Ｏインタフェース４５と、入力端子１２が接続される出力端子４６と、を備える。ＣＰＵ４３の動作を制御するソフトウェアプログラムは例えばフラッシュメモリ４４に書き込まれている。

次に、電子回路１００に組み込まれた半導体装置１の初回の検査について図１１を用いて説明する。図１１は図１０の電子回路における初回の検査処理動作を示すフローチャートである。

電子回路１００に組み込まれた半導体装置１の検査の初期値をＭＣＵ４０に記録するために、半導体装置１は検査モード制御回路２６を検査モードに設定して検出回路２５を有効にする（ステップＳ１１）。半導体装置１はアナログ電圧である検出信号（ＤＴＣＴ）を出力パッド３０、ワイヤ１１および出力端子１０を介して外部のＭＣＵ４０へ送出する（ステップＳ１２）。ＭＣＵ４０は入力端子４１から入力された検出信号（ＤＴＣＴ）をＡ／Ｄ変換器４２によってデジタル信号に変換する（ステップＳ１３）。ＭＣＵ４０はデジタル信号に変換された検出信号をＣＰＵ４３によってフラッシュメモリ４４に記録する（ステップＳ１４）。このフラッシュメモリ４４に記録された検査信号の初期値をＶＤ０とする。

次に、電子回路１００の半導体装置１が使用され、任意の時間が経過後（例えば所定時間の経過後）に検査する場合（二回目以降の検査）について図１２を用いて説明する。図１２は図１０の電子回路の二回目以降の検査処理動作を示すフローチャートである。

半導体装置１は、ステップＳ１１と同様に検査モード制御回路２６を検査モードに設定して検出回路２５を有効にする（ステップＳ２１）。半導体装置１は、ステップＳ１２と同様にアナログ電圧である検出信号（ＤＴＣＴ）を外部のＭＣＵ４０へ送出する（ステップＳ２２）。ＭＣＵ４０は、ステップＳ１３と同様に入力された検出信号（ＤＴＣＴ）をＡ／Ｄ変換器４２によってデジタル信号に変換する（ステップＳ２３）。ここで、デジタル信号に変換された検査信号の値をＶ１とする。

ＭＣＵ４０内のＣＰＵ４３にて、フラッシュメモリ４４から前回の検出信号の値（ＶＤ０）を読み出し（ステップＳ２４）、ステップＳ２３でデジタ変換されたＶＤ１とステップＳ２４で読み出されたＶ０とから、変化量（ｄＶ＝｜ＶＤ１−ＶＤ０｜）を演算する（ステップＳ２５）。次に、ＣＰＵ４３にて、予め設定された所定の閾値（Ｖｔｈ２）と変化量（ｄＶ）とを比較し（ステップＳ２６）、ｄＶがＶｔｈ２を超過する場合（ＹＥＳの場合）は、半導体装置１の第一ワイヤ５ａ等のワイヤが劣化しインピーダンスが増加したと見なして、異常と判定する（ステップＳ２７）。これは、ワイヤの断線の予兆を検出する予測診断である。ただし、ワイヤが断線している場合も検出することができる。なお、所定の閾値（Ｖｔｈ２）は、例えば第一ワイヤ５ａ等のワイヤの酸化、ワイヤと半導体チップ２の第一パッド２１ａ等のパッドとの接触面の酸化や、外部からの応力ストレスによるワイヤとパッドとの接触面積の縮退などの経時劣化要因から使用者によって任意に設定される。

ステップＳ２７の予測診断でＣＰＵ４３が半導体装置１を異常と判定した場合は、ＣＰＵ４３は、出力端子４６から半導体装置１へ制御信号を送出する。該制御信号により、例えば検査モード制御回路２６が半導体チップ２の動作を無効にして半導体装置１を停止させたり、検査モード制御回路２６が半導体チップ２を低消費電力へ移行するモードや安全動作のため機能動作を限定するモード（例えば、大電流が流れる回路に限定してその機能を抑制または停止させる）に移行させたりする。

ステップＳ２６でＮＯの場合は、ＶＤ１を新たなＶＤ０としてフラッシュメモリ４４に記録（上書き）する（ステップＳ２８）。新たに記録されたＶＤ０は、次回検査時に再び図８のフローに則り比較演算する際の基準として使用される。

第二変形例によれば、ワイヤ断線の有無を０または１で判断するだけでなく、フラッシュメモリに格納された前回の検出信号の値と比較することで検出信号の変化、すなわち、ワイヤ抵抗の変化をモニタすることができる。つまり、単なるワイヤ断線の有無だけでなく、マイクロコントローラでの演算処理によって、ワイヤ断線の可能性を予測診断することができる。

以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。

例えば、実施例では、半導体チップ２はリードフレームのダイパッドに搭載される例を説明したが、半導体チップ２は配線基板に搭載され、ワイヤは配線基板の表面の端子に接続され、半導体チップ２とワイヤと配線基板の表面が封止され、配線基板の裏面の端子が封止体の外に露出するようにしてもよい。

また、実施例では、比較器２５３を検出回路２５内に設ける例を説明したが、これに限定されるものではなく、例えば検査モード制御回路２６内に設けてもよい。

また、実施例では、レジスタ２６２を検査モード制御回路２６内に設ける例を説明したが、これに限定されるものではなく、例えば検出回路２５内に設けてもよい。

また、実施例では、論理回路（LOGIC）２６３を検査モード制御回路２６内に設ける例を説明したが、これに限定されるものではなく、例えば検出回路２５内に設けてもよい。

第二変形例では、ＭＣＵによりワイヤ断線の予測診断を行う例を説明したが、半導体装置１内にＡ／Ｄ変換器、ＣＰＵおよびフラッシュメモリを設けて、半導体装置１によりワイヤ断線の予測診断を行うようにしてもよい。

第二変形例では、新しい検出信号の値（ＶＤ１）と前回の検出信号の値（ＶＤ０）の差分により断線予測し、ＶＤ１を新たなＶＤ０としてフラッシュメモリ４４に格納する例を説明したが、初回の検出信号の値をＶＤ０、二回目の検出信号の値をＶＤ１、ｎ回目の検出信号の値をＶＤｎ−１として、それぞれフラッシュメモリ４４に格納し、検出信号の値の増加傾向により予測診断を行ってもよい。

１・・・半導体装置
２・・・・半導体チップ
２１ａ・・・第一パッド
２１ｂ・・・第二パッド
２２・・・・第三パッド
２３・・・・第一内部配線
２４・・・・第二内部配線
２５・・・・検出回路
２５１・・・・電流源
２５２・・・・増幅回路
Ｒｓ１・・・・第一抵抗素子
Ｒｓ２・・・・第二抵抗素子
３・・・・第一外部端子
４・・・・第二外部端子
５ａ・・・第一ワイヤ
５ｂ・・・第二ワイヤ
６・・・・第三ワイヤ

Claims (14)

1. 第一、第二および第三のパッドを有する半導体チップと、
   電源電位または基準電位が供給される第一および第二の外部端子と、
   前記第一の外部端子と前記第一および第二のパッドとを接続する第一および第二のワイヤと、
   前記第二の外部端子と前記第三のパッドとを接続する第三のワイヤと、
   を備え、
   前記半導体チップは、さらに、
   前記第一および第二のパッドに接続される第一の内部配線と、
   前記第三のパッドに接続される第二の内部配線と、
   検出回路と、
   を備え、
   前記検出回路は、
   前記第一および第二の内部配線に電流を流す電流源と、
   前記電流源と前記第一および第二の内部配線との間に接続される第一および第二の抵抗素子と、
   前記第一および第二の抵抗素子に生じる相対的な電位差を増幅して検出信号を出力する増幅回路と、
   を備える半導体装置。
2. 請求項１の半導体装置において、
   前記半導体チップは、さらに、検査時のみ前記検出回路の動作を有効にする検査モード制御回路を備え、
   前記電流源は基準電圧に基づいて電流を生成し、前記第一の内部配線に電流を流す第一のカレントミラー電流源と、前記第二の内部配線に電流を流す第二のカレントミラー電流源とを有する半導体装置。
3. 請求項１の半導体装置において、
   前記第一および第二の抵抗素子はトリミング可能な抵抗素子である半導体装置。
4. 請求項１の半導体装置において、
   さらに、前記第一の内部配線と前記第二の内部配線との間に接続される第一および第二のダイオードを備え、
   前記第一のダイオードの通電方向と前記第二のダイオードの通電方向とが互いに逆向きになるように接続されている半導体装置。
5. 請求項２の半導体装置において、さらに、
   第三の外部端子と、
   前記第三の外部端子に接続される第四および第五のワイヤと、
   を備え、
   前記半導体チップは、さらに、
   前記第四のワイヤが接続される第四のパッドと、
   前記第五のワイヤが接続される第五のパッドと、
   前記第四および第五のパッドに接続される第三の内部配線と、
   を備え、
   前記検出回路は、さらに、
   前記第三の内部配線に電流を流す第三のカレントミラー電流源と、
   前記第三のカレントミラー電流源と前記第三の内部配線との間に接続される第三の抵抗素子と、
   前記第一のカレントミラー電流源と前記第一の抵抗素子との第一の接続ノードと、前記第三のカレントミラー電流源と前記第三の抵抗素子との第三の接続ノードと、を選択して前記増幅回路に入力する選択スイッチと、
   を備える半導体装置。
6. 第一半導体装置と第二半導体装置とを備える電子回路であって、
   前記第一半導体装置は、
   第一、第二および第三のパッドと、前記第一および第二のパッドに接続される第一の内部配線と、前記第三のパッドに接続される第二の内部配線と、検出回路と、を有する半導体チップと、
   電源電位または基準電位が供給される第一および第二の外部端子と、
   前記第一の外部端子と前記第一および第二のパッドとを接続する第一および第二のワイヤと、
   前記第二の外部端子と前記第三のパッドとを接続する第三のワイヤと、
   を備え、
   前記検出回路は、
   前記第一および第二の内部配線に電流を流す電流源と、
   前記電流源と前記第一および第二の内部配線との間に接続される第一および第二の抵抗素子と、
   前記第一および第二の抵抗素子に生じる相対的な電位差を増幅して検出信号を出力する増幅回路と、
   を備え、
   前記第二半導体装置は、
   前記第一半導体装置から出力される検出信号をデジタルに変換し出力するアナログ／デジタル変換器と、
   前記アナログ／デジタル変換器から出力されるデジタル信号を演算する演算処理回路と、
   前記演算処理回路によって制御され、前記デジタル信号を記録するフラッシュメモリと、
   を備え、
   前記演算処理回路は、前記アナログ／デジタル変換器から出力される前記デジタル信号と前記フラッシュメモリに記録されている第二のデジタル信号との差分を演算し、前記差分が所定の閾値を超える場合は前記第一半導体装置に制御信号を出力する電子回路。
7. 請求項６の電子回路において、
   前記半導体チップは、さらに、検査時のみ前記検出回路の動作を有効にする検査モード制御回路を備え、
   前記電流源は基準電圧に基づいて電流を生成し、前記第一の内部配線に電流を流す第一のカレントミラー電流源と、前記第二の内部配線に電流を流す第二のカレントミラー電流源とを有する電子回路。
8. 請求項６の電子回路において、
   前記第一および第二の抵抗素子はトリミング可能な抵抗素子である電子回路。
9. 請求項６の電子回路において、
   前記半導体チップは、さらに、前記第一の内部配線と前記第二の内部配線との間に接続される第一および第二のダイオードを備え、
   前記第一のダイオードの通電方向と前記第二のダイオードの通電方向とが互いに逆向きになるように接続されている電子回路。
10. 請求項７の電子回路において、
    前記第一半導体装置は、さらに、
    第三の外部端子と、
    前記第三の外部端子に接続される第四および第五のワイヤと、
    を備え、
    前記半導体チップは、さらに、
    前記第四のワイヤが接続される第四のパッドと、
    前記第五のワイヤが接続される第五のパッドと、
    前記第四および第五のパッドに接続される第三の内部配線と、
    を備え、
    前記検出回路は、さらに、
    前記第三の内部配線に電流を流す第三のカレントミラー電流源と、
    前記第三のカレントミラー電流源と前記第三の内部配線との間に接続される第三の抵抗素子と、
    前記第一のカレントミラー電流源と前記第一の抵抗素子との第一の接続ノードと、前記第三のカレントミラー電流源と前記第三の抵抗素子との第三の接続ノードと、を選択して前記増幅回路に入力する選択スイッチと、
    を備える電子回路。
11. 第一、第二および第三のパッドと前記第一および第二のパッドに接続される第一の内部配線と前記第三のパッドに接続される第二の内部配線とを有する半導体チップと、電源電位または基準電位が供給される第一および第二の外部端子と、前記第一の外部端子と前記第一および第二のパッドとを接続する第一および第二のワイヤと、前記第二の外部端子と前記第三のパッドとを接続する第三のワイヤと、を備える半導体装置の検査方法であって、
    （ａ１）前記第一の内部配線と第一の抵抗素子に電流を流すステップと、
    （ｂ１）前記第二の内部配線と第二の抵抗素子に電流を流すステップと、
    （ｃ１）前記第一および第二の抵抗素子に生じる相対的な電位差を増幅して検出信号を出力するステップと、
    を含む半導体装置の検査方法。
12. 請求項１１の半導体装置の検査方法において、さらに、
    （ｄ１）前記検出信号をデジタル変換したＶＤ０を得るステップと、
    （ｅ１）前記ＶＤ０をメモリに記録するステップと、
    を含み、
    前記（ａ１）から（ｅ１）ステップは前記半導体装置がシステムに組み込まれた後に行う半導体装置の検査方法。
13. 請求項１２の半導体装置の検査方法において、さらに、
    （ａ２）前記第一の内部配線と前記第一の抵抗素子に電流を流すステップと、
    （ｂ２）前記第二の内部配線と前記第二の抵抗素子に電流を流すステップと、
    （ｃ２）前記第一および第二の抵抗素子に生じる相対的な電位差を増幅して検出信号を出力するステップと、
    （ｄ２）前記（ｃ２）ステップで出力された前記検出信号をデジタル変換したＶＤ１を得るステップと、
    （ｆ）前記ＶＤ０と前記ＶＤ１との差分が所定値を超えている場合、ワイヤ劣化と判定するステップと、
    （ｇ）前記ＶＤ０と前記ＶＤ１との差分が所定値を超えていない場合、前記ＶＤ１を前記メモリに記録するステップと、
    を含み、
    前記（ａ２）から（ｄ２）ステップは前記（ａ１）から（ｅ１）ステップが行われてから所定期間経過後に行う半導体装置の検査方法。
14. 請求項１３の半導体装置の検査方法において、さらに、
    （ｈ）前記（ｆ）ステップ後、前記半導体装置を停止させたり、低消費電力モードに移行させたり、または安全動作のため機能動作を限定するモードに移行させたりするステップを含む半導体装置の検査方法。

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