JP2007155444A - 断線検出装置 - Google Patents

Abstract

【課題】複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意の２つのチップを結ぶ配線が断線したことを各チップ自身が簡易な構成で検出可能な断線検出装置を提供すること。
【解決手段】第１断線検出回路Ａ２は、出力端子ＡＴの電位が上限電位よりも高くなった場合、または、下限電位よりも低くなった場合に、配線Ｚが断線状態であることを検出する。また、第２断線検出回路Ｂ２は、入力端子ＢＴの電位がＶｃｃの２分の１付近（すなわち、ＨｉとＬｏｗの中間付近）となった場合に、配線が断線状態であること検出する。これにより、チップとは別に発信回路やウォッチドッグタイマを設けなくとも、出力端子と入力端子とを結ぶ配線が断線したことを、各チップ自身が検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましいのである。
【選択図】図１

Description

本発明は、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、チップ間を接続する配線の断線を検出する断線検出装置に関する。

従来、複数のチップを有するパッケージの検査を行う装置が公知である。例えば特許文献１の装置では、第１チップと第２チップが内部パッドによって接続され、２つのチップが通常の動作を行うための通常動作モードと、２つのチップにおけるリーク電流の有無を調べるためのテストモードとを有する。テストモード信号がＨｉにセットされると、従来装置は動作モードをテストモードへ移行し、第１チップおよび第２チップと、２つのチップを結ぶ内部パッドとを電気的に切り離す。そして、テスト用レジスタから出力される信号から、リーク電流を測定する。
特開２００２−１３１４００号公報

このように、従来装置では２つのチップを電気的に切り離し、テスト用レジスタから出力される信号によって発生するリーク電流を測定することによって検査を行っている。しかしながら、従来装置では、２つのチップを結ぶ配線の断線検出については考慮されていない。これに対しては、チップとは別に発信回路やウォッチドッグタイマを設けて検出することが考えられるが、装置の構成が複雑になり、設計面およびコスト面からも好ましくない。

本発明は、上記の問題に鑑みてなされたものであり、複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意の２つのチップを結ぶ配線が断線したことを各チップ自身が簡易な構成で検出可能な断線検出装置の提供を目的とする。

上記目的を達成するために、請求項１に記載の断線検出装置では、第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、第１のチップの出力端子と第２のチップの入力端子とを接続する配線が断線したことを検出する断線検出装置であって、配線の非断線時において、出力端子および入力端子の電位は、第１のチップおよび第２のチップの相互のインピーダンスにより、所定の上限電位よりも低いハイ電位付近、または所定の下限電位よりも高いロウ電位付近となるよう構成され、第１のチップに設けられ、出力端子の電位が上限電位よりも高くなった場合、または、下限電位よりも低くなった場合に、配線が断線したことを検出する第１断線検出手段と、第２のチップに設けられ、入力端子の電位が、ハイ電位よりも所定電位以上低く、かつ、ロウ電位よりも所定電位以上高い場合に、配線が断線したことを検出する第２断線検出手段とを備えることを特徴とする。

このように、本発明の断線検出装置では、配線の非断線時には、出力端子および入力端子の電位は、第１のチップおよび第２のチップの相互のインピーダンスにより、所定の上限電位よりも低いハイ電位付近、または所定の下限電位よりも高いロウ電位付近となるよう構成される。第１のチップ自身が配線の断線を検出するための第１断線検出手段は、第１のチップに設けられ、出力端子の電位が上限電位よりも高くなった場合、または、下限電位よりも低くなった場合に、配線が断線したことを検出する。また、第２のチップ自身が配線の断線を検出するための第２断線検出手段は、第２のチップに設けられ、入力端子の電位が、ハイ電位よりも所定電位以上低く、かつ、ロウ電位よりも所定電位以上高い場合に、配線が断線したことを検出する。これにより、チップとは別に発信回路やウォッチドッグタイマを設けなくとも、出力端子と入力端子とを結ぶ配線が断線したことを、各チップ自身が検出することができる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましい。

請求項２に記載のように、第１断線検出手段は、出力端子の電位が上限電位よりも大きいか否かを比較する上限比較回路と、出力端子の電位が下限電圧よりも小さいか否かを比較する下限比較回路とを有し、上限比較回路および下限比較回路の比較結果から、出力端子の電位が上限電位よりも高くなった、または、下限電位よりも低くなったことを判別することが望ましい。上限比較回路と下限比較回路とを用いることにより、前述した配線の断線を第１チップから確実に検出できる。

請求項３に記載のように、第２断線検出手段は、入力端子の電位が、所定電位である第１電位よりも高い場合に動作する第１コンパレータ回路と、所定電位である第２電位よりも低い場合に動作する第２コンパレータ回路とを有し、第１電位は、第２電位よりも低くなるよう設定され、第１コンパレータ回路と第２コンパレータ回路とが両方動作した場合に、入力端子の電位が、ハイ電位よりも所定電位以上低い、または、ロウ電位よりも所定電位以上高いと判別することが望ましい。第１コンパレータ回路と第２コンパレータ回路とを用いることにより、前述した配線の断線を第２チップから確実に検出できる。

請求項４に記載のように、第１電位および第２電位は、ハイ電位とロウ電位の中間付近に設定されることが望ましい。前述の配線が断線した場合、第２チップのインピーダンスから、入力端子はハイ電位とロウ電位の中間付近の電位となる場合が多いためである。

図１は、本発明の一実施形態における断線検出装置の全体構成を示すブロック図である。本断線検出装置は、第１チップと第２チップとが同一のパッケージに搭載されたマルチチップパッケージに組み込まれて動作する。第１チップには出力端子ＡＴが、第２チップには入力端子ＢＴが設けられ、出力端子ＡＴと入力端子ＢＴとは配線Ｚによって接続される。そして、当該配線を介して第１チップから第２チップへＨｉまたはＬｏｗの電位を電気信号として送信するものである。

図１に示すように、第１チップは内部回路Ａ１、第１断線検出回路Ａ２、出力端子ＡＴとから構成され、内部回路Ａ１から出力される制御信号は第１断線検出回路Ａ２から電気信号として出力端子ＡＴへ出力され、配線Ｚから送信される。また、第２チップは内部回路Ｂ１、第２断線検出回路Ｂ２、入力端子ＢＴとから構成され、入力端子ＢＴが配線Ｚから受信した電気信号は第２断線検出回路Ｂ２を介し、制御信号として内部回路Ｂ１へ入力される。内部回路Ａ１および内部回路Ｂ１は、内部パッドを介してパッケージの各ピンに接続される。また、第１断線検出回路Ａ２および第２断線検出回路Ｂ２は、パッケージの電源電圧（以下、Ｖｃｃとする）ピンと接地（以下、ＧＮＤとする）ピンに接続される。

次に、第１チップおよび第２チップの各部について詳細に説明する。

はじめに、第１チップの内部構成について説明する。

図２に示すように、内部回路Ａ１は電子回路であり、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。また、第２チップへ送信する制御信号を第１断線検出回路Ａ２へ出力する。

第１断線検出回路Ａ２は、ＰチャネルのＦＥＴＡ２１、ＮチャネルのＦＥＴＡ２２、比較回路Ａ２３およびＡ２４、判定回路２５から構成される。

ＦＥＴＡ２１およびＦＥＴＡ２２は、公知の電界効果トランジスタであり、ＦＥＴＡ２１のソースはＶｃｃに接続され、ＦＥＴＡ２１のドレインはＦＥＴＡ２２のドレインへ接続される。ＦＥＴＡ２２のソースはＧＮＤに接続される。ＦＥＴＡ２１およびＦＥＴＡ２２のそれぞれのゲートには、内部回路Ａ１から制御信号として出力されるＶｃｃまたはＧＮＤが印加される。なお、ＦＥＴＡ２１およびＦＥＴＡ２２に関しては、バイポーラ型のＰＮＰトランジスタとＮＰＮトランジスタを利用しても良い。

比較回路Ａ２３は、ＦＥＴＡ２１のドレインとＦＥＴＡ２２のドレインとを結ぶ配線に接続され、当該配線に出力される電気信号の電位がＶｃｃよりも所定電位だけ低い上限電位を上回った場合に、オン信号を出力する。

比較回路Ａ２４は、ＦＥＴＡ２１のドレインとＦＥＴＡ２２のドレインとを結ぶ配線に接続され、当該配線に出力される電気信号の電位がＧＮＤよりも所定電位だけ高い下限電位を下回った場合に、オン信号を出力する。

判定回路Ａ２５は、比較回路Ａ２３または比較回路Ａ２４のいずれかがオン信号を出力した場合、入力端子ＡＴに接続された配線Ｚが断線したものと判定し、断線信号を内部回路Ａ１へ出力する。

次に、第２チップの内部構成について説明する。

図２に示すように、内部回路Ｂ１は電子回路であり、第２断線検出回路Ｂ２から取得した制御信号に従って動作し、内部パッドを介して接続されたパッケージの各ピンへ各種制御信号を出力する。

第２断線検出回路Ｂ２は、コンパレータＣおよびコンパレータＤと、判定回路Ｅとから構成される。以下、順に説明する。

コンパレータＣは、公知の電界効果トランジスタである４つのＰチャネルのＦＥＴＣ１、Ｃ２、Ｃ３，Ｃ４と、３つの抵抗Ｃ５、Ｃ６、Ｃ７，およびフィルタＣ８から構成される。

ＦＥＴＣ１は、ソースがＶｃｃに接続され、ドレインが抵抗Ｃ５を介して、端子ＢＴと内部回路Ｂ１とを結ぶ配線に接続される。ゲートはドレインと抵抗Ｃ５とを結ぶ配線に接続される。

ＦＥＴＣ２は、ソースがＶｃｃに接続され、ドレインは後述するＦＥＴＣ３およびＦＥＴＣ４のソースに接続される。ゲートはＦＥＴＣ１のドレインと抵抗Ｃ５とを結ぶ配線に接続される。

ＦＥＴＣ３は、ソースがＦＥＴＣ２のドレインと接続され、ドレインは抵抗Ｃ６を介してＧＮＤに接続される。ゲートはＦＥＴＣ１のドレインと抵抗Ｃ５とを結ぶ配線に接続される。

ＦＥＴＣ４は、ソースがＦＥＴＣ２のドレインと接続され、ドレインは抵抗Ｃ７を介してＧＮＤに接続される。ゲートは入力端子ＢＴと内部回路Ｂ１とを結ぶ配線に接続される。

このように、コンパレータＣは、Ｖｃｃの２分の１付近（すなわち、ＨｉとＬｏｗの中間付近）よりも低い電位が各ＦＥＴのゲートに入力されると動作するよう構成される。なお、ＦＥＴＣ１〜ＦＥＴＣ４に関しては、バイポーラ型のＰＮＰトランジスタを利用しても良い。

フィルタＣ８は、ＦＥＴＣ４のソースと抵抗Ｃ７とを結ぶ配線の電圧におけるノイズ成分を除去する。

コンパレータＤは、公知の電界効果トランジスタである４つのＮチャネルのＦＥＴＤ１、Ｄ２、Ｄ３，Ｄ４と、３つの抵抗Ｄ５、Ｄ６、Ｄ７，およびフィルタＤ８から構成される。

ＦＥＴＤ１は、ドレインが抵抗Ｄ５を介して、端子ＢＴと内部回路Ｂ１とを結ぶ配線に接続され、ソースはＧＮＤに接続される。ゲートはドレインと抵抗Ｄ５とを結ぶ配線に接続される。

ＦＥＴＤ２は、ドレインが後述するＦＥＴＤ３のソースとＦＥＴＤ４のソースとを結ぶ配線に接続され、ソースはＧＮＤに接続される。ゲートはＦＥＴＤ１のドレインと抵抗Ｄ５とを結ぶ配線に接続される。

ＦＥＴＤ３は、ドレインが抵抗Ｄ６を介してＶｃｃに接続され、ソースはＦＥＴＤ２のドレインへ接続される。ゲートはＦＥＴＤ１のドレインと抵抗Ｄ５とを結ぶ配線に接続される。

ＦＥＴＤ４は、ドレインが抵抗Ｄ７を介してＶｃｃに接続され、ソースはＦＥＴＤ２のドレインへ接続される。ゲートは入力端子ＢＴと内部回路Ｂ１とを結ぶ配線に接続される。

このように、コンパレータＤは、Ｖｃｃの２分の１付近（すなわち、ＨｉとＬｏｗの中間付近）よりも高い電位が各ＦＥＴのゲートに入力されると動作するよう構成される。なお、ＦＥＴＤ１〜ＦＥＴＤ４に関しては、バイポーラ型のＮＰＮトランジスタを利用しても良い。

フィルタＤ８は、ＦＥＴＤ４のドレインと抵抗Ｄ７とを結ぶ配線の電圧におけるノイズ成分を除去する。

判定回路Ｅは、コンパレータＣのフィルタＣ８およびコンパレータＤのフィルタＤ８から出力される電位を監視し、どちらか一方がＶｃｃを出力し、もう一方がＧＮＤを出力した場合に、入力端子ＢＴに接続された配線Ｚが断線したと判定し、断線信号を内部回路Ｂ１へ出力する。

次に、本装置の動作について具体的に説明する。

（１）配線Ｚが非断線状態であり、第１チップの内部回路Ａ１から制御信号としてＶｃｃが出力された場合
第１チップの内部回路Ａから制御信号としてＶｃｃが出力された場合、ＦＥＴＡ２１のゲートにＶｃｃが印加されるが、Ｐチャネル型のＦＥＴＡ２１はオフのままである。一方、ＦＥＴＡ２２のゲートにもＶｃｃが印加されるが、ＦＥＴＡ２２はＮチャネル型なのでオンする。その結果、出力端子ＡＴには一時的にＧＮＤ付近の電位が出力されることとなり、配線Ｚおよび第２チップの入力端子ＢＴの電位もＧＮＤ付近となる。

第２チップのコンパレータＣは、入力端子ＢＴがＧＮＤ付近の電位となるため、これに呼応してＰチャネル型のＦＥＴＣ１、ＦＥＴＣ２、ＦＥＴＣ３、ＦＥＴＣ４の各々のゲートに入力される電位もＧＮＤ付近となり、これら全てがオンすることとなる（コンパレータＣが動作する）。このとき、ＦＥＴＣ２とＦＥＴＣ４のソース−ドレイン間電圧は、抵抗Ｃ７にかかる電圧と比較して非常に小さくなるため、ＦＥＴＣ４のドレインと抵抗Ｃ７とを結ぶ配線の電位はＶｃｃ付近となり、フィルタＣ８によってノイズ成分が除去され、Ｖｃｃ付近の電位が判定回路Ｅへ出力される。一方、コンパレータＤのＦＥＴは全てＮチャネル型であるため、入力端子ＢＴがＧＮＤ付近の電位となり、ＦＥＴＤ１、ＦＥＴＤ２、ＦＥＴＤ３、ＦＥＴＤ４の各々のゲートに入力される電位がＧＮＤ付近となっても動作せず、全てオフのままである（コンパレータＤは動作しない）。そのため、ＦＥＴＤ４のドレインと抵抗Ｄ７とを結ぶ配線の電位はＶｃｃ付近となり、フィルタＤ８によってノイズ成分が除去され、Ｖｃｃ付近の電位が判定回路Ｅへ出力される。判定回路Ｅは、コンパレータＣのフィルタＣ８およびコンパレータＤのフィルタＤ８から出力される電位がいずれもＶｃｃ付近であることから、配線Ｚは非断線状態であると判定する。

ところで、第２チップのコンパレータＣが動作したため、第２チップと第１チップとの間で、ＦＥＴＣ１→抵抗Ｃ５→入力端子ＢＴ→配線Ｚ→出力端子ＡＴ→ＦＥＴＡ２２の電流経路が生成することとなる。その結果、配線Ｚの電位（すなわち、出力端子ＡＴと入力端子ＢＴの電位）は、ＧＮＤ付近から少し高くなった後にＬｏｗとして安定する。すなわち、第１チップと第２チップの相互のインピーダンスに起因して、配線Ｚの電位がＧＮＤ付近から少し高くなってＬｏｗになるのである。そのため、比較回路Ａ２４には下限電位よりも少し高いＬｏｗが入力されることとなり（そのように下限電位は予め設定される）、比較回路Ａ２４はオフ信号を出力する。比較回路Ａ２３は当然オフ信号を出力したままである。その結果、判定回路Ａ２５は、比較回路Ａ２３および比較回路Ａ２４のいずれもオフ信号を出力していることから、配線Ｚは非断線状態であると判定する。

（２）配線Ｚが非断線状態であり、第１チップの内部回路Ａ１から制御信号としてＧＮＤが出力された場合
第１チップの内部回路Ａから制御信号としてＧＮＤが出力された場合、ＦＥＴＡ２１のゲートにＧＮＤが印加されるため、Ｐチャネル型のＦＥＴＡ２１はオンする。一方、ＦＥＴＡ２２のゲートにもＧＮＤが印加されるが、ＦＥＴＡ２２はＮチャネル型なのでオフのままである。その結果、出力端子ＡＴには一時的にＶｃｃ付近の電位が出力されることとなり、配線Ｚおよび第２チップの入力端子ＢＴの電位もＶｃｃ付近となる。

第２チップのコンパレータＤは、入力端子ＢＴがＶｃｃ付近の電位となるため、これに呼応してＮチャネル型のＦＥＴＤ１、ＦＥＴＤ２、ＦＥＴＤ３、ＦＥＴＤ４の各々のゲートに入力される電位もＶｃｃ付近となり、これら全てがオンすることとなる（コンパレータＤが動作する）。このとき、ＦＥＴＤ２とＦＥＴＤ４のドレイン−ソース間電圧は、抵抗Ｄ７にかかる電圧と比較して非常に小さくなるため、ＦＥＴＤ４のドレインと抵抗Ｄ７とを結ぶ配線の電位はＧＮＤ付近となり、フィルタＤ８によってノイズ成分が除去され、ＧＮＤ付近の電位が判定回路Ｅへ出力される。一方、コンパレータＣのＦＥＴは全てＰチャネル型であるため、入力端子ＢＴがＶｃｃ付近の電位となり、ＦＥＴＣ１、ＦＥＴＣ２、ＦＥＴＣ３、ＦＥＴＣ４の各々のゲートに入力される電位がＶｃｃ付近となっても動作せず、全てオフのままである（コンパレータＤは動作しない）。そのため、ＦＥＴＣ４のドレインと抵抗Ｃ７とを結ぶ配線の電位はＧＮＤ付近となり、フィルタＣ８によってノイズ成分が除去され、ＧＮＤ付近の電位が判定回路Ｅへ出力される。判定回路Ｅは、コンパレータＣのフィルタＣ８およびコンパレータＤのフィルタＤ８から出力される電位がいずれもＧＮＤ付近であることから、配線Ｚは非断線状態であると判定する。

ところで、第２チップのコンパレータＤが動作したため、第１チップと第２チップとの間で、ＦＥＴＡ２１→出力端子ＡＴ→配線Ｚ→入力端子ＢＴ→抵抗Ｄ５→ＦＥＴＤ１の電流経路が生成することとなる。その結果、配線Ｚの電位（すなわち、出力端子ＡＴと入力端子ＢＴの電位）は、Ｖｃｃ付近から少し低くなった後にＨｉとして安定する。すなわち、第１チップと第２チップの相互のインピーダンスに起因して、配線Ｚの電位がＶｃｃ付近から少し低くなってＨｉになるのである。そのため、比較回路Ａ２３には上限電位よりも少し低いＨｉが入力されることとなり（そのように上限電位は予め設定される）、比較回路Ａ２３はオフ信号を出力する。比較回路Ａ２４は当然オフ信号を出力したままである。その結果、判定回路Ａ２５は、比較回路Ａ２３および比較回路Ａ２４のいずれもオフ信号を出力していることから、配線Ｚは非断線状態であると判定する。

（３）配線Ｚが断線状態であり、第１チップの内部回路Ａ１から制御信号としてＶｃｃが出力された場合
第１チップの内部回路Ａから制御信号としてＶｃｃが出力された場合、ＦＥＴＡ２１のゲートにＶｃｃが印加されるが、Ｐチャネル型のＦＥＴＡ２１はオフのままである。一方、ＦＥＴＡ２２のゲートにもＶｃｃが印加されるが、ＦＥＴＡ２２はＮチャネル型なのでオンする。その結果、出力端子ＡＴには一時的にＧＮＤ付近の電位が出力される。しかしながら、配線Ｚが断線状態であるため、出力端子ＡＴの電位はＧＮＤ付近で安定する。このとき、比較回路Ａ２４にはＧＮＤ付近の電位が入力され、前述の下限電位を下回ることから、オン信号が出力される。比較回路Ａ２３は当然オフ信号を出力したままである。判定回路Ａ２５は、比較回路Ａ２４からオン信号が出力されたため、出力端子ＡＴに接続された配線Ｚは断線状態であると判定し、内部回路Ａ１へ断線信号を出力する。これにより、内部回路Ａ１は配線Ｚが断線したことを検出する。

一方、配線Ｚが断線状態であるため、ＦＥＴＣ１のゲートに入力される電位はソースに入力されるＶｃｃよりも低くなり、ＦＥＴＣ１はオンする。また、抵抗Ｃ５および抵抗Ｄ５を介してＦＥＴＤ１のゲートに入力される電位はソースに入力されるＧＮＤよりも高くなり、ＦＥＴＤ１もオンする。その結果、第２チップ内部でＦＥＴＣ１→抵抗Ｃ５→抵抗Ｄ５→ＦＥＴＤ１の電流経路が生成することとなり、入力端子ＢＴと内部回路Ｂ１とを結ぶ配線の電位はＶｃｃの２分の１程度（ＨｉとＬｏｗの中間付近）になる。これは、コンパレータＣとコンパレータＤが対称形になっていることに起因する。すると、コンパレータＣのＦＥＴＣ１、ＦＥＴＣ２、ＦＥＴＣ３、ＦＥＴＣ４の各々のゲートに入力される電位は、当該ＦＥＴのソースに入力される電位よりも低くなり、全てオンすることとなる。また、コンパレータＤのＦＥＴＤ１、ＦＥＴＤ２、ＦＥＴＤ３、ＦＥＴＤ４の各々のゲートに入力される電位は、当該ＦＥＴのソースに入力される電位よりも高くなり、全てオンすることとなる。すなわち、コンパレータＣとコンパレータＤが両方動作することとなる。この場合、コンパレータＣにおけるＦＥＴＣ４のドレインと抵抗Ｃ７とを結ぶ配線の電位はＶｃｃ付近となり、フィルタＣ８によってノイズ成分が除去され、Ｖｃｃ付近の電位が判定回路Ｅへ出力される。また、コンパレータＤにおけるＦＥＴＤ４のドレインと抵抗Ｄ７とを結ぶ配線の電位はＧＮＤ付近となり、フィルタＤ８によってノイズ成分が除去され、ＧＮＤ付近の電位が判定回路Ｅへ出力される。判定回路Ｅは、コンパレータＣのフィルタＣ８からはＶｃｃ付近の電位が出力され、コンパレータＤのフィルタＤ８からはＧＮＤ付近の電位が出力されるため、配線Ｚが断線状態であると判定し、断線信号を内部回路Ｂ１へ出力する。これにより、内部回路Ｂ１は配線Ｚが断線状態であることを検知する。

（４）配線Ｚが断線状態であり、第１チップの内部回路Ａ１から制御信号としてＧＮＤが出力された場合
第１チップの内部回路Ａから制御信号としてＧＮＤが出力された場合、ＦＥＴＡ２１のゲートにＧＮＤが印加されるため、Ｐチャネル型のＦＥＴＡ２１はオンする。一方、ＦＥＴＡ２２のゲートにもＧＮＤが印加されるが、ＦＥＴＡ２２はＮチャネル型なのでオフのままである。その結果、出力端子ＡＴには一時的にＶｃｃ付近の電位が出力される。しかしながら、配線Ｚが断線状態であるため、出力端子ＡＴの電圧はＶｃｃ付近で安定する。このとき、比較回路Ａ２３にはＶｃｃ付近の電圧が入力され、前述の上限電圧を上回ることから、オン信号が出力される。比較回路Ａ２４は当然オフ信号を出力したままである。判定回路Ａ２５は、比較回路Ａ２３からオン信号が出力されたため、出力端子ＡＴに接続された配線Ｚは断線状態であると判定し、内部回路Ａ１へ断線信号を出力する。これにより、内部回路Ａ１は配線Ｚが断線したことを検知する。

第２チップの動作に関しては、前述の（３）の場合と同様であるため、説明を省略する。

このように、本実施形態の断線検出装置では、配線Ｚが非断線状態である場合には、第１チップおよび第２チップの相互のインピーダンスにより、出力端子ＡＴおよび入力端子ＢＴの電位は上限電位よりも低いＨｉまたは下限電位よりも高いＬｏｗとなるよう構成される。第１断線検出回路Ａ２は、出力端子ＡＴの電位が上限電位よりも高くなった場合、または、下限電位よりも低くなった場合に、配線Ｚが断線状態であることを検出する。また、第２断線検出回路Ｂ２は、入力端子ＢＴの電位がＶｃｃの２分の１付近（すなわち、ＨｉとＬｏｗの中間付近）となった場合に、配線が断線状態であること検出する。これにより、チップとは別に発信回路やウォッチドッグタイマを設けなくとも、出力端子と入力端子とを結ぶ配線が断線したことを、各チップ自身が検出できる。また、装置の構成が簡素化されるため、設計面およびコスト面からも好ましいのである。

前述した実施形態および変形例では、本装置は２つのチップが同一のパッケージに搭載されて動作するマルチチップパッケージに組み込まれて動作した。しかしながら、これに限定されるものではなく、複数のチップが同一のパッケージに搭載されて動作するマルチチップパッケージであれば、任意の２つのチップ間における配線の断線検出に好適に利用できる。

本発明の一実施形態における断線検出装置の全体構成を示すブロック図である。 本実施形態の断線検出装置における詳細構成を示す図である。

符号の説明

Ａ１…内部回路
Ａ２…第１断線検出回路
Ａ２１〜Ａ２２…ＦＥＴ
Ａ２３〜Ａ２４…比較回路
Ａ２５…判定回路
ＡＴ…出力端子
Ｂ１…内部回路
Ｂ２…第２断線検出回路
Ｃ…コンパレータ
Ｃ１〜Ｃ４…ＦＥＴ
Ｃ５〜Ｃ７…抵抗
Ｃ８…フィルタ
Ｄ…コンパレータ
Ｄ１〜Ｄ４…ＦＥＴ
Ｄ５〜Ｄ７…抵抗
Ｄ８…フィルタ
Ｅ…判定回路
Ｚ…配線

Claims (4)

1. 第１のチップと第２のチップとが同一のパッケージに搭載されたマルチチップパッケージにおいて、第１のチップの出力端子と第２のチップの入力端子とを接続する配線が断線したことを検出する断線検出装置であって、
   前記配線の非断線時において、前記出力端子および前記入力端子の電位は、前記第１のチップおよび前記第２のチップの相互のインピーダンスにより、所定の上限電位よりも低いハイ電位付近、または所定の下限電位よりも高いロウ電位付近となるよう構成され、
   前記第１のチップに設けられ、前記出力端子の電位が前記上限電位よりも高くなった場合、または、前記下限電位よりも低くなった場合に、前記配線が断線したことを検出する第１断線検出手段と、
   前記第２のチップに設けられ、前記入力端子の電位が、前記ハイ電位よりも所定電位以上低く、かつ、前記ロウ電位よりも所定電位以上高い場合に、前記配線が断線したことを検出する第２断線検出手段とを備えることを特徴とする断線検出装置。
2. 前記第１断線検出手段は、前記出力端子の電位が前記上限電位よりも大きいか否かを比較する上限比較回路と、前記出力端子の電位が前記下限電圧よりも小さいか否かを比較する下限比較回路とを有し、
   前記上限比較回路および前記下限比較回路の比較結果から、前記出力端子の電位が前記上限電位よりも高くなった、または、前記下限電位よりも低くなったことを判別することを特徴とする請求項１記載の断線検出装置。
3. 前記第２断線検出手段は、前記入力端子の電位が、所定電位である第１電位よりも高い場合に動作する第１コンパレータ回路と、所定電位である第２電位よりも低い場合に動作する第２コンパレータ回路とを有し、
   前記第１電位は、前記第２電位よりも低くなるよう設定され、
   前記第１コンパレータ回路と前記第２コンパレータ回路とが両方動作した場合に、前記入力端子の電位が、前記ハイ電位よりも所定電位以上低い、または、前記ロウ電位よりも所定電位以上高いと判別することを特徴とする請求項１または請求項２記載の断線検出装置。
4. 前記第１電位および前記第２電位は、前記ハイ電位と前記ロウ電位の中間付近に設定されることを特徴とする請求項３記載の断線検出装置。

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