JP2005017099A - マルチチップモジュール - Google Patents
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Abstract
【課題】配線の良否をテストするために必要な端子数を少なくしつつ、配線の良否をテストする。
【解決手段】セレクタ１２ａは、その入力端Ａへテスト信号ＴＤＩが与えられ、その入力端Ｂが内部ロジック回路１１の出力端１３ａに、その出力端Ｏが配線３１ａを介して内部ロジック回路２１の入力端２４ａに、それぞれ接続される。
セレクタ２２ａは、その入力端Ａが配線３１ａに、その入力端Ｂが内部ロジック回路２１の出力端２４ａに、その出力端Ｏが配線３２ａを介して内部ロジック回路１１の信号入力端１４ａに、それぞれ接続される。セレクタ１２ａ，２２ａはテストモード信号ＴＭＳに基づいて、それぞれの入力端Ａ，Ｂに与えられた信号の内のいずれか一方を出力端Ｏから出力する。
【選択図】 図１
【解決手段】セレクタ１２ａは、その入力端Ａへテスト信号ＴＤＩが与えられ、その入力端Ｂが内部ロジック回路１１の出力端１３ａに、その出力端Ｏが配線３１ａを介して内部ロジック回路２１の入力端２４ａに、それぞれ接続される。
セレクタ２２ａは、その入力端Ａが配線３１ａに、その入力端Ｂが内部ロジック回路２１の出力端２４ａに、その出力端Ｏが配線３２ａを介して内部ロジック回路１１の信号入力端１４ａに、それぞれ接続される。セレクタ１２ａ，２２ａはテストモード信号ＴＭＳに基づいて、それぞれの入力端Ａ，Ｂに与えられた信号の内のいずれか一方を出力端Ｏから出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は配線の良否をテストする技術に関する。特に複数のチップの間を接続する配線の良否をテストする技術に関する。例えば当該複数のチップは、同一のパッケージに内蔵される。
【０００２】
【従来の技術】
複数の半導体集積回路チップ（以下では単に「チップ」と称す）が一つのパッケージに内蔵される場合がある。かかる態様は例えばマルチチップモジュールと称される。マルチチップモジュールにおいては例えばＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）を実現することができる。
【０００３】
マルチチップモジュールでは、パッケージ内でチップ間を接続する配線が設けられている。この配線に不良が存在すれば、たとえ各チップに不良が存在しなくても、マルチチップモジュールとしては不良品となる。
【０００４】
かかる当該配線の不良は、パッケージ全体を対象とするファンクションテストによって検出可能である。しかしファンクション不良と配線不良との相互関係を明確にすることは必ずしも容易ではない。また配線不良を検出するために用いられる信号のパターンを作成することが困難な場合がある。
【０００５】
そこで当該配線の不良を検出するため、入力端子群から配線へと任意の信号を入力し、これを配線を介して出力端子群へと出力する技術が提案されている。かかる技術は例えば特許文献１に開示されている。
【０００６】
【特許文献１】
特開２０００−０２２０７２号公報
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１に示された技術では、入力端子群から出力端子群へと信号がパラレルに伝達される。よって良否をテストするために必要な端子数が多く必要となる。本発明はかかる事情に鑑みてなされたもので、シリアルなテスト信号を用いて、配線の良否をテストするために必要な端子数を少なくしつつ、配線の良否をテストする技術を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明にかかる第１のマルチチップモジュールは、第１チップと、第２チップと、いずれも前記第１チップ及び前記第２チップの間を接続する第１配線及び第２配線とを備える。
【０００９】
前記第１チップは内部回路及びセレクタを含む。前記内部回路は出力端及び入力端を有する。前記セレクタは、第１入力端、前記第１チップの前記内部回路の前記出力端と接続される第２入力端、前記第１入力端に与えられた信号と前記第２入力端に与えられた信号とを選択して出力する出力端とを有する。
【００１０】
前記第２チップは内部回路及びセレクタを含む。前記内部回路は、出力端及び入力端を含む。前記セレクタは、前記第２チップの前記内部回路の前記入力端と接続される第１入力端、前記第２チップの前記内部回路の前記出力端と接続される第２入力端、出力端とを有する。
【００１１】
前記第１チップの前記セレクタの前記出力端は前記第１配線を介して前記第２チップの前記内部回路の前記入力端に接続される。前記第２チップの前記セレクタの前記出力端は前記第２配線を介して前記第１チップの前記内部回路の前記入力端に接続される。
【００１２】
前記第１チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力する。前記第１チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する。
【００１３】
この発明にかかる第２のマルチチップモジュールは、第１チップと、第２チップと、いずれも前記第１チップ及び前記第２チップの間を接続する複数の配線とを備える。
【００１４】
前記第１チップは、内部回路と入力バッファ及び出力バッファとを含む。前記内部回路は、複数の出力信号で構成される出力信号群を出力する。前記入力バッファ及び出力バッファは、いずれも前記複数の配線毎に設けられる。
【００１５】
前記第２チップは、いずれも前記複数の配線毎に設けられる入力バッファ及び出力バッファを含む。
【００１６】
前記第１チップの前記出力バッファの各々は、出力端及び入力端を有し、第１電源及び第２電源から得られる電位差を電源電圧として動作する。前記出力端は、対応する一の前記複数の配線の一端に接続される。前記入力端には、対応する一の前記複数の出力信号と、テスト信号とのいずれか一方が与えられる。前記第１チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記一端に接続された入力端を有する。
【００１７】
前記第２チップの前記出力バッファの各々は、出力端及び入力端を有し、第３電源及び第４電源から得られる電位差を電源電圧として動作する、前記出力端は、対応する一の前記複数の配線の他端に接続され、前記第２チップの前記出力バッファが非活性の際に前記第２チップの前記出力バッファに対して絶縁状態となる。前記第２チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記他端に接続された入力端を有する。
【００１８】
そして、一の前記テスト信号の論理のみ他の前記テスト信号の論理と異なる。
【００１９】
この発明にかかる第３のマルチチップモジュールは、第１チップと、第２チップと、複数の第１配線と、複数の第２配線とを備える。
【００２０】
前記複数の第１配線は、前記第１チップから前記第２チップへと信号を伝達する。前記複数の第２配線は、前記第２チップから前記第１チップへと信号を伝達する。
【００２１】
前記第１チップは、内部回路、第１配線群及び第２配線群、デマルチプレクサ、セレクタ、論理ゲートを有する。前記第１配線群は、前記第１チップの前記内部回路の出力が与えられる。前記デマルチプレクサは、テスト信号を入力し、制御信号に基づいて前記テスト信号を前記第１チップの前記第２配線群のいずれか一つの配線に与える。前記セレクタは、前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力する。前記論理ゲートは、前記複数の第２配線に与えられた信号の論理演算を行う。
【００２２】
前記第２チップは、内部回路、第１配線群及び第２配線群、デマルチプレクサ、セレクタ、論理ゲートを有する。前記論理ゲートは、前記複数の第１配線に与えられた信号の論理演算を行う。前記第１配線群には、前記第２チップの前記内部回路の出力が与えられる。前記デマルチプレクサは、前記第２チップの前記論理ゲートの出力を入力し、前記制御信号に基づいて前記第２チップの前記論理ゲートの出力を前記第２チップの前記第２配線群のいずれか一つの配線に与える。
前記セレクタは、前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力する。
【００２３】
前記第１チップの前記セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力する。前記第１チップの前記セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力する。
【００２４】
そして前記第１チップの論理ゲート及び前記第２チップの論理ゲートのそれぞれが、自身への入力が相互に一致するか否かを演算する。
【００２５】
この発明にかかる第４のマルチチップモジュールは、第１チップと、第２チップと、複数の第１配線と、複数の第２配線とを備える。
【００２６】
前記複数の第１配線は、前記第１チップから前記第２チップへと信号を伝達する。前記複数の第２配線は、前記第２チップから前記第１チップへと信号を伝達する。
【００２７】
前記第１チップは、内部回路と、第１配線群及び第２配線群、第１セレクタ及び第２セレクタを有する。前記第１配線群には、前記第１チップの前記内部回路の出力が与えられる。前記第２配線群は、テスト信号が与えられる配線の複数で構成される。
【００２８】
前記第１セレクタは、前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力する。前記第２セレクタは、前記複数の第２配線に与えられた信号のいずれかを出力する。
【００２９】
前記第２チップは、内部回路と、第１配線群及び第２配線群、第１セレクタ及び第２セレクタを有する。前記第１セレクタは、前記複数の第１配線に与えられた信号のいずれかを出力する。前記第１配線群は、前記第２チップの前記内部回路の出力が与えられる。前記第２配線群は、前記第２チップの前記セレクタの前記出力が与えられる配線の複数で構成される。前記第２セレクタは、前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力する。
【００３０】
前記第１チップの前記第１セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力する。前記第１チップの前記第１セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力する。
【００３１】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１にかかるテスト技術を例示する回路図である。モジュール１００Ａにはチップ１０１，１０２が設けられている。例えばモジュール１００Ａは一つのパッケージとして実現される。
【００３２】
モジュール１００Ａにはチップ１０１，１０２の間を接続する配線３１ａ〜３１ｅ，３２ａ〜３２ｅも設けられており、これらはチップ１０１，１０２の間を接続する。より具体的には配線３１ａ〜３１ｅはチップ１０１からチップ１０２へと向かう信号を伝達し、配線３２ａ〜３２ｅはチップ１０２からチップ１０１へと向かう信号を伝達する。
【００３３】
チップ１０１は内部ロジック回路１１とセレクタ１２ａ〜１２ｅを備えている。チップ１０２は内部ロジック回路２１とセレクタ２２ａ〜２２ｅを備えている。
【００３４】
内部ロジック回路１１は信号出力端１３ａ〜１３ｅと、信号入力端１４ａ〜１４ｅとを有している。内部ロジック回路２１は信号出力端２３ａ〜２３ｅと、信号入力端２４ａ〜２４ｅとを有している。
【００３５】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００３６】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅはいずれも第１入力端Ａと第２入力端Ｂと、出力端Ｏと選択端Ｓとを備えている。
【００３７】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、それぞれの選択端Ｓに与えられた信号の活性／非活性に応じて、それぞれ第１入力端Ａに与えられた信号／第２入力端Ｂに与えられた信号を選択して出力端Ｏから出力する。セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅの選択端Ｓには共通してテストモード選択信号ＴＭＳが与えられる。
【００３８】
チップ１０１，１０２の間では配線３１ａ〜３１ｅ，３２ａ〜３２ｅによって信号の授受が行われる。かかる信号の授受において、テストモード選択信号ＴＭＳが非活性の場合には、内部ロジック回路１１，２１の相互間での入出力が行われる。またテストモード選択信号ＴＭＳが活性の場合には、内部ロジック回路１１，２１の入出力に依らずにテスト信号ＴＤＩの授受が行われる。
【００３９】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、その第２入力端Ｂ及び出力端Ｏを介して、内部ロジック回路１１，２１の間で、それぞれ配線３１ａ〜３１ｅ，３２ａ〜３２ｅに対して直列に接続されている。具体的にはセレクタ１２ａの第２入力端Ｂは信号出力端１３ａに接続され、出力端Ｏは配線３１ａを介して入力端２４ａに接続されている。セレクタ２２ａの第２入力端Ｂは信号出力端２３ａに接続され、出力端Ｏは配線３２ａを介して信号入力端１４ａに接続されている。セレクタ１２ｂの第２入力端Ｂは信号出力端１３ｂに接続され、出力端Ｏは配線３１ｂを介して入力端２４ｂに接続されている。セレクタ２２ｂの第２入力端Ｂは信号出力端２３ｂに接続され、出力端Ｏは配線３２ｂを介して信号入力端１４ｂに接続されている。セレクタ１２ｃの第２入力端Ｂは信号出力端１３ｃに接続され、出力端Ｏは配線３１ｃを介して入力端２４ｃに接続されている。セレクタ２２ｃの第２入力端Ｂは信号出力端２３ｃに接続され、出力端Ｏは配線３２ｃを介して信号入力端１４ｃに接続されている。セレクタ１２ｄの第２入力端Ｂは信号出力端１３ｄに接続され、出力端Ｏは配線３１ｄを介して入力端２４ｄに接続されている。セレクタ２２ｄの第２入力端Ｂは信号出力端２３ｄに接続され、出力端Ｏは配線３２ｄを介して信号入力端１４ｄに接続されている。セレクタ１２ｅの第２入力端Ｂは信号出力端１３ｅに接続され、出力端Ｏは配線３１ｅを介して入力端２４ｅに接続されている。セレクタ２２ｅの第２入力端Ｂは信号出力端２３ｅに接続され、出力端Ｏは配線３２ｅを介して信号入力端１４ｅに接続されている。
【００４０】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、それぞれの第１入力端Ａと出力端Ｏとを介して相互に直列に接続されている。具体的には、セレクタ１２ａの出力端Ｏは配線３１ａを介してセレクタ２２ａの第１入力端Ａに接続され、セレクタ２２ａの出力端Ｏは配線３２ａを介してセレクタ１２ｂの第１入力端Ａに接続され、セレクタ１２ｂの出力端Ｏは配線３１ｂを介してセレクタ２２ｂの第１入力端Ａに接続され、セレクタ２２ｂの出力端Ｏは配線３２ｂを介してセレクタ１２ｃの第１入力端Ａに接続され、セレクタ１２ｃの出力端Ｏは配線３１ｃを介してセレクタ２２ｃの第１入力端Ａに接続され、セレクタ２２ｃの出力端Ｏは配線３２ｃを介してセレクタ１２ｄの第１入力端Ａに接続され、セレクタ１２ｄの出力端Ｏは配線３１ｄを介してセレクタ２２ｄの第１入力端Ａに接続され、セレクタ２２ｄの出力端Ｏは配線３２ｄを介してセレクタ１２ｅの第１入力端Ａに接続され、セレクタ１２ｅの出力端Ｏは配線３１ｅを介してセレクタ２２ｅの第１入力端Ａに接続される。
【００４１】
テスト信号ＴＤＩはドライバ９０から出力され、セレクタ１２ａの第１入力端Ａへと与えられる。ドライバ９０はチップ１０１の外部において設けてもよいし、内部において設けてもよい。
【００４２】
モジュール１００Ａでは、配線３１ａ〜３１ｅ，３２ａ〜３２ｅが正常な場合、テストモード選択信号ＴＭＳが活性化すると、テスト信号ＴＤＩが配線３１ａ，３２ａ，３１ｂ，…３２ｄ，３１ｅ，３２ｅをこの順に伝達する。よってシリアルのテスト信号ＴＤＩをチップ１０１へと与え、チップ１０１において配線３２ｅから検出信号ＴＤＯを測定することにより、配線３１ａ〜３１ｅ，３２ａ〜３２ｅでの断線故障を検出することができる。
【００４３】
よってモジュール１００Ａとして、セレクタ１２ａの第１入力端Ａと、セレクタ２２ｅの出力端Ｏとを外部から接続可能とすることで、配線の良否をテストするために外部接続に必要な箇所を二カ所と少なくしながらも、複数の配線の良否をテストすることができる。
【００４４】
またテストモード選択信号ＴＭＳが非活性の場合には、信号出力端１３ａ〜１３ｅ，２３ａ〜２３ｅはそれぞれ配線３１ａ〜３１ｅ，３２ａ〜３２ｅを介して信号入力端２４ａ〜２４ｅ，１４ａ〜１４ｅへと信号を伝達することができる。
【００４５】
実施の形態２．
図２は本発明の実施の形態２にかかるテスト技術を例示する回路図である。モジュール１００Ｂは実施の形態１で示されたモジュール１００Ａに対して、インバータ４０〜４９を、それぞれセレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅの第１入力端Ａの直前に追加して設けた構成を備えている。
【００４６】
モジュール１００Ｂでは、配線３１ａ〜３１ｅ，３２ａ〜３２ｅが正常な場合、テストモード選択信号ＴＭＳが活性化すると、配線３１ａ〜３１ｅにはテスト信号の反転信号ＴＤＩ＊が、配線３２ａ〜３２ｅにはテスト信号ＴＤＩが、それぞれ伝達する。
【００４７】
かかる態様においても、図１に示された態様と同様に、検出信号ＴＤＯを測定して、配線３１ａ〜３１ｅ，３２ａ〜３２ｅでの断線故障を検出することができる。
【００４８】
その上、ドライバ９０における消費電流を検出することにより、配線３１ａ〜３１ｅと配線３２ａ〜３２ｅとの間での短絡故障を検出することもできる。これらの間で短絡が生じると、テスト信号ＴＤＩとその反転信号ＴＤＩ＊との衝突が生じ、ドライバ９０の消費電離が増大するからである。
【００４９】
電流測定部９１はドライバ９０の消費電流を測定する技術を例示するものである。ドライバ９０がチップ１０１に内蔵される場合には、電源Ｖｄｄ１，Ｖｓｓ１の間での消費電流の変動を検出してもよい。
【００５０】
実施の形態３．
図３は、本発明の実施の形態３にかかるテスト技術を例示する回路図である。
モジュール１００Ｃはチップ１０１，１０２が設けられている。例えばモジュール１００Ｃは一つのパッケージとして実現される。
【００５１】
モジュール１００Ｃにはチップ１０１，１０２の間を接続する配線３３ａ〜３３ｄも設けられており、これらはチップ１０１，１０２の間を接続する。配線３３ａ〜３３ｄにおいてはチップ１０１とチップ１０２との間での相互に信号の授受が行われる。
【００５２】
チップ１０１は内部ロジック回路１１、シフトレジスタ群１５、セレクタ１７、入出力バッファ１８ａ〜１８ｄを備えている。チップ１０２は内部ロジック回路２１、入出力バッファ２８ａ〜２８ｄを備えている。入出力バッファ１８ａ〜１８ｄと入出力バッファ２８ａ〜２８ｄの個数は互いに等しい。
【００５３】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００５４】
図４はシフトレジスタ群１５、セレクタ１７、入出力バッファ１８ａ〜１８ｄ，２８ａ〜２８ｄの構成の詳細を例示する回路図である。
【００５５】
シフトレジスタ群１５は入出力バッファ１８ａ〜１８ｄと同数の（ここでは４個の）シフトレジスタ１５ａ〜１５ｄを有しており、これらが直列に接続される。シフトレジスタ１５ａにはモジュール１００Ｃの外部からテスト信号ＴＤＩが入力され、これがシフトレジスタ１５ｂ，１５ｃ，１５ｄの順に伝達してゆく。
【００５６】
例えばテスト信号ＴＤＩとして一旦シフトレジスタ１５ａに論理“Ｈ”を与え、その後は“Ｌ”を与える。これにより、シフトレジスタ１５ａ〜１５ｄが出力する論理はその内のいずれか一つのみが“Ｈ”となり、残りが“Ｌ”となる。具体的にはシフトレジスタ１５ａ，１５ｂ，１５ｃ，１５ｄの出力の組は、“ＨＬＬＬ”，“ＬＬＨＬＬ”，“ＬＬＨＬ”，“ＬＬＬＨ”と順次に変化する。
【００５７】
セレクタ１７は、その一方入力としてシフトレジスタ１５ａ〜１５ｄから得られるパラレルの信号を、他方入力として内部ロジック回路１１からのパラレル出力信号群１６ｂを、それぞれ得る。そしてセレクタ１７は一方入力と他方入力とを切り替えて出力する。パラレル出力信号群１６ｂを構成する出力信号は複数であって、その個数はシフトレジスタ１５ａ〜１５ｄの個数と等しい。
【００５８】
入出力バッファ１８ａ〜１８ｄは、セレクタ１７のパラレルの出力を受け、これを配線３３ａ〜３３ｄへと伝達する。
【００５９】
逆に、入出力バッファ２８ａ〜２８ｄから配線３３ａ〜３３ｄを介して入出力バッファ１８ａ〜１８ｄへとパラレルの信号が伝達された場合には、これをパラレル入力信号群１６ｃとして内部ロジック回路１１へと出力することもできる。このような入出力バッファ１８ａ〜１８ｄにおける入出力の制御は、内部ロジック回路１１から得られる制御信号１６ａ（ＣＮＴ）を用いて行うことができる。
【００６０】
セレクタ１７はシフトレジスタ１５ａ〜１５ｄの２倍の、従って入出力バッファ１８ａ〜１８ｄの２倍の、セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄを備えている。セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄはいずれも、第１入力端Ａと第２入力端Ｂと、出力端Ｏと選択端Ｓとを備えている。
【００６１】
セレクタ１７１ａ〜１７１ｄの第１入力端Ａにはそれぞれシフトレジスタ１５ａ〜１５ｄの出力が与えられ、第２入力端Ｂにはパラレル出力信号群１６ｂに含まれる各々の信号が与えられる。
【００６２】
セレクタ１７２ａ〜１７２ｄの第１入力端Ａには共通してテストモード選択信号ＴＭＳが与えられ、第２入力端Ｂには共通して制御信号１６ａが与えられる。またセレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄのいずれの選択端Ｓにもテストモード選択信号ＴＭＳが与えられる。
【００６３】
セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄは、それぞれの選択端Ｓに与えられた信号の活性／非活性に応じて、それぞれ第１入力端Ａに与えられた信号／第２入力端Ｂに与えられた信号を選択して出力端Ｏから出力する。
【００６４】
従って、テストモード選択信号ＴＭＳが活性化した場合には、パラレル出力信号群１６ｂに依存することなくセレクタ１７１ａ〜１７１ｄの出力端Ｏからそれぞれシフトレジスタ１５ａ〜１５ｄの出力が出力され、制御信号１６ａに依存することなくセレクタ１７２ａ〜１７２ｄの出力端Ｏからはいずれも活性化したテストモード選択信号ＴＭＳが出力される。
【００６５】
またテストモード選択信号ＴＭＳが活性化しない場合には、シフトレジスタ１５ａ〜１５ｄの出力に依存することなくセレクタ１７１ａ〜１７１ｄの出力端Ｏからパラレル出力信号群１６ｂのそれぞれが出力され、セレクタ１７２ａ〜１７２ｄの出力端Ｏからはいずれも制御信号１６ａが出力される。
【００６６】
図５は入出力バッファ１８ａ，２８ａの構造を例示する回路図である。入出力バッファ１８ａは出力バッファ１８１と入力バッファ１８２とを有している。また入出力バッファ２８ａは出力バッファ２８１と入力バッファ２８２とを有している。出力バッファ１８１は電源Ｖｄｄ１，Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作している。また出力バッファ２８１は電源Ｖｄｄ２，Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作している。
【００６７】
配線３３ａは、その一端が入出力バッファ１８ａ内において出力バッファ１８１の出力端及び入力バッファ１８２の入力端に接続され、その他端が入出力バッファ２８ａ内において出力バッファ２８１の出力端及び入力バッファ２８２の入力端に接続される。
【００６８】
図示されないが、入出力バッファ１８ｂ〜１８ｄも入出力バッファ１８ａと同様の構成が、入出力バッファ２８ｂ〜２８ｄも入出力バッファ２８ａと同様の構成が、それぞれ採用される。また配線３３ｂ〜３３ｄも同様にして、その一端が入出力バッファ１８ｂ〜１８ｄ内の入力バッファの入力端及び出力バッファの出力端に接続され、その他端が入出力バッファ２８ｂ〜２８ｄ内の入力バッファの入力端及び出力バッファの出力端に接続される。
【００６９】
出力バッファ１８１には寄生ダイオード１８３，１８４が存在する。寄生ダイオード１８３は出力バッファ１８１の出力端に接続されるアノードと、電源Ｖｄｄ１に接続されるカソードとを有する。また寄生ダイオード１８４は出力バッファ１８１の出力端に接続されるカソードと、電源Ｖｓｓ１が接続されるアノードとを有する。
【００７０】
同様にして、出力バッファ２８１には寄生ダイオード２８３，２８４が存在する。寄生ダイオード２８３は出力バッファ２８１の出力端に接続されるアノードと、電源Ｖｄｄ２が接続されるカソードとを有する。また寄生ダイオード２８４は出力バッファ２８１の出力端に接続されるカソードと、電源Ｖｓｓ２が接続されるアノードとを有する。
【００７１】
出力バッファ１８１の動作の可否を決定する信号としてシフトレジスタ１７２ａの出力端Ｏから得られる出力が、出力バッファ１８１の入力としてセレクタ１７１ａの出力端Ｏから得られる出力が、それぞれ採用される。
【００７２】
よってテストモード選択信号ＴＭＳが活性化した場合には、出力バッファ１８１の出力端から、シフトレジスタ１５ａの出力が出力される。一方、テストモード選択信号ＴＭＳが非活性化し、かつ制御信号１６ａが活性化している場合には、パラレル出力信号群１６ｂを構成するパラレル出力信号のうち、セレクタ１７１ａの第２入力端Ｂに入力するものが、出力バッファ１８１の出力端から出力される。また、テストモード選択信号ＴＭＳ及び制御信号１６ａのいずれもが非活性化の場合には、出力バッファ１８１の出力端は出力バッファ１８１に対して絶縁状態（ハイインピーダンス状態）となる。
【００７３】
同様にして、出力バッファ２８１の活性／非活性を制御する信号（図５において出力バッファ２８１に与えられる信号ＣＮＴ）によって、出力バッファ２８１が非活性となると、その出力端はハイインピーダンス状態となる。
【００７４】
配線の良否をテストする場合には、テストモード選択信号ＴＭＳを活性化させ、かつ出力バッファ２８１を非活性とし、電源Ｖｄｄ２が与える電位を電源Ｖｄｄ１が与える電位よりも十分に低くする。例えば後者を前者よりも寄生ダイオード２８３の接合電圧以上に高くする。例えば電源Ｖｄｄ２が与える電位を電源Ｖｓｓ２が与える電位と等しくする。
【００７５】
上記のような設定において論理“Ｈ”のテスト信号ＴＤＩがシフトレジスタ１５ａに伝達されると、配線３３ａに断線故障が無ければ、出力バッファ２８１の出力端のインピーダンスが非常に高いので、寄生ダイオード２８３が導通し、図５の矢印の方向へ電流が流れる。よって電源Ｖｄｄ２の電位を測定し、これが上昇すれば断線故障が無く、上昇しなければ断線故障が存在することを検出できる。
【００７６】
また、配線３３ｂ〜３３ｄには論理“Ｌ”が伝達されているので、これらに断線故障が無くても、配線３３ａとの短絡故障が生じていれば、出力バッファ１８１に大きな電流が流れる。よって出力バッファ１８１に流れる電流が増大したか否かによって、それぞれ短絡故障の有無を検出することができる。
【００７７】
例えば出力バッファ１８１に流れる電流が増大すれば、モジュール１００Ｃの外部から電源Ｖｄｄ１，Ｖｓｓ１に流れる電流が増大するので、電源Ｖｄｄ１，Ｖｓｓ１に流れる電流を測定すれば短絡故障を検出することができる。
【００７８】
同様にして、既述のようなテスト用の設定において論理“Ｈ”のテスト信号ＴＤＩがシフトレジスタ１５ｂ，１５ｃ，１５ｄに伝達されると、それぞれ配線３３ｂ，３３ｃ，３３ｄの断線故障や、短絡故障を検出することができる。
【００７９】
上述の例とは逆に、テスト信号ＴＤＩとして一旦シフトレジスタ１５ａに論理“Ｌ”を与え、その後は“Ｈ”を与えてもよい。これにより、シフトレジスタ１５ａ〜１５ｄが出力する論理はその内のいずれか一つのみが“Ｌ”となり、残りが“Ｈ”となる。
【００８０】
この場合には、電源Ｖｓｓ２が与える電位を電源Ｖｓｓ１が与える電位よりも十分高く、例えば寄生ダイオード２８４の接合電圧以上に高くする。これにより、配線３３ａが正常な場合には電源Ｖｓｓ２の電位の低下が測定され、断線故障が発生している場合には当該低下は測定されない。またチップ１０１の消費電流の測定によって配線３３ａと配線３３ｂ〜３３ｄとの短絡故障についても検出することができる。
【００８１】
以上のようにして、モジュール１００Ｃとして、シフトレジスタ１５ａへの入力箇所と、テスト信号ＴＤＩのための入力箇所とを外部から接続可能とすることで、配線の良否をテストするために外部接続に必要な箇所を二カ所と少なくしながらも、複数の配線の断線故障、短絡故障をテストすることができる。
【００８２】
テストモード選択信号ＴＭＳを非活性とし、電源Ｖｄｄ１，Ｖｄｄ２，Ｖｓｓ１，Ｖｓｓ２が与える電位を所定の値に設定することにより、入出力バッファ１８ａ〜１８ｄ，２８ａ〜２８ｄを用い、配線３３ａ〜３３ｄを介して、チップ１０１，１０２の間で信号を授受することができる。
【００８３】
実施の形態４．
図６は本発明の実施の形態４にかかるテスト技術を例示する回路図である。モジュール１００Ｄは実施の形態３で示されたモジュール１００Ｃからシフトレジスタ群１５及びセレクタ１７を省略した構成を備えている。
【００８４】
配線３３ａ〜３３ｄをテストする際、内部ロジック回路１１は、パラレル出力信号群１６ｂを構成するパラレル出力信号を、テスト用に変更する。具体的には、パラレル出力信号のうちのいずれか一つを論理“Ｈ”とし、その他を全て論理“Ｌ”とし、論理“Ｈ”をとる信号を順次に変更する。あるいはパラレル出力信号のうちのいずれか一つを論理“Ｈ”とし、その他を全て論理“Ｌ”とし、論理“Ｈ”をとる信号を順次に変更する。
【００８５】
実施の形態４においても実施の形態３と同様にして、電源Ｖｄｄ１，Ｖｓｓ１の電位変動の有無、消費電流の増大の有無を測定することにより、配線３３ａ〜３３ｄの断線故障、短絡故障を検出することができる。
【００８６】
しかも、本実施の形態によれば、外部からテストモード選択信号ＴＭＳやテスト信号ＴＤＩを入力する必要が無く、テストのために外部と接続すべき箇所を増設する必要がない。
【００８７】
実施の形態５．
図７は本発明の実施の形態５にかかるテスト技術を例示する回路図である。モジュール１００Ｅにはチップ１０１，１０２が設けられている。例えばモジュール１００Ｅは一つのパッケージとして実現される。
【００８８】
モジュール１００Ｅにはチップ１０１，１０２の間を接続する配線３１１〜３１４，３２１〜３２３も設けられており、これらはチップ１０１，１０２の間を接続する。より具体的には配線３１１〜３１４はチップ１０１からチップ１０２へと向かう信号を伝達し、配線３２１〜３２３はチップ１０２からチップ１０１へと向かう信号を伝達する。
【００８９】
チップ１０１は内部ロジック回路１１、デマルチプレクサ１２１、セレクタ１２２、配線１５１〜１５４，１３１〜１３４及びオアゲートＧ１を備えている。
チップ１０２は内部ロジック回路２１、デマルチプレクサ２２１、セレクタ２２２、配線２５１〜２５３，２３１〜２３３を備えている。
【００９０】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００９１】
内部ロジック回路１１は配線１３１〜１３４へと信号を出力し、配線３２１〜３２３から信号を入力する。内部ロジック回路２１は配線２３１〜２３３へと信号を出力し、配線３１１〜３１４から信号を入力する。配線３１１〜３１４の本数と、配線３２１〜３２３の本数とは異なっていてもよい。
【００９２】
デマルチプレクサ１２１はテスト信号ＴＤＩを配線１５１〜１５４のいずれか一つに伝達する。いずれに伝達されるかは、デマルチプレクサ１２１に与えられる制御信号ＣＴＬによって決定される。セレクタ１２２の一方の入力群として配線１５１〜１５４に与えられた信号が入力し、セレクタ１２２の他方の入力群として配線１３１〜１３４に与えられた信号が入力する。セレクタ１２２はその一方の入力群及び他方の入力群のいずれかを選択して配線３１１〜３１４へと出力する。
【００９３】
デマルチプレクサ２２１はゲートＧ２から出力された信号を配線２５１〜２５３のいずれか一つに伝達する。いずれに伝達されるかは、デマルチプレクサ１２２に与えられる制御信号ＣＴＬによって決定される。セレクタ２２２の一方の入力群として配線２５１〜２５３に与えられた信号が入力し、セレクタ２２２の他方の入力群として配線２３１〜２３３に与えられた信号が入力する。セレクタ２２２はその一方の入力群及び他方の入力群のいずれかを選択して配線３２１〜３２３へと出力する。
【００９４】
セレクタ１２２，２２２のそれぞれが、自身の一対の入力群のいずれを出力するかは、テストモード選択信号ＴＭＳによって決定される。テストモード選択信号ＴＭＳが非活性の場合には、セレクタ１２２，２２２のいずれもが、自身の上記他方の入力群を出力する。よって内部ロジック回路１１から配線１３１〜１３４へと出力された信号は、それぞれ配線３１１〜３１４を介して内部ロジック回路２１へ入力する。また内部ロジック回路２１から配線２３１〜２３３へと出力された信号は、それぞれ配線３２１〜３２３を介して内部ロジック回路１１へ入力する。以上のようにして、テストモード選択信号ＴＭＳが非活性の場合には、チップ１０１，１０２の間での信号の授受が行われる。
【００９５】
またテストモード選択信号ＴＭＳが活性の場合には、セレクタ１２２，２２２のいずれもが、自身の上記一方の入力群を出力する。よってデマルチプレクサ１２１から配線１５１〜１５４へと出力された信号は、それぞれ配線３１１〜３１４を介して内部ロジック回路２１へ入力する。またデマルチプレクサ２２１から配線２５１〜２５３へと出力された信号は、それぞれ配線３２１〜３２３を介して内部ロジック回路１１へ入力する。以上のようにして、テストモード選択信号ＴＭＳが活性の場合には、内部ロジック回路１１，２１の入出力に依らずに、チップ１０１，１０２の間でテスト信号ＴＤＩに基づいた信号の授受が行われる。
【００９６】
オアゲートＧ１は配線３２１〜３２３に与えられた信号の論理和を採って検出信号ＴＤＯを生成して出力する。オアゲートＧ２は配線３１１〜３１４に与えられた信号の論理和をデマルチプレクサ２５２へと出力する。
【００９７】
テストモード選択信号ＴＭＳが活性の場合には、テスト信号ＴＤＩを論理“Ｈ”に設定する。デマルチプレクサ１２１は制御信号ＣＴＬの値に依存して、テスト信号ＴＤＩを例えば配線１５１にのみ伝達する。この場合、配線１５１には論理“Ｈ”が与えられ、配線１５２〜１５４には論理“Ｌ”が与えられる。
【００９８】
配線３１１に断線故障が生じていなければ、オアゲートＧ２が出力する信号の論理は“Ｈ”となり、デマルチプレクサ２５２にテスト信号ＴＤＩが伝搬することになる。しかし配線３１１に断線故障が生じていた場合には、オアゲートＧ２が出力する信号の論理は“Ｌ”となる。
【００９９】
制御信号ＣＴＬを変更することにより、デマルチプレクサ１２１がテスト信号ＴＤＩを伝達する配線１５１〜１５４も変更される。従ってもし配線３１１〜３１４のいずれかに断線故障が生じていれば、ある制御信号ＣＴＬに対してはデマルチプレクサ２５２にテスト信号ＴＤＩが伝搬しないことになる。
【０１００】
デマルチプレクサ２２１は制御信号ＣＴＬの値に依存して、オアゲートＧ２が出力した信号を例えば配線２５１にのみ伝達する。よってオアゲートＧ２が出力する信号の論理が“Ｈ”であれば、配線２５１には論理“Ｈ”が与えられ、配線２５２，２５３には論理“Ｌ”が与えられる。
【０１０１】
配線３２１に断線故障が生じていなければ、オアゲートＧ１が出力する信号の論理は“Ｈ”となる。つまり、検出信号ＴＤＯとして、テスト信号ＴＤＩと同じ論理“Ｈ”が得られることになる。
【０１０２】
しかしオアゲートＧ２が出力する信号の論理が“Ｈ”であっても配線３２１に断線故障が生じていた場合には、オアゲートＧ１が出力する信号の論理は“Ｌ”となる。
【０１０３】
制御信号ＣＴＬを変更することにより、デマルチプレクサ２２１がオアゲートＧ２の出力する信号ＴＤＩを伝達する配線２５１〜２５３も変更される。従ってもし配線３２１〜３２３のいずれかに断線故障が生じていれば、オアゲートＧ２が出力する信号の論理が“Ｈ”であっても、ある制御信号ＣＴＬに対しては検出信号ＴＤＯの論理が“Ｌ”となり、テスト信号ＴＤＩの論理“Ｈ”とは異なることになる。
【０１０４】
以上のようにして、配線３１１〜３１４，３２１〜３２３の少なくとも一つに断線故障が発生している場合には、テストモード選択信号ＴＭＳを活性させ、テスト信号ＴＤＩを論理“Ｈ”に設定し、制御信号ＣＴＬを順次変更することにより、検出信号ＴＤＯの論理が“Ｌ”となる。よって上記の配線の少なくともいずれか一つに発生した断線故障を検出することができる。いずれの配線にも断線故障が発生していない場合には、検出信号ＴＤＯの論理が制御信号ＣＴＬに依らずに“Ｈ”となる。
【０１０５】
もちろん、故障検出の際にテスト信号ＴＤＩを論理“Ｌ”に設定することもできる。その場合、配線１５１〜１５４，２５１〜２５３のうち、制御信号ＣＴＬによって決定された二つの配線以外には、論理“Ｈ”が与えられる。そしてオアゲートＧ１，Ｇ２をいずれもアンドゲートに変更する。これにより、配線３１１〜３１４，３２１〜３２３の少なくとも一つに断線故障が発生している場合には、検出信号ＴＤＯの論理が“Ｈ”となり、いずれの配線にも断線故障が発生していない場合には、検出信号ＴＤＯの論理が“Ｌ”となる。
【０１０６】
つまり論理ゲートＧ１，Ｇ２は、それぞれが、自身への入力が相互に一致するか否かを演算する。そして相互に一致する場合にはそれぞれに至るまでの配線に発生した断線故障を検出することができる。
【０１０７】
本実施の形態においても、断線故障の検出に必要なテスト信号ＴＤＩはシリアルな信号、あるいはある一つの論理に対応する信号で足りるので、テスト信号ＴＤＩについて必要となる外部接続は二カ所で足りる。
【０１０８】
本実施の形態において、配線３１１〜３１４における短絡故障をも検出することもできる。これらの間で短絡が生じると、セレクタ１２２の消費電流が増え、電源Ｖｄｄ１，Ｖｓｓ１の間での電位変動や消費電流が増大するからである。また配線３２１〜３２３における短絡故障をも検出することもできる。これらの間で短絡が生じると、セレクタ２２２の消費電流が増え、電源Ｖｄｄ２，Ｖｓｓ２の間での電位変動や消費電流が増大するからである。
【０１０９】
実施の形態６．
図８は本発明の実施の形態６にかかるテスト技術を例示する回路図である。モジュール１００Ｆは実施の形態５で示されたモジュール１００Ｅからデマルチプレクサ１２１，２２１を省略し、インバータ４０１〜４０６を追加し、オアゲートＧ１をセレクタ１２４及びシフトレジスタ１２５に置換し、オアゲートＧ２をセレクタ２２４及びシフトレジスタ２２５に置換した構成を備えている。
【０１１０】
本実施の形態では配線３１１〜３１４がこの順に配列されていると仮定しており、これらの配線に対して交互にインバータ４０１〜４０４が設けられている。より具体的には、インバータ４０１，４０２はチップ１０１に備えられており、セレクタ１２２から出力される信号を反転して、それぞれ配線３１２，３１４に与える。またインバータ４０３，４０４はチップ１０２に備えられており、それぞれ配線３１２，３１４から得られる信号を反転して、内部ロジック回路２１に与える。これにより、インバータ４０１〜４０４が存在しても、セレクタ１２２から内部ロジック回路２１に与えられる信号の論理は変わらない。
【０１１１】
また本実施の形態では配線３２１〜３２３がこの順に配列されていると仮定しており、配線３２２に対してインバータ４０５，４０６が設けられている。より具体的には、インバータ４０５はチップ１０２に備えられており、セレクタ２２２から出力される信号を反転して、配線３２２に与える。またインバータ４０６はチップ１０１に備えられており、配線３２２から得られる信号を反転して、内部ロジック回路１１に与える。これにより、インバータ４０５，４０６が存在しても、セレクタ２２２から内部ロジック回路１１に与えられる信号の論理は変わらない。
【０１１２】
オアゲートＧ２（図７）と同様、セレクタ２２４には配線３１１〜３１４に与えられた信号が入力する。但し、配線３１２，３１４については、セレクタ２２４はインバータ４０３，４０４を介して接続される。つまり、インバータ４０３，４０４の出力が、それぞれセレクタ２２４に入力する。
【０１１３】
オアゲートＧ１（図７）と同様、セレクタ１２４には配線３２１〜３２３に与えられた信号が入力する。但し、配線３２３については、セレクタ１２４はインバータ４０６を介して接続される。つまり、インバータ４０６の出力がセレクタ１２４に入力する。
【０１１４】
配線１５１〜１５４には、全てテスト信号ＴＤＩが与えられる。よってセレクタ１２２の一方の入力群は全てテスト信号ＴＤＩとなる。配線２５１〜２５３には、全てセレクタ２２４の出力が与えられる。よってセレクタ２２２の一方の入力群は全てセレクタ２２４の出力となる。
【０１１５】
シフトレジスタ２２５にはセレクタ２２４の出力が入力する。セレクタ２２４の出力は、シフトレジスタ２２５の出力によって、セレクタ２２４の４つの入力の中から選択される。
【０１１６】
図９はシフトレジスタ２２５とセレクタ２２４の構成を例示する回路図である。シフトレジスタ２２５のクロック端ＣＬには、セレクタ２２４の出力が与えられる。望ましくは、シフトレジスタ２２５のクロック端ＣＬには、ノイズキャンセラ２２６を介してセレクタ２２４の出力が与えられる。
【０１１７】
シフトレジスタ２２５のデータ入力端ＤＩにはデータ出力端ＤＯが接続されている。そしてクロック端ＣＬに与えられる信号の論理が一方向に遷移する度にシフト出力端ＳＡ，ＳＢ，ＳＣ，ＳＤの間で循環して一つの論理“Ｈ”と三つの論理“Ｌ”とが出力される。
【０１１８】
セレクタ２２４は、それぞれシフトレジスタ２２５のシフト出力端ＳＡ，ＳＢ，ＳＣ，ＳＤを一方の入力端とする二入力のアンドゲート２２４ａ〜２２４ｄを有している。アンドゲート２２４ａ〜２２４ｄの他方の入力端にはそれぞれ配線３１１〜３１４が接続されている。但し、アンドゲート２２４ｂの他方の入力端には、インバータ４０３（図８）の出力が与えられる。またアンドゲート２２４ｄの他方の入力端には、インバータ４０４（図８）の出力が与えられる。
【０１１９】
セレクタ２２４は、アンドゲート２２４ａ〜２２４ｄの出力の論理和を出力するオアゲート２２４ｅをも有している。オアゲート２２４ｅの出力はセレクタ２２４の出力として、セレクタ２２２やシフトレジスタ２２５のクロック端ＣＬに与えられる。
【０１２０】
シフトレジスタ１２５にはセレクタ１２４の出力が入力する。セレクタ１２４の出力は、シフトレジスタ１２５の出力によって、セレクタ１２４の三つの入力の中から選択される。
【０１２１】
図１０はシフトレジスタ１２５とセレクタ１２４の構成を例示する回路図である。シフトレジスタ１２５のクロック端ＣＬには、セレクタ１２４の出力が与えられる。望ましくは、シフトレジスタ１２５のクロック端ＣＬには、ノイズキャンセラ１２６を介してセレクタ１２４の出力が与えられる。
【０１２２】
シフトレジスタ１２５のデータ入力端ＤＩにはデータ出力端ＤＯが接続されている。そしてクロック端ＣＬに与えられる信号の論理が一方向に遷移する度に、シフト出力端ＳＡ，ＳＢ，ＳＣの間でこの順に循環して一つの論理“Ｈ”と二つの論理“Ｌ”とが出力される。
【０１２３】
セレクタ１２４は、それぞれシフトレジスタ１２５のシフト出力端ＳＡ，ＳＢ，ＳＣを一方の入力端とする二入力のアンドゲート１２４ａ〜１２４ｃを有している。アンドゲート１２４ａ〜１２４ｃの他方の入力端にはそれぞれ配線３２１〜３２３が接続されている。但し、アンドゲート１２４ｂの他方の入力端には、インバータ４０６（図８）の出力が与えられる。
【０１２４】
セレクタ１２４は、アンドゲート１２４ａ〜１２４ｃの出力の論理和を出力するオアゲート１２４ｄをも有している。オアゲート１２４ｄの出力はセレクタ１２４の出力であってシフトレジスタ１２５のクロック端ＣＬに与えられ、また検出信号ＴＤＯとしても機能する。
【０１２５】
テストモード選択信号ＴＭＳが活性化している場合、テスト信号ＴＤＩがアンドゲート２２４ａ〜２２４ｄの他方の入力端に、与えられる。テスト信号ＴＤＩの論理として“Ｈ”、“Ｌ”を繰り返して採用することにより、シフトレジスタ２２５のシフト出力端ＳＡ〜ＳＤから順次に論理“Ｈ”が循環的に出力される。
【０１２６】
同様にして、テストモード選択信号ＴＭＳが活性化している場合、セレクタ２２４の出力がアンドゲート１２４ａ〜１２４ｃの他方の入力端に、与えられる。テスト信号ＴＤＩの論理として“Ｈ”、“Ｌ”を繰り返して採用することにより、シフトレジスタ１２５のシフト出力端ＳＡ〜ＳＣから順次に論理“Ｈ”が循環的に出力される。
【０１２７】
配線３１１〜３１４のいずれにも断線故障が生じていなければ、シフトレジスタ２２５のシフト出力端ＳＡ〜ＳＤのいずれから論理“Ｈ”が出力されているかに依らず、セレクタ２２４ｅの出力はテスト信号ＴＤＩと一致して“Ｈ”、“Ｌ”の論理を採る。更に配線３２１〜３２３のいずれにも断線故障が生じていなければ、シフトレジスタ１２５のシフト出力端ＳＡ〜ＳＣのいずれから論理“Ｈ”が出力されているかに依らず、セレクタ１２４ｅの出力はテスト信号ＴＤＩと一致して“Ｈ”、“Ｌ”の論理を採る。
【０１２８】
しかし例えば配線３１２において断線故障が生じていた場合、シフト出力端ＳＢにおいて論理“Ｈ”が出力されている状態であってもゲート２２４ｂは“Ｈ”を出力できない。よってセレクタ２２４ｅの出力はテスト信号ＴＤＩと一致しなくなる。また配線３１１〜３１４のいずれにも断線故障が生じていない場合であっても、配線３２２において断線故障が生じていれば、検出信号ＴＤＯはテスト信号ＴＤＩと一致しなくなる。
【０１２９】
よって所定回数、例えば配線３１１〜３１４の本数と、配線３２１〜３２３の本数の最小公倍数（ここでは１２）の回数でテスト信号ＴＤＩの論理の遷移を繰り返し、検出信号ＴＤＯの論理の遷移と、テスト信号ＴＤＩのそれとを比較して、両者が一致しているか否かを以て断線故障が無いか有るかをそれぞれ検出することができる。
【０１３０】
また、インバータ４０１〜４０６を設けたことにより、配線３１１〜３１４，３２１〜３２３の間で隣接する配線間では伝達される信号の論理が異なる。従って、実施の形態６においても実施の形態３と同様にして、電源Ｖｄｄ１，Ｖｓｓ１の電位変動の有無、消費電流の増大の有無を測定することにより、隣接した配線間での短絡故障を検出することができる。
【０１３１】
もちろん、短絡故障を検出する必要が無ければ、インバータ４０１〜４０６を省略してもよい。
【０１３２】
実施の形態７．
図１１は本発明の実施の形態６におけるシフトレジスタ２２５として採用できる他の構成を示す回路図である。また図１２は実施の形態６におけるシフトレジスタ１２５として採用できる他の構成を示す回路図である。
【０１３３】
シフトレジスタ２２５のクロック端ＣＬにはセレクタ２２４の出力の代わりに、テストモード信号ＴＭＳが入力し、シフトレジスタ１２５のクロック端ＣＬにはセレクタ１２４の出力の代わりに、テストモード信号ＴＭＳが入力している。またシフトレジスタ１２５，２２５のリセット端ＲＳＴにはリセット信号ＲＥＳＥＴが入力してる。これらの点以外の構成は実施の形態６と同様である。
【０１３４】
本実施の形態ではテスト信号ＴＤＩの論理を遷移させるのではなく、テストモード信号ＴＭＳの論理を遷移させる。まずリセット信号ＲＥＳＥＴを活性化させ、シフトレジスタ１２５，２２５のシフト出力端ＳＡにおいて“Ｈ”を、それ以外のシフト出力端に“Ｌ”を、それぞれ出力させる。そしてテストモード信号ＴＭＳの論理を遷移させることにより、“Ｈ”を出力するシフト出力端は、シフトレジスタ１２４においてはシフト出力端ＳＢ，ＳＣ，ＳＡ，…と順次に変更され、シフトレジスタ２２４においてはシフト出力端ＳＢ，ＳＣ，ＳＤ，ＳＡ，…と順次に変更される。
【０１３５】
よって本実施の形態においても、実施の形態６と同様にして、検出信号ＴＤＯの論理の遷移とテスト信号ＴＤＩのそれとを比較して、両者が一致しているか否かを以て断線故障が無いか有るかをそれぞれ検出することができる。
【０１３６】
【発明の効果】
この発明にかかる第１のマルチチップモジュールにおいて、第１チップのセレクタも第２チップのセレクタも、第２入力端に与えられた信号をその前記出力端へ出力することにより、第１チップと第２チップとの間で信号の授受が行われる。他方、第１チップのセレクタも第２チップのセレクタも、第１入力端に与えられた信号をその前記出力端へ出力することができる。後者の場合、第１チップのセレクタの第１入力端にテスト信号を与え、第１チップで第２配線から検出信号を測定することにより、第１配線と第２配線における断線故障を検出することができる。この際に必要なテスト信号はシリアルな信号で足り、よってテスト信号について必要となる外部接続は二カ所で足りる。
【０１３７】
この発明にかかる第２のマルチチップモジュールにおいて、第１チップの複数の出力バッファの出力端から出力信号群を出力し、これを複数の配線を介して第２チップの複数の入力バッファへと伝達することができる。逆に第２チップの複数の出力バッファの出力端から、複数の配線を介して第１チップの複数の入力バッファへと信号を伝達することができる。更に第１チップの複数の出力バッファの出力端からパラレルにテスト信号の複数を出力することができる。この場合、第２チップの出力バッファを非活性にすることにより、一のテスト信号を伝達する配線に断線が生じていなければ、当該配線と第３電源との間に寄生するダイオードを介して、第３電源又は第４電源の電位が変動する。また一のテスト信号を伝達する配線と他のテスト信号を伝達する配線とに短絡が生じれば、第１電源と第２電源との間に流れる電流が増加する。よって複数の配線における断線故障及び短絡故障を検出することができる。この際に用いられる一つのテスト信号のみが他のテスト信号と論理が異なっているので、テスト信号を外部から導入するとしてもこれに必要となる外部接続の箇所を少なくできる。
【０１３８】
この発明にかかる第３のマルチチップモジュールにおいて、第１チップのセレクタが第１チップの第１配線群に与えられた信号を複数の第１の配線へ、第２チップのセレクタが第２チップの第１配線群に与えられた信号を複数の第２の配線へ、それぞれ出力することにより、第１チップと第２チップとの間で信号の授受が行われる。他方、第１チップのセレクタが第１チップの第２配線群に与えられた信号を複数の第１の配線へ、第２チップのセレクタが第２チップの第２配線群に与えられた信号を複数の第２の配線へ、それぞれ出力することにより、第１チップの論理ゲートの出力をテスト信号と比較することにより、第１配線と第２配線における断線故障を検出することができる。この際に必要なテスト信号はシリアルな信号で足り、よってテスト信号について必要となる外部接続は二カ所で足りる。
【０１３９】
この発明にかかる第４のマルチチップモジュールにおいて、テスト信号の論理を繰り返し遷移させ、これと第１チップの第２セレクタの出力の論理の遷移とを比較することにより、第１配線及び第２配線の断線故障を検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるテスト技術を例示する回路図である。
【図２】本発明の実施の形態２にかかるテスト技術を例示する回路図である。
【図３】本発明の実施の形態３にかかるテスト技術を例示する回路図である。
【図４】本発明の実施の形態３の構成の詳細を示す回路図である。
【図５】本発明の実施の形態３の構成の詳細を示す回路図である。
【図６】本発明の実施の形態４にかかるテスト技術を例示する回路図である。
【図７】本発明の実施の形態５にかかるテスト技術を例示する回路図である。
【図８】本発明の実施の形態６にかかるテスト技術を例示する回路図である。
【図９】シフトレジスタとセレクタの構成を例示する回路図である。
【図１０】シフトレジスタとセレクタの構成を例示する回路図である。
【図１１】シフトレジスタとセレクタの構成を例示する回路図である。
【図１２】シフトレジスタとセレクタの構成を例示する回路図である。
【符号の説明】
１１，２１ 内部ロジック回路、３１ａ〜３１ｅ，３２ａ〜３２ｅ，１３１〜１３４，１５１〜１５４，２３１〜２３３，２５１〜２５３，３１１〜３１４，３２１〜３２３ 配線、１２ａ〜１２ｅ，２２ａ〜２２ｅ，１７，１２２，２２２ セレクタ、１８ａ〜１８ｄ，２８ａ〜２８ｄ 入出力バッファ、１５ａ〜１５ｄ シフトレジスタ、１０１，１０２ チップ、１２１，２２１ デマルチプレクサ、１８１，２８１ 出力バッファ、１８２，２８２ 入力バッファ、ＴＤＩ テスト信号。
【発明の属する技術分野】
この発明は配線の良否をテストする技術に関する。特に複数のチップの間を接続する配線の良否をテストする技術に関する。例えば当該複数のチップは、同一のパッケージに内蔵される。
【０００２】
【従来の技術】
複数の半導体集積回路チップ（以下では単に「チップ」と称す）が一つのパッケージに内蔵される場合がある。かかる態様は例えばマルチチップモジュールと称される。マルチチップモジュールにおいては例えばＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ）を実現することができる。
【０００３】
マルチチップモジュールでは、パッケージ内でチップ間を接続する配線が設けられている。この配線に不良が存在すれば、たとえ各チップに不良が存在しなくても、マルチチップモジュールとしては不良品となる。
【０００４】
かかる当該配線の不良は、パッケージ全体を対象とするファンクションテストによって検出可能である。しかしファンクション不良と配線不良との相互関係を明確にすることは必ずしも容易ではない。また配線不良を検出するために用いられる信号のパターンを作成することが困難な場合がある。
【０００５】
そこで当該配線の不良を検出するため、入力端子群から配線へと任意の信号を入力し、これを配線を介して出力端子群へと出力する技術が提案されている。かかる技術は例えば特許文献１に開示されている。
【０００６】
【特許文献１】
特開２０００−０２２０７２号公報
【０００７】
【発明が解決しようとする課題】
しかし、特許文献１に示された技術では、入力端子群から出力端子群へと信号がパラレルに伝達される。よって良否をテストするために必要な端子数が多く必要となる。本発明はかかる事情に鑑みてなされたもので、シリアルなテスト信号を用いて、配線の良否をテストするために必要な端子数を少なくしつつ、配線の良否をテストする技術を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明にかかる第１のマルチチップモジュールは、第１チップと、第２チップと、いずれも前記第１チップ及び前記第２チップの間を接続する第１配線及び第２配線とを備える。
【０００９】
前記第１チップは内部回路及びセレクタを含む。前記内部回路は出力端及び入力端を有する。前記セレクタは、第１入力端、前記第１チップの前記内部回路の前記出力端と接続される第２入力端、前記第１入力端に与えられた信号と前記第２入力端に与えられた信号とを選択して出力する出力端とを有する。
【００１０】
前記第２チップは内部回路及びセレクタを含む。前記内部回路は、出力端及び入力端を含む。前記セレクタは、前記第２チップの前記内部回路の前記入力端と接続される第１入力端、前記第２チップの前記内部回路の前記出力端と接続される第２入力端、出力端とを有する。
【００１１】
前記第１チップの前記セレクタの前記出力端は前記第１配線を介して前記第２チップの前記内部回路の前記入力端に接続される。前記第２チップの前記セレクタの前記出力端は前記第２配線を介して前記第１チップの前記内部回路の前記入力端に接続される。
【００１２】
前記第１チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力する。前記第１チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する。
【００１３】
この発明にかかる第２のマルチチップモジュールは、第１チップと、第２チップと、いずれも前記第１チップ及び前記第２チップの間を接続する複数の配線とを備える。
【００１４】
前記第１チップは、内部回路と入力バッファ及び出力バッファとを含む。前記内部回路は、複数の出力信号で構成される出力信号群を出力する。前記入力バッファ及び出力バッファは、いずれも前記複数の配線毎に設けられる。
【００１５】
前記第２チップは、いずれも前記複数の配線毎に設けられる入力バッファ及び出力バッファを含む。
【００１６】
前記第１チップの前記出力バッファの各々は、出力端及び入力端を有し、第１電源及び第２電源から得られる電位差を電源電圧として動作する。前記出力端は、対応する一の前記複数の配線の一端に接続される。前記入力端には、対応する一の前記複数の出力信号と、テスト信号とのいずれか一方が与えられる。前記第１チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記一端に接続された入力端を有する。
【００１７】
前記第２チップの前記出力バッファの各々は、出力端及び入力端を有し、第３電源及び第４電源から得られる電位差を電源電圧として動作する、前記出力端は、対応する一の前記複数の配線の他端に接続され、前記第２チップの前記出力バッファが非活性の際に前記第２チップの前記出力バッファに対して絶縁状態となる。前記第２チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記他端に接続された入力端を有する。
【００１８】
そして、一の前記テスト信号の論理のみ他の前記テスト信号の論理と異なる。
【００１９】
この発明にかかる第３のマルチチップモジュールは、第１チップと、第２チップと、複数の第１配線と、複数の第２配線とを備える。
【００２０】
前記複数の第１配線は、前記第１チップから前記第２チップへと信号を伝達する。前記複数の第２配線は、前記第２チップから前記第１チップへと信号を伝達する。
【００２１】
前記第１チップは、内部回路、第１配線群及び第２配線群、デマルチプレクサ、セレクタ、論理ゲートを有する。前記第１配線群は、前記第１チップの前記内部回路の出力が与えられる。前記デマルチプレクサは、テスト信号を入力し、制御信号に基づいて前記テスト信号を前記第１チップの前記第２配線群のいずれか一つの配線に与える。前記セレクタは、前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力する。前記論理ゲートは、前記複数の第２配線に与えられた信号の論理演算を行う。
【００２２】
前記第２チップは、内部回路、第１配線群及び第２配線群、デマルチプレクサ、セレクタ、論理ゲートを有する。前記論理ゲートは、前記複数の第１配線に与えられた信号の論理演算を行う。前記第１配線群には、前記第２チップの前記内部回路の出力が与えられる。前記デマルチプレクサは、前記第２チップの前記論理ゲートの出力を入力し、前記制御信号に基づいて前記第２チップの前記論理ゲートの出力を前記第２チップの前記第２配線群のいずれか一つの配線に与える。
前記セレクタは、前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力する。
【００２３】
前記第１チップの前記セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力する。前記第１チップの前記セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力する。
【００２４】
そして前記第１チップの論理ゲート及び前記第２チップの論理ゲートのそれぞれが、自身への入力が相互に一致するか否かを演算する。
【００２５】
この発明にかかる第４のマルチチップモジュールは、第１チップと、第２チップと、複数の第１配線と、複数の第２配線とを備える。
【００２６】
前記複数の第１配線は、前記第１チップから前記第２チップへと信号を伝達する。前記複数の第２配線は、前記第２チップから前記第１チップへと信号を伝達する。
【００２７】
前記第１チップは、内部回路と、第１配線群及び第２配線群、第１セレクタ及び第２セレクタを有する。前記第１配線群には、前記第１チップの前記内部回路の出力が与えられる。前記第２配線群は、テスト信号が与えられる配線の複数で構成される。
【００２８】
前記第１セレクタは、前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力する。前記第２セレクタは、前記複数の第２配線に与えられた信号のいずれかを出力する。
【００２９】
前記第２チップは、内部回路と、第１配線群及び第２配線群、第１セレクタ及び第２セレクタを有する。前記第１セレクタは、前記複数の第１配線に与えられた信号のいずれかを出力する。前記第１配線群は、前記第２チップの前記内部回路の出力が与えられる。前記第２配線群は、前記第２チップの前記セレクタの前記出力が与えられる配線の複数で構成される。前記第２セレクタは、前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力する。
【００３０】
前記第１チップの前記第１セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力する。前記第１チップの前記第１セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力する。
【００３１】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１にかかるテスト技術を例示する回路図である。モジュール１００Ａにはチップ１０１，１０２が設けられている。例えばモジュール１００Ａは一つのパッケージとして実現される。
【００３２】
モジュール１００Ａにはチップ１０１，１０２の間を接続する配線３１ａ〜３１ｅ，３２ａ〜３２ｅも設けられており、これらはチップ１０１，１０２の間を接続する。より具体的には配線３１ａ〜３１ｅはチップ１０１からチップ１０２へと向かう信号を伝達し、配線３２ａ〜３２ｅはチップ１０２からチップ１０１へと向かう信号を伝達する。
【００３３】
チップ１０１は内部ロジック回路１１とセレクタ１２ａ〜１２ｅを備えている。チップ１０２は内部ロジック回路２１とセレクタ２２ａ〜２２ｅを備えている。
【００３４】
内部ロジック回路１１は信号出力端１３ａ〜１３ｅと、信号入力端１４ａ〜１４ｅとを有している。内部ロジック回路２１は信号出力端２３ａ〜２３ｅと、信号入力端２４ａ〜２４ｅとを有している。
【００３５】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００３６】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅはいずれも第１入力端Ａと第２入力端Ｂと、出力端Ｏと選択端Ｓとを備えている。
【００３７】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、それぞれの選択端Ｓに与えられた信号の活性／非活性に応じて、それぞれ第１入力端Ａに与えられた信号／第２入力端Ｂに与えられた信号を選択して出力端Ｏから出力する。セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅの選択端Ｓには共通してテストモード選択信号ＴＭＳが与えられる。
【００３８】
チップ１０１，１０２の間では配線３１ａ〜３１ｅ，３２ａ〜３２ｅによって信号の授受が行われる。かかる信号の授受において、テストモード選択信号ＴＭＳが非活性の場合には、内部ロジック回路１１，２１の相互間での入出力が行われる。またテストモード選択信号ＴＭＳが活性の場合には、内部ロジック回路１１，２１の入出力に依らずにテスト信号ＴＤＩの授受が行われる。
【００３９】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、その第２入力端Ｂ及び出力端Ｏを介して、内部ロジック回路１１，２１の間で、それぞれ配線３１ａ〜３１ｅ，３２ａ〜３２ｅに対して直列に接続されている。具体的にはセレクタ１２ａの第２入力端Ｂは信号出力端１３ａに接続され、出力端Ｏは配線３１ａを介して入力端２４ａに接続されている。セレクタ２２ａの第２入力端Ｂは信号出力端２３ａに接続され、出力端Ｏは配線３２ａを介して信号入力端１４ａに接続されている。セレクタ１２ｂの第２入力端Ｂは信号出力端１３ｂに接続され、出力端Ｏは配線３１ｂを介して入力端２４ｂに接続されている。セレクタ２２ｂの第２入力端Ｂは信号出力端２３ｂに接続され、出力端Ｏは配線３２ｂを介して信号入力端１４ｂに接続されている。セレクタ１２ｃの第２入力端Ｂは信号出力端１３ｃに接続され、出力端Ｏは配線３１ｃを介して入力端２４ｃに接続されている。セレクタ２２ｃの第２入力端Ｂは信号出力端２３ｃに接続され、出力端Ｏは配線３２ｃを介して信号入力端１４ｃに接続されている。セレクタ１２ｄの第２入力端Ｂは信号出力端１３ｄに接続され、出力端Ｏは配線３１ｄを介して入力端２４ｄに接続されている。セレクタ２２ｄの第２入力端Ｂは信号出力端２３ｄに接続され、出力端Ｏは配線３２ｄを介して信号入力端１４ｄに接続されている。セレクタ１２ｅの第２入力端Ｂは信号出力端１３ｅに接続され、出力端Ｏは配線３１ｅを介して入力端２４ｅに接続されている。セレクタ２２ｅの第２入力端Ｂは信号出力端２３ｅに接続され、出力端Ｏは配線３２ｅを介して信号入力端１４ｅに接続されている。
【００４０】
セレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅは、それぞれの第１入力端Ａと出力端Ｏとを介して相互に直列に接続されている。具体的には、セレクタ１２ａの出力端Ｏは配線３１ａを介してセレクタ２２ａの第１入力端Ａに接続され、セレクタ２２ａの出力端Ｏは配線３２ａを介してセレクタ１２ｂの第１入力端Ａに接続され、セレクタ１２ｂの出力端Ｏは配線３１ｂを介してセレクタ２２ｂの第１入力端Ａに接続され、セレクタ２２ｂの出力端Ｏは配線３２ｂを介してセレクタ１２ｃの第１入力端Ａに接続され、セレクタ１２ｃの出力端Ｏは配線３１ｃを介してセレクタ２２ｃの第１入力端Ａに接続され、セレクタ２２ｃの出力端Ｏは配線３２ｃを介してセレクタ１２ｄの第１入力端Ａに接続され、セレクタ１２ｄの出力端Ｏは配線３１ｄを介してセレクタ２２ｄの第１入力端Ａに接続され、セレクタ２２ｄの出力端Ｏは配線３２ｄを介してセレクタ１２ｅの第１入力端Ａに接続され、セレクタ１２ｅの出力端Ｏは配線３１ｅを介してセレクタ２２ｅの第１入力端Ａに接続される。
【００４１】
テスト信号ＴＤＩはドライバ９０から出力され、セレクタ１２ａの第１入力端Ａへと与えられる。ドライバ９０はチップ１０１の外部において設けてもよいし、内部において設けてもよい。
【００４２】
モジュール１００Ａでは、配線３１ａ〜３１ｅ，３２ａ〜３２ｅが正常な場合、テストモード選択信号ＴＭＳが活性化すると、テスト信号ＴＤＩが配線３１ａ，３２ａ，３１ｂ，…３２ｄ，３１ｅ，３２ｅをこの順に伝達する。よってシリアルのテスト信号ＴＤＩをチップ１０１へと与え、チップ１０１において配線３２ｅから検出信号ＴＤＯを測定することにより、配線３１ａ〜３１ｅ，３２ａ〜３２ｅでの断線故障を検出することができる。
【００４３】
よってモジュール１００Ａとして、セレクタ１２ａの第１入力端Ａと、セレクタ２２ｅの出力端Ｏとを外部から接続可能とすることで、配線の良否をテストするために外部接続に必要な箇所を二カ所と少なくしながらも、複数の配線の良否をテストすることができる。
【００４４】
またテストモード選択信号ＴＭＳが非活性の場合には、信号出力端１３ａ〜１３ｅ，２３ａ〜２３ｅはそれぞれ配線３１ａ〜３１ｅ，３２ａ〜３２ｅを介して信号入力端２４ａ〜２４ｅ，１４ａ〜１４ｅへと信号を伝達することができる。
【００４５】
実施の形態２．
図２は本発明の実施の形態２にかかるテスト技術を例示する回路図である。モジュール１００Ｂは実施の形態１で示されたモジュール１００Ａに対して、インバータ４０〜４９を、それぞれセレクタ１２ａ〜１２ｅ，２２ａ〜２２ｅの第１入力端Ａの直前に追加して設けた構成を備えている。
【００４６】
モジュール１００Ｂでは、配線３１ａ〜３１ｅ，３２ａ〜３２ｅが正常な場合、テストモード選択信号ＴＭＳが活性化すると、配線３１ａ〜３１ｅにはテスト信号の反転信号ＴＤＩ＊が、配線３２ａ〜３２ｅにはテスト信号ＴＤＩが、それぞれ伝達する。
【００４７】
かかる態様においても、図１に示された態様と同様に、検出信号ＴＤＯを測定して、配線３１ａ〜３１ｅ，３２ａ〜３２ｅでの断線故障を検出することができる。
【００４８】
その上、ドライバ９０における消費電流を検出することにより、配線３１ａ〜３１ｅと配線３２ａ〜３２ｅとの間での短絡故障を検出することもできる。これらの間で短絡が生じると、テスト信号ＴＤＩとその反転信号ＴＤＩ＊との衝突が生じ、ドライバ９０の消費電離が増大するからである。
【００４９】
電流測定部９１はドライバ９０の消費電流を測定する技術を例示するものである。ドライバ９０がチップ１０１に内蔵される場合には、電源Ｖｄｄ１，Ｖｓｓ１の間での消費電流の変動を検出してもよい。
【００５０】
実施の形態３．
図３は、本発明の実施の形態３にかかるテスト技術を例示する回路図である。
モジュール１００Ｃはチップ１０１，１０２が設けられている。例えばモジュール１００Ｃは一つのパッケージとして実現される。
【００５１】
モジュール１００Ｃにはチップ１０１，１０２の間を接続する配線３３ａ〜３３ｄも設けられており、これらはチップ１０１，１０２の間を接続する。配線３３ａ〜３３ｄにおいてはチップ１０１とチップ１０２との間での相互に信号の授受が行われる。
【００５２】
チップ１０１は内部ロジック回路１１、シフトレジスタ群１５、セレクタ１７、入出力バッファ１８ａ〜１８ｄを備えている。チップ１０２は内部ロジック回路２１、入出力バッファ２８ａ〜２８ｄを備えている。入出力バッファ１８ａ〜１８ｄと入出力バッファ２８ａ〜２８ｄの個数は互いに等しい。
【００５３】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００５４】
図４はシフトレジスタ群１５、セレクタ１７、入出力バッファ１８ａ〜１８ｄ，２８ａ〜２８ｄの構成の詳細を例示する回路図である。
【００５５】
シフトレジスタ群１５は入出力バッファ１８ａ〜１８ｄと同数の（ここでは４個の）シフトレジスタ１５ａ〜１５ｄを有しており、これらが直列に接続される。シフトレジスタ１５ａにはモジュール１００Ｃの外部からテスト信号ＴＤＩが入力され、これがシフトレジスタ１５ｂ，１５ｃ，１５ｄの順に伝達してゆく。
【００５６】
例えばテスト信号ＴＤＩとして一旦シフトレジスタ１５ａに論理“Ｈ”を与え、その後は“Ｌ”を与える。これにより、シフトレジスタ１５ａ〜１５ｄが出力する論理はその内のいずれか一つのみが“Ｈ”となり、残りが“Ｌ”となる。具体的にはシフトレジスタ１５ａ，１５ｂ，１５ｃ，１５ｄの出力の組は、“ＨＬＬＬ”，“ＬＬＨＬＬ”，“ＬＬＨＬ”，“ＬＬＬＨ”と順次に変化する。
【００５７】
セレクタ１７は、その一方入力としてシフトレジスタ１５ａ〜１５ｄから得られるパラレルの信号を、他方入力として内部ロジック回路１１からのパラレル出力信号群１６ｂを、それぞれ得る。そしてセレクタ１７は一方入力と他方入力とを切り替えて出力する。パラレル出力信号群１６ｂを構成する出力信号は複数であって、その個数はシフトレジスタ１５ａ〜１５ｄの個数と等しい。
【００５８】
入出力バッファ１８ａ〜１８ｄは、セレクタ１７のパラレルの出力を受け、これを配線３３ａ〜３３ｄへと伝達する。
【００５９】
逆に、入出力バッファ２８ａ〜２８ｄから配線３３ａ〜３３ｄを介して入出力バッファ１８ａ〜１８ｄへとパラレルの信号が伝達された場合には、これをパラレル入力信号群１６ｃとして内部ロジック回路１１へと出力することもできる。このような入出力バッファ１８ａ〜１８ｄにおける入出力の制御は、内部ロジック回路１１から得られる制御信号１６ａ（ＣＮＴ）を用いて行うことができる。
【００６０】
セレクタ１７はシフトレジスタ１５ａ〜１５ｄの２倍の、従って入出力バッファ１８ａ〜１８ｄの２倍の、セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄを備えている。セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄはいずれも、第１入力端Ａと第２入力端Ｂと、出力端Ｏと選択端Ｓとを備えている。
【００６１】
セレクタ１７１ａ〜１７１ｄの第１入力端Ａにはそれぞれシフトレジスタ１５ａ〜１５ｄの出力が与えられ、第２入力端Ｂにはパラレル出力信号群１６ｂに含まれる各々の信号が与えられる。
【００６２】
セレクタ１７２ａ〜１７２ｄの第１入力端Ａには共通してテストモード選択信号ＴＭＳが与えられ、第２入力端Ｂには共通して制御信号１６ａが与えられる。またセレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄのいずれの選択端Ｓにもテストモード選択信号ＴＭＳが与えられる。
【００６３】
セレクタ１７１ａ〜１７１ｄ，１７２ａ〜１７２ｄは、それぞれの選択端Ｓに与えられた信号の活性／非活性に応じて、それぞれ第１入力端Ａに与えられた信号／第２入力端Ｂに与えられた信号を選択して出力端Ｏから出力する。
【００６４】
従って、テストモード選択信号ＴＭＳが活性化した場合には、パラレル出力信号群１６ｂに依存することなくセレクタ１７１ａ〜１７１ｄの出力端Ｏからそれぞれシフトレジスタ１５ａ〜１５ｄの出力が出力され、制御信号１６ａに依存することなくセレクタ１７２ａ〜１７２ｄの出力端Ｏからはいずれも活性化したテストモード選択信号ＴＭＳが出力される。
【００６５】
またテストモード選択信号ＴＭＳが活性化しない場合には、シフトレジスタ１５ａ〜１５ｄの出力に依存することなくセレクタ１７１ａ〜１７１ｄの出力端Ｏからパラレル出力信号群１６ｂのそれぞれが出力され、セレクタ１７２ａ〜１７２ｄの出力端Ｏからはいずれも制御信号１６ａが出力される。
【００６６】
図５は入出力バッファ１８ａ，２８ａの構造を例示する回路図である。入出力バッファ１８ａは出力バッファ１８１と入力バッファ１８２とを有している。また入出力バッファ２８ａは出力バッファ２８１と入力バッファ２８２とを有している。出力バッファ１８１は電源Ｖｄｄ１，Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作している。また出力バッファ２８１は電源Ｖｄｄ２，Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作している。
【００６７】
配線３３ａは、その一端が入出力バッファ１８ａ内において出力バッファ１８１の出力端及び入力バッファ１８２の入力端に接続され、その他端が入出力バッファ２８ａ内において出力バッファ２８１の出力端及び入力バッファ２８２の入力端に接続される。
【００６８】
図示されないが、入出力バッファ１８ｂ〜１８ｄも入出力バッファ１８ａと同様の構成が、入出力バッファ２８ｂ〜２８ｄも入出力バッファ２８ａと同様の構成が、それぞれ採用される。また配線３３ｂ〜３３ｄも同様にして、その一端が入出力バッファ１８ｂ〜１８ｄ内の入力バッファの入力端及び出力バッファの出力端に接続され、その他端が入出力バッファ２８ｂ〜２８ｄ内の入力バッファの入力端及び出力バッファの出力端に接続される。
【００６９】
出力バッファ１８１には寄生ダイオード１８３，１８４が存在する。寄生ダイオード１８３は出力バッファ１８１の出力端に接続されるアノードと、電源Ｖｄｄ１に接続されるカソードとを有する。また寄生ダイオード１８４は出力バッファ１８１の出力端に接続されるカソードと、電源Ｖｓｓ１が接続されるアノードとを有する。
【００７０】
同様にして、出力バッファ２８１には寄生ダイオード２８３，２８４が存在する。寄生ダイオード２８３は出力バッファ２８１の出力端に接続されるアノードと、電源Ｖｄｄ２が接続されるカソードとを有する。また寄生ダイオード２８４は出力バッファ２８１の出力端に接続されるカソードと、電源Ｖｓｓ２が接続されるアノードとを有する。
【００７１】
出力バッファ１８１の動作の可否を決定する信号としてシフトレジスタ１７２ａの出力端Ｏから得られる出力が、出力バッファ１８１の入力としてセレクタ１７１ａの出力端Ｏから得られる出力が、それぞれ採用される。
【００７２】
よってテストモード選択信号ＴＭＳが活性化した場合には、出力バッファ１８１の出力端から、シフトレジスタ１５ａの出力が出力される。一方、テストモード選択信号ＴＭＳが非活性化し、かつ制御信号１６ａが活性化している場合には、パラレル出力信号群１６ｂを構成するパラレル出力信号のうち、セレクタ１７１ａの第２入力端Ｂに入力するものが、出力バッファ１８１の出力端から出力される。また、テストモード選択信号ＴＭＳ及び制御信号１６ａのいずれもが非活性化の場合には、出力バッファ１８１の出力端は出力バッファ１８１に対して絶縁状態（ハイインピーダンス状態）となる。
【００７３】
同様にして、出力バッファ２８１の活性／非活性を制御する信号（図５において出力バッファ２８１に与えられる信号ＣＮＴ）によって、出力バッファ２８１が非活性となると、その出力端はハイインピーダンス状態となる。
【００７４】
配線の良否をテストする場合には、テストモード選択信号ＴＭＳを活性化させ、かつ出力バッファ２８１を非活性とし、電源Ｖｄｄ２が与える電位を電源Ｖｄｄ１が与える電位よりも十分に低くする。例えば後者を前者よりも寄生ダイオード２８３の接合電圧以上に高くする。例えば電源Ｖｄｄ２が与える電位を電源Ｖｓｓ２が与える電位と等しくする。
【００７５】
上記のような設定において論理“Ｈ”のテスト信号ＴＤＩがシフトレジスタ１５ａに伝達されると、配線３３ａに断線故障が無ければ、出力バッファ２８１の出力端のインピーダンスが非常に高いので、寄生ダイオード２８３が導通し、図５の矢印の方向へ電流が流れる。よって電源Ｖｄｄ２の電位を測定し、これが上昇すれば断線故障が無く、上昇しなければ断線故障が存在することを検出できる。
【００７６】
また、配線３３ｂ〜３３ｄには論理“Ｌ”が伝達されているので、これらに断線故障が無くても、配線３３ａとの短絡故障が生じていれば、出力バッファ１８１に大きな電流が流れる。よって出力バッファ１８１に流れる電流が増大したか否かによって、それぞれ短絡故障の有無を検出することができる。
【００７７】
例えば出力バッファ１８１に流れる電流が増大すれば、モジュール１００Ｃの外部から電源Ｖｄｄ１，Ｖｓｓ１に流れる電流が増大するので、電源Ｖｄｄ１，Ｖｓｓ１に流れる電流を測定すれば短絡故障を検出することができる。
【００７８】
同様にして、既述のようなテスト用の設定において論理“Ｈ”のテスト信号ＴＤＩがシフトレジスタ１５ｂ，１５ｃ，１５ｄに伝達されると、それぞれ配線３３ｂ，３３ｃ，３３ｄの断線故障や、短絡故障を検出することができる。
【００７９】
上述の例とは逆に、テスト信号ＴＤＩとして一旦シフトレジスタ１５ａに論理“Ｌ”を与え、その後は“Ｈ”を与えてもよい。これにより、シフトレジスタ１５ａ〜１５ｄが出力する論理はその内のいずれか一つのみが“Ｌ”となり、残りが“Ｈ”となる。
【００８０】
この場合には、電源Ｖｓｓ２が与える電位を電源Ｖｓｓ１が与える電位よりも十分高く、例えば寄生ダイオード２８４の接合電圧以上に高くする。これにより、配線３３ａが正常な場合には電源Ｖｓｓ２の電位の低下が測定され、断線故障が発生している場合には当該低下は測定されない。またチップ１０１の消費電流の測定によって配線３３ａと配線３３ｂ〜３３ｄとの短絡故障についても検出することができる。
【００８１】
以上のようにして、モジュール１００Ｃとして、シフトレジスタ１５ａへの入力箇所と、テスト信号ＴＤＩのための入力箇所とを外部から接続可能とすることで、配線の良否をテストするために外部接続に必要な箇所を二カ所と少なくしながらも、複数の配線の断線故障、短絡故障をテストすることができる。
【００８２】
テストモード選択信号ＴＭＳを非活性とし、電源Ｖｄｄ１，Ｖｄｄ２，Ｖｓｓ１，Ｖｓｓ２が与える電位を所定の値に設定することにより、入出力バッファ１８ａ〜１８ｄ，２８ａ〜２８ｄを用い、配線３３ａ〜３３ｄを介して、チップ１０１，１０２の間で信号を授受することができる。
【００８３】
実施の形態４．
図６は本発明の実施の形態４にかかるテスト技術を例示する回路図である。モジュール１００Ｄは実施の形態３で示されたモジュール１００Ｃからシフトレジスタ群１５及びセレクタ１７を省略した構成を備えている。
【００８４】
配線３３ａ〜３３ｄをテストする際、内部ロジック回路１１は、パラレル出力信号群１６ｂを構成するパラレル出力信号を、テスト用に変更する。具体的には、パラレル出力信号のうちのいずれか一つを論理“Ｈ”とし、その他を全て論理“Ｌ”とし、論理“Ｈ”をとる信号を順次に変更する。あるいはパラレル出力信号のうちのいずれか一つを論理“Ｈ”とし、その他を全て論理“Ｌ”とし、論理“Ｈ”をとる信号を順次に変更する。
【００８５】
実施の形態４においても実施の形態３と同様にして、電源Ｖｄｄ１，Ｖｓｓ１の電位変動の有無、消費電流の増大の有無を測定することにより、配線３３ａ〜３３ｄの断線故障、短絡故障を検出することができる。
【００８６】
しかも、本実施の形態によれば、外部からテストモード選択信号ＴＭＳやテスト信号ＴＤＩを入力する必要が無く、テストのために外部と接続すべき箇所を増設する必要がない。
【００８７】
実施の形態５．
図７は本発明の実施の形態５にかかるテスト技術を例示する回路図である。モジュール１００Ｅにはチップ１０１，１０２が設けられている。例えばモジュール１００Ｅは一つのパッケージとして実現される。
【００８８】
モジュール１００Ｅにはチップ１０１，１０２の間を接続する配線３１１〜３１４，３２１〜３２３も設けられており、これらはチップ１０１，１０２の間を接続する。より具体的には配線３１１〜３１４はチップ１０１からチップ１０２へと向かう信号を伝達し、配線３２１〜３２３はチップ１０２からチップ１０１へと向かう信号を伝達する。
【００８９】
チップ１０１は内部ロジック回路１１、デマルチプレクサ１２１、セレクタ１２２、配線１５１〜１５４，１３１〜１３４及びオアゲートＧ１を備えている。
チップ１０２は内部ロジック回路２１、デマルチプレクサ２２１、セレクタ２２２、配線２５１〜２５３，２３１〜２３３を備えている。
【００９０】
内部ロジック回路１１は高電位を与える電源Ｖｄｄ１と低電位（例えば接地電位）を与える電源Ｖｓｓ１に接続され、これらから与えられる電位差を電源電圧として動作する。また内部ロジック回路２１は高電位を与えるＶｄｄ２と低電位（例えば接地電位）を与える電源Ｖｓｓ２に接続され、これらから与えられる電位差を電源電圧として動作する。
【００９１】
内部ロジック回路１１は配線１３１〜１３４へと信号を出力し、配線３２１〜３２３から信号を入力する。内部ロジック回路２１は配線２３１〜２３３へと信号を出力し、配線３１１〜３１４から信号を入力する。配線３１１〜３１４の本数と、配線３２１〜３２３の本数とは異なっていてもよい。
【００９２】
デマルチプレクサ１２１はテスト信号ＴＤＩを配線１５１〜１５４のいずれか一つに伝達する。いずれに伝達されるかは、デマルチプレクサ１２１に与えられる制御信号ＣＴＬによって決定される。セレクタ１２２の一方の入力群として配線１５１〜１５４に与えられた信号が入力し、セレクタ１２２の他方の入力群として配線１３１〜１３４に与えられた信号が入力する。セレクタ１２２はその一方の入力群及び他方の入力群のいずれかを選択して配線３１１〜３１４へと出力する。
【００９３】
デマルチプレクサ２２１はゲートＧ２から出力された信号を配線２５１〜２５３のいずれか一つに伝達する。いずれに伝達されるかは、デマルチプレクサ１２２に与えられる制御信号ＣＴＬによって決定される。セレクタ２２２の一方の入力群として配線２５１〜２５３に与えられた信号が入力し、セレクタ２２２の他方の入力群として配線２３１〜２３３に与えられた信号が入力する。セレクタ２２２はその一方の入力群及び他方の入力群のいずれかを選択して配線３２１〜３２３へと出力する。
【００９４】
セレクタ１２２，２２２のそれぞれが、自身の一対の入力群のいずれを出力するかは、テストモード選択信号ＴＭＳによって決定される。テストモード選択信号ＴＭＳが非活性の場合には、セレクタ１２２，２２２のいずれもが、自身の上記他方の入力群を出力する。よって内部ロジック回路１１から配線１３１〜１３４へと出力された信号は、それぞれ配線３１１〜３１４を介して内部ロジック回路２１へ入力する。また内部ロジック回路２１から配線２３１〜２３３へと出力された信号は、それぞれ配線３２１〜３２３を介して内部ロジック回路１１へ入力する。以上のようにして、テストモード選択信号ＴＭＳが非活性の場合には、チップ１０１，１０２の間での信号の授受が行われる。
【００９５】
またテストモード選択信号ＴＭＳが活性の場合には、セレクタ１２２，２２２のいずれもが、自身の上記一方の入力群を出力する。よってデマルチプレクサ１２１から配線１５１〜１５４へと出力された信号は、それぞれ配線３１１〜３１４を介して内部ロジック回路２１へ入力する。またデマルチプレクサ２２１から配線２５１〜２５３へと出力された信号は、それぞれ配線３２１〜３２３を介して内部ロジック回路１１へ入力する。以上のようにして、テストモード選択信号ＴＭＳが活性の場合には、内部ロジック回路１１，２１の入出力に依らずに、チップ１０１，１０２の間でテスト信号ＴＤＩに基づいた信号の授受が行われる。
【００９６】
オアゲートＧ１は配線３２１〜３２３に与えられた信号の論理和を採って検出信号ＴＤＯを生成して出力する。オアゲートＧ２は配線３１１〜３１４に与えられた信号の論理和をデマルチプレクサ２５２へと出力する。
【００９７】
テストモード選択信号ＴＭＳが活性の場合には、テスト信号ＴＤＩを論理“Ｈ”に設定する。デマルチプレクサ１２１は制御信号ＣＴＬの値に依存して、テスト信号ＴＤＩを例えば配線１５１にのみ伝達する。この場合、配線１５１には論理“Ｈ”が与えられ、配線１５２〜１５４には論理“Ｌ”が与えられる。
【００９８】
配線３１１に断線故障が生じていなければ、オアゲートＧ２が出力する信号の論理は“Ｈ”となり、デマルチプレクサ２５２にテスト信号ＴＤＩが伝搬することになる。しかし配線３１１に断線故障が生じていた場合には、オアゲートＧ２が出力する信号の論理は“Ｌ”となる。
【００９９】
制御信号ＣＴＬを変更することにより、デマルチプレクサ１２１がテスト信号ＴＤＩを伝達する配線１５１〜１５４も変更される。従ってもし配線３１１〜３１４のいずれかに断線故障が生じていれば、ある制御信号ＣＴＬに対してはデマルチプレクサ２５２にテスト信号ＴＤＩが伝搬しないことになる。
【０１００】
デマルチプレクサ２２１は制御信号ＣＴＬの値に依存して、オアゲートＧ２が出力した信号を例えば配線２５１にのみ伝達する。よってオアゲートＧ２が出力する信号の論理が“Ｈ”であれば、配線２５１には論理“Ｈ”が与えられ、配線２５２，２５３には論理“Ｌ”が与えられる。
【０１０１】
配線３２１に断線故障が生じていなければ、オアゲートＧ１が出力する信号の論理は“Ｈ”となる。つまり、検出信号ＴＤＯとして、テスト信号ＴＤＩと同じ論理“Ｈ”が得られることになる。
【０１０２】
しかしオアゲートＧ２が出力する信号の論理が“Ｈ”であっても配線３２１に断線故障が生じていた場合には、オアゲートＧ１が出力する信号の論理は“Ｌ”となる。
【０１０３】
制御信号ＣＴＬを変更することにより、デマルチプレクサ２２１がオアゲートＧ２の出力する信号ＴＤＩを伝達する配線２５１〜２５３も変更される。従ってもし配線３２１〜３２３のいずれかに断線故障が生じていれば、オアゲートＧ２が出力する信号の論理が“Ｈ”であっても、ある制御信号ＣＴＬに対しては検出信号ＴＤＯの論理が“Ｌ”となり、テスト信号ＴＤＩの論理“Ｈ”とは異なることになる。
【０１０４】
以上のようにして、配線３１１〜３１４，３２１〜３２３の少なくとも一つに断線故障が発生している場合には、テストモード選択信号ＴＭＳを活性させ、テスト信号ＴＤＩを論理“Ｈ”に設定し、制御信号ＣＴＬを順次変更することにより、検出信号ＴＤＯの論理が“Ｌ”となる。よって上記の配線の少なくともいずれか一つに発生した断線故障を検出することができる。いずれの配線にも断線故障が発生していない場合には、検出信号ＴＤＯの論理が制御信号ＣＴＬに依らずに“Ｈ”となる。
【０１０５】
もちろん、故障検出の際にテスト信号ＴＤＩを論理“Ｌ”に設定することもできる。その場合、配線１５１〜１５４，２５１〜２５３のうち、制御信号ＣＴＬによって決定された二つの配線以外には、論理“Ｈ”が与えられる。そしてオアゲートＧ１，Ｇ２をいずれもアンドゲートに変更する。これにより、配線３１１〜３１４，３２１〜３２３の少なくとも一つに断線故障が発生している場合には、検出信号ＴＤＯの論理が“Ｈ”となり、いずれの配線にも断線故障が発生していない場合には、検出信号ＴＤＯの論理が“Ｌ”となる。
【０１０６】
つまり論理ゲートＧ１，Ｇ２は、それぞれが、自身への入力が相互に一致するか否かを演算する。そして相互に一致する場合にはそれぞれに至るまでの配線に発生した断線故障を検出することができる。
【０１０７】
本実施の形態においても、断線故障の検出に必要なテスト信号ＴＤＩはシリアルな信号、あるいはある一つの論理に対応する信号で足りるので、テスト信号ＴＤＩについて必要となる外部接続は二カ所で足りる。
【０１０８】
本実施の形態において、配線３１１〜３１４における短絡故障をも検出することもできる。これらの間で短絡が生じると、セレクタ１２２の消費電流が増え、電源Ｖｄｄ１，Ｖｓｓ１の間での電位変動や消費電流が増大するからである。また配線３２１〜３２３における短絡故障をも検出することもできる。これらの間で短絡が生じると、セレクタ２２２の消費電流が増え、電源Ｖｄｄ２，Ｖｓｓ２の間での電位変動や消費電流が増大するからである。
【０１０９】
実施の形態６．
図８は本発明の実施の形態６にかかるテスト技術を例示する回路図である。モジュール１００Ｆは実施の形態５で示されたモジュール１００Ｅからデマルチプレクサ１２１，２２１を省略し、インバータ４０１〜４０６を追加し、オアゲートＧ１をセレクタ１２４及びシフトレジスタ１２５に置換し、オアゲートＧ２をセレクタ２２４及びシフトレジスタ２２５に置換した構成を備えている。
【０１１０】
本実施の形態では配線３１１〜３１４がこの順に配列されていると仮定しており、これらの配線に対して交互にインバータ４０１〜４０４が設けられている。より具体的には、インバータ４０１，４０２はチップ１０１に備えられており、セレクタ１２２から出力される信号を反転して、それぞれ配線３１２，３１４に与える。またインバータ４０３，４０４はチップ１０２に備えられており、それぞれ配線３１２，３１４から得られる信号を反転して、内部ロジック回路２１に与える。これにより、インバータ４０１〜４０４が存在しても、セレクタ１２２から内部ロジック回路２１に与えられる信号の論理は変わらない。
【０１１１】
また本実施の形態では配線３２１〜３２３がこの順に配列されていると仮定しており、配線３２２に対してインバータ４０５，４０６が設けられている。より具体的には、インバータ４０５はチップ１０２に備えられており、セレクタ２２２から出力される信号を反転して、配線３２２に与える。またインバータ４０６はチップ１０１に備えられており、配線３２２から得られる信号を反転して、内部ロジック回路１１に与える。これにより、インバータ４０５，４０６が存在しても、セレクタ２２２から内部ロジック回路１１に与えられる信号の論理は変わらない。
【０１１２】
オアゲートＧ２（図７）と同様、セレクタ２２４には配線３１１〜３１４に与えられた信号が入力する。但し、配線３１２，３１４については、セレクタ２２４はインバータ４０３，４０４を介して接続される。つまり、インバータ４０３，４０４の出力が、それぞれセレクタ２２４に入力する。
【０１１３】
オアゲートＧ１（図７）と同様、セレクタ１２４には配線３２１〜３２３に与えられた信号が入力する。但し、配線３２３については、セレクタ１２４はインバータ４０６を介して接続される。つまり、インバータ４０６の出力がセレクタ１２４に入力する。
【０１１４】
配線１５１〜１５４には、全てテスト信号ＴＤＩが与えられる。よってセレクタ１２２の一方の入力群は全てテスト信号ＴＤＩとなる。配線２５１〜２５３には、全てセレクタ２２４の出力が与えられる。よってセレクタ２２２の一方の入力群は全てセレクタ２２４の出力となる。
【０１１５】
シフトレジスタ２２５にはセレクタ２２４の出力が入力する。セレクタ２２４の出力は、シフトレジスタ２２５の出力によって、セレクタ２２４の４つの入力の中から選択される。
【０１１６】
図９はシフトレジスタ２２５とセレクタ２２４の構成を例示する回路図である。シフトレジスタ２２５のクロック端ＣＬには、セレクタ２２４の出力が与えられる。望ましくは、シフトレジスタ２２５のクロック端ＣＬには、ノイズキャンセラ２２６を介してセレクタ２２４の出力が与えられる。
【０１１７】
シフトレジスタ２２５のデータ入力端ＤＩにはデータ出力端ＤＯが接続されている。そしてクロック端ＣＬに与えられる信号の論理が一方向に遷移する度にシフト出力端ＳＡ，ＳＢ，ＳＣ，ＳＤの間で循環して一つの論理“Ｈ”と三つの論理“Ｌ”とが出力される。
【０１１８】
セレクタ２２４は、それぞれシフトレジスタ２２５のシフト出力端ＳＡ，ＳＢ，ＳＣ，ＳＤを一方の入力端とする二入力のアンドゲート２２４ａ〜２２４ｄを有している。アンドゲート２２４ａ〜２２４ｄの他方の入力端にはそれぞれ配線３１１〜３１４が接続されている。但し、アンドゲート２２４ｂの他方の入力端には、インバータ４０３（図８）の出力が与えられる。またアンドゲート２２４ｄの他方の入力端には、インバータ４０４（図８）の出力が与えられる。
【０１１９】
セレクタ２２４は、アンドゲート２２４ａ〜２２４ｄの出力の論理和を出力するオアゲート２２４ｅをも有している。オアゲート２２４ｅの出力はセレクタ２２４の出力として、セレクタ２２２やシフトレジスタ２２５のクロック端ＣＬに与えられる。
【０１２０】
シフトレジスタ１２５にはセレクタ１２４の出力が入力する。セレクタ１２４の出力は、シフトレジスタ１２５の出力によって、セレクタ１２４の三つの入力の中から選択される。
【０１２１】
図１０はシフトレジスタ１２５とセレクタ１２４の構成を例示する回路図である。シフトレジスタ１２５のクロック端ＣＬには、セレクタ１２４の出力が与えられる。望ましくは、シフトレジスタ１２５のクロック端ＣＬには、ノイズキャンセラ１２６を介してセレクタ１２４の出力が与えられる。
【０１２２】
シフトレジスタ１２５のデータ入力端ＤＩにはデータ出力端ＤＯが接続されている。そしてクロック端ＣＬに与えられる信号の論理が一方向に遷移する度に、シフト出力端ＳＡ，ＳＢ，ＳＣの間でこの順に循環して一つの論理“Ｈ”と二つの論理“Ｌ”とが出力される。
【０１２３】
セレクタ１２４は、それぞれシフトレジスタ１２５のシフト出力端ＳＡ，ＳＢ，ＳＣを一方の入力端とする二入力のアンドゲート１２４ａ〜１２４ｃを有している。アンドゲート１２４ａ〜１２４ｃの他方の入力端にはそれぞれ配線３２１〜３２３が接続されている。但し、アンドゲート１２４ｂの他方の入力端には、インバータ４０６（図８）の出力が与えられる。
【０１２４】
セレクタ１２４は、アンドゲート１２４ａ〜１２４ｃの出力の論理和を出力するオアゲート１２４ｄをも有している。オアゲート１２４ｄの出力はセレクタ１２４の出力であってシフトレジスタ１２５のクロック端ＣＬに与えられ、また検出信号ＴＤＯとしても機能する。
【０１２５】
テストモード選択信号ＴＭＳが活性化している場合、テスト信号ＴＤＩがアンドゲート２２４ａ〜２２４ｄの他方の入力端に、与えられる。テスト信号ＴＤＩの論理として“Ｈ”、“Ｌ”を繰り返して採用することにより、シフトレジスタ２２５のシフト出力端ＳＡ〜ＳＤから順次に論理“Ｈ”が循環的に出力される。
【０１２６】
同様にして、テストモード選択信号ＴＭＳが活性化している場合、セレクタ２２４の出力がアンドゲート１２４ａ〜１２４ｃの他方の入力端に、与えられる。テスト信号ＴＤＩの論理として“Ｈ”、“Ｌ”を繰り返して採用することにより、シフトレジスタ１２５のシフト出力端ＳＡ〜ＳＣから順次に論理“Ｈ”が循環的に出力される。
【０１２７】
配線３１１〜３１４のいずれにも断線故障が生じていなければ、シフトレジスタ２２５のシフト出力端ＳＡ〜ＳＤのいずれから論理“Ｈ”が出力されているかに依らず、セレクタ２２４ｅの出力はテスト信号ＴＤＩと一致して“Ｈ”、“Ｌ”の論理を採る。更に配線３２１〜３２３のいずれにも断線故障が生じていなければ、シフトレジスタ１２５のシフト出力端ＳＡ〜ＳＣのいずれから論理“Ｈ”が出力されているかに依らず、セレクタ１２４ｅの出力はテスト信号ＴＤＩと一致して“Ｈ”、“Ｌ”の論理を採る。
【０１２８】
しかし例えば配線３１２において断線故障が生じていた場合、シフト出力端ＳＢにおいて論理“Ｈ”が出力されている状態であってもゲート２２４ｂは“Ｈ”を出力できない。よってセレクタ２２４ｅの出力はテスト信号ＴＤＩと一致しなくなる。また配線３１１〜３１４のいずれにも断線故障が生じていない場合であっても、配線３２２において断線故障が生じていれば、検出信号ＴＤＯはテスト信号ＴＤＩと一致しなくなる。
【０１２９】
よって所定回数、例えば配線３１１〜３１４の本数と、配線３２１〜３２３の本数の最小公倍数（ここでは１２）の回数でテスト信号ＴＤＩの論理の遷移を繰り返し、検出信号ＴＤＯの論理の遷移と、テスト信号ＴＤＩのそれとを比較して、両者が一致しているか否かを以て断線故障が無いか有るかをそれぞれ検出することができる。
【０１３０】
また、インバータ４０１〜４０６を設けたことにより、配線３１１〜３１４，３２１〜３２３の間で隣接する配線間では伝達される信号の論理が異なる。従って、実施の形態６においても実施の形態３と同様にして、電源Ｖｄｄ１，Ｖｓｓ１の電位変動の有無、消費電流の増大の有無を測定することにより、隣接した配線間での短絡故障を検出することができる。
【０１３１】
もちろん、短絡故障を検出する必要が無ければ、インバータ４０１〜４０６を省略してもよい。
【０１３２】
実施の形態７．
図１１は本発明の実施の形態６におけるシフトレジスタ２２５として採用できる他の構成を示す回路図である。また図１２は実施の形態６におけるシフトレジスタ１２５として採用できる他の構成を示す回路図である。
【０１３３】
シフトレジスタ２２５のクロック端ＣＬにはセレクタ２２４の出力の代わりに、テストモード信号ＴＭＳが入力し、シフトレジスタ１２５のクロック端ＣＬにはセレクタ１２４の出力の代わりに、テストモード信号ＴＭＳが入力している。またシフトレジスタ１２５，２２５のリセット端ＲＳＴにはリセット信号ＲＥＳＥＴが入力してる。これらの点以外の構成は実施の形態６と同様である。
【０１３４】
本実施の形態ではテスト信号ＴＤＩの論理を遷移させるのではなく、テストモード信号ＴＭＳの論理を遷移させる。まずリセット信号ＲＥＳＥＴを活性化させ、シフトレジスタ１２５，２２５のシフト出力端ＳＡにおいて“Ｈ”を、それ以外のシフト出力端に“Ｌ”を、それぞれ出力させる。そしてテストモード信号ＴＭＳの論理を遷移させることにより、“Ｈ”を出力するシフト出力端は、シフトレジスタ１２４においてはシフト出力端ＳＢ，ＳＣ，ＳＡ，…と順次に変更され、シフトレジスタ２２４においてはシフト出力端ＳＢ，ＳＣ，ＳＤ，ＳＡ，…と順次に変更される。
【０１３５】
よって本実施の形態においても、実施の形態６と同様にして、検出信号ＴＤＯの論理の遷移とテスト信号ＴＤＩのそれとを比較して、両者が一致しているか否かを以て断線故障が無いか有るかをそれぞれ検出することができる。
【０１３６】
【発明の効果】
この発明にかかる第１のマルチチップモジュールにおいて、第１チップのセレクタも第２チップのセレクタも、第２入力端に与えられた信号をその前記出力端へ出力することにより、第１チップと第２チップとの間で信号の授受が行われる。他方、第１チップのセレクタも第２チップのセレクタも、第１入力端に与えられた信号をその前記出力端へ出力することができる。後者の場合、第１チップのセレクタの第１入力端にテスト信号を与え、第１チップで第２配線から検出信号を測定することにより、第１配線と第２配線における断線故障を検出することができる。この際に必要なテスト信号はシリアルな信号で足り、よってテスト信号について必要となる外部接続は二カ所で足りる。
【０１３７】
この発明にかかる第２のマルチチップモジュールにおいて、第１チップの複数の出力バッファの出力端から出力信号群を出力し、これを複数の配線を介して第２チップの複数の入力バッファへと伝達することができる。逆に第２チップの複数の出力バッファの出力端から、複数の配線を介して第１チップの複数の入力バッファへと信号を伝達することができる。更に第１チップの複数の出力バッファの出力端からパラレルにテスト信号の複数を出力することができる。この場合、第２チップの出力バッファを非活性にすることにより、一のテスト信号を伝達する配線に断線が生じていなければ、当該配線と第３電源との間に寄生するダイオードを介して、第３電源又は第４電源の電位が変動する。また一のテスト信号を伝達する配線と他のテスト信号を伝達する配線とに短絡が生じれば、第１電源と第２電源との間に流れる電流が増加する。よって複数の配線における断線故障及び短絡故障を検出することができる。この際に用いられる一つのテスト信号のみが他のテスト信号と論理が異なっているので、テスト信号を外部から導入するとしてもこれに必要となる外部接続の箇所を少なくできる。
【０１３８】
この発明にかかる第３のマルチチップモジュールにおいて、第１チップのセレクタが第１チップの第１配線群に与えられた信号を複数の第１の配線へ、第２チップのセレクタが第２チップの第１配線群に与えられた信号を複数の第２の配線へ、それぞれ出力することにより、第１チップと第２チップとの間で信号の授受が行われる。他方、第１チップのセレクタが第１チップの第２配線群に与えられた信号を複数の第１の配線へ、第２チップのセレクタが第２チップの第２配線群に与えられた信号を複数の第２の配線へ、それぞれ出力することにより、第１チップの論理ゲートの出力をテスト信号と比較することにより、第１配線と第２配線における断線故障を検出することができる。この際に必要なテスト信号はシリアルな信号で足り、よってテスト信号について必要となる外部接続は二カ所で足りる。
【０１３９】
この発明にかかる第４のマルチチップモジュールにおいて、テスト信号の論理を繰り返し遷移させ、これと第１チップの第２セレクタの出力の論理の遷移とを比較することにより、第１配線及び第２配線の断線故障を検出することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるテスト技術を例示する回路図である。
【図２】本発明の実施の形態２にかかるテスト技術を例示する回路図である。
【図３】本発明の実施の形態３にかかるテスト技術を例示する回路図である。
【図４】本発明の実施の形態３の構成の詳細を示す回路図である。
【図５】本発明の実施の形態３の構成の詳細を示す回路図である。
【図６】本発明の実施の形態４にかかるテスト技術を例示する回路図である。
【図７】本発明の実施の形態５にかかるテスト技術を例示する回路図である。
【図８】本発明の実施の形態６にかかるテスト技術を例示する回路図である。
【図９】シフトレジスタとセレクタの構成を例示する回路図である。
【図１０】シフトレジスタとセレクタの構成を例示する回路図である。
【図１１】シフトレジスタとセレクタの構成を例示する回路図である。
【図１２】シフトレジスタとセレクタの構成を例示する回路図である。
【符号の説明】
１１，２１ 内部ロジック回路、３１ａ〜３１ｅ，３２ａ〜３２ｅ，１３１〜１３４，１５１〜１５４，２３１〜２３３，２５１〜２５３，３１１〜３１４，３２１〜３２３ 配線、１２ａ〜１２ｅ，２２ａ〜２２ｅ，１７，１２２，２２２ セレクタ、１８ａ〜１８ｄ，２８ａ〜２８ｄ 入出力バッファ、１５ａ〜１５ｄ シフトレジスタ、１０１，１０２ チップ、１２１，２２１ デマルチプレクサ、１８１，２８１ 出力バッファ、１８２，２８２ 入力バッファ、ＴＤＩ テスト信号。
Claims (9)
- 第１チップと、
第２チップと、
いずれも前記第１チップ及び前記第２チップの間を接続する第１配線及び第２配線とを備えるマルチチップモジュールであって、
前記第１チップは
出力端及び入力端を有する内部回路と、
第１入力端、前記第１チップの前記内部回路の前記出力端と接続される第２入力端、前記第１入力端に与えられた信号と前記第２入力端に与えられた信号とを選択して出力する出力端とを有するセレクタとを含み、
前記第２チップは
出力端及び入力端を有する内部回路と、
前記第２チップの前記内部回路の前記入力端と接続される第１入力端、前記第２チップの前記内部回路の前記出力端と接続される第２入力端、出力端とを有するセレクタとを含み、
前記第１チップの前記セレクタの前記出力端は前記第１配線を介して前記第２チップの前記内部回路の前記入力端に接続され、
前記第２チップの前記セレクタの前記出力端は前記第２配線を介して前記第１チップの前記内部回路の前記入力端に接続され、
前記第１チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第１入力端に与えられた信号をその前記出力端へ出力し、
前記第１チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する場合には、前記第２チップの前記セレクタがその前記第２入力端に与えられた信号をその前記出力端へ出力する、マルチチップモジュール。 - 前記第２チップの前記セレクタの前記第１入力端の直前に設けられたインバータを更に備える、請求項１記載のマルチチップモジュール。
- 第１チップと、
第２チップと、
いずれも前記第１チップ及び前記第２チップの間を接続する複数の配線とを備えるマルチチップモジュールであって、
前記第１チップは
複数の出力信号で構成される出力信号群を出力する内部回路と、
いずれも前記複数の配線毎に設けられる入力バッファ及び出力バッファとを含み、
前記第２チップは
いずれも前記複数の配線毎に設けられる入力バッファ及び出力バッファを含み、
前記第１チップの前記出力バッファの各々は、
第１電源及び第２電源から得られる電位差を電源電圧として動作し、
対応する一の前記複数の配線の一端に接続された出力端と、
対応する一の前記複数の出力信号と、テスト信号とのいずれか一方が与えられる入力端とを有し、
前記第１チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記一端に接続された入力端を有し、
前記第２チップの前記出力バッファの各々は、
第３電源及び第４電源から得られる電位差を電源電圧として動作し、
対応する一の前記複数の配線の他端に接続され、前記第２チップの前記出力バッファが非活性の際に前記第２チップの前記出力バッファに対して絶縁状態となる出力端を有し、
前記第２チップの前記入力バッファの各々は、対応する一の前記複数の配線の前記他端に接続された入力端を有し、
一の前記テスト信号の論理のみ他の前記テスト信号の論理と異なる、マルチチップモジュール。 - 前記複数の配線毎に設けられ、前記テスト信号を順次に伝達する複数のシフトレジスタと、
前記複数のシフトレジスタの出力と前記出力信号群とのいずれか一方を選択的に前記第１チップの複数の前記出力バッファの前記入力端へ与えるセレクタを更に備える、請求項３記載のマルチチップモジュール。 - 前記内部回路は前記テスト信号を出力する、請求項３記載のマルチチップモジュール。
- 第１チップと、
第２チップと、
前記第１チップから前記第２チップへと信号を伝達する複数の第１配線と、
前記第２チップから前記第１チップへと信号を伝達する複数の第２配線と、
を備えるマルチチップモジュールであって、
前記第１チップは
内部回路と、
前記第１チップの前記内部回路の出力が与えられる第１配線群と、
第２配線群と、
テスト信号を入力し、制御信号に基づいて前記テスト信号を前記第１チップの前記第２配線群のいずれか一つの配線に与えるデマルチプレクサと、
前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力するセレクタと、
前記複数の第２配線に与えられた信号の論理演算を行う論理ゲートとを有し、
前記第２チップは
内部回路と、
前記複数の第１配線に与えられた信号の論理演算を行う論理ゲートと、
前記第２チップの前記内部回路の出力が与えられる第１配線群と、
第２配線群と、
前記第２チップの前記論理ゲートの出力を入力し、前記制御信号に基づいて前記第２チップの前記論理ゲートの出力を前記第２チップの前記第２配線群のいずれか一つの配線に与えるデマルチプレクサと、
前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力するセレクタと、を有し、
前記第１チップの前記セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力し、
前記第１チップの前記セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力し、
前記第１チップの論理ゲート及び前記第２チップの論理ゲートのそれぞれが、自身への入力が相互に一致するか否かを演算する、マルチチップモジュール。 - 第１チップと、
第２チップと、
前記第１チップから前記第２チップへと信号を伝達する複数の第１配線と、
前記第２チップから前記第１チップへと信号を伝達する複数の第２配線と、を備えるマルチチップモジュールであって、
前記第１チップは
内部回路と、
前記第１チップの前記内部回路の出力が与えられる第１配線群と、
テスト信号が与えられる配線の複数で構成される第２配線群と、
前記第１チップの前記第１配線群に与えられた信号と、前記第１チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第１配線へと出力する第１セレクタと、
前記複数の第２配線に与えられた信号のいずれかを出力する第２セレクタとを有し、
前記第２チップは
内部回路と、
前記複数の第１配線に与えられた信号のいずれかを出力する第１セレクタと、
前記第２チップの前記内部回路の出力が与えられる第１配線群と、
前記第２チップの前記セレクタの前記出力が与えられる配線の複数で構成される第２配線群と、
前記第２チップの前記第１配線群に与えられた信号と、前記第２チップの前記第２配線群に与えられた信号のいずれか一方を、前記複数の第２配線へと出力する第２セレクタと、を有し、
前記第１チップの前記第１セレクタが前記第１チップの前記第１配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第１配線群に与えられた信号を前記複数の第２配線へと出力し、
前記第１チップの前記第１セレクタが前記第１チップの前記第２配線群に与えられた信号を前記複数の第１配線へと出力する場合には、前記第２チップの前記第２セレクタが前記第２チップの前記第２配線群に与えられた信号を前記複数の第２配線へと出力する、マルチチップモジュール。 - 前記複数の第１配線に含まれる一の配線において介在する第１インバータ及び第２インバータを更に備え、
前記第１インバータ及び第２インバータはそれぞれ前記第１チップ及び前記第２チップにおいて設けられ、
前記第２チップの前記第１セレクタは前記一の配線に対しては前記第２インバータを介して接続される、請求項７記載のマルチチップモジュール。 - 前記複数の第２配線に含まれる一の配線において介在する第１インバータ及び第２インバータを更に備え、
前記第１インバータ及び第２インバータはそれぞれ前記第２チップ及び前記第１チップにおいて設けられ、
前記第１チップの前記第２セレクタは前記一の配線に対しては前記第２インバータを介して接続される、請求項７又は請求項８記載のマルチチップモジュール。
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