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Die
vorliegende Erfindung bezieht sich auf eine Technik zum Prüfen der
Qualität
einer Verdrahtung. Insbesondere bezieht sich die vorliegende Erfindung
auf eine Technik zum Prüfen
der Qualität
von Verdrahtungen, welche mit einer Mehrzahl von Chips verbunden
sind, die beispielsweise in einem einzigen Gehäuse bzw. Baustein enthalten
sind.
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Es
gibt einen Fall, bei welchem in einer Mehrzahl vorkommende integrierte
Halbleiterschaltungschips (hiernach einfach als "Chips" bezeichnet) in einem einfachen Gehäuse bzw.
Baustein enthalten sind. Dieser Baustein wird beispielsweise als
Multichip-Modul bezeichnet. Beispielsweise kann dieses Multichip-Modul
ein SIP (System In a Package) realisieren.
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Das
Multichip-Modul besitzt eine Verdrahtung, welche die Chips in dem
Gehäuse
verbindet. Eine Mangelhaftigkeit der Verdrahtung ist durch einen
Funktionstest erfaßbar,
welcher auf den gesamten Baustein angewandt wird. Jedoch ist das
Erkennen der wechselseitigen Beziehung zwischen einer Funktionsmangelhaftigkeit
und einer Verdrahtungsmangelhaftigkeit nicht immer einfach. Daher
kann in einigen Fällen
das Erzeugen einer Signalstruktur, welche zum Erfassen der Verdrahtungsmangelhaftigkeit
verwendet wird, schwierig sein.
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Demzufolge
gibt es eine herkömmliche
Technik, welche zum Erfassen der Verdrahtungsmangelhaftigkeit dient,
demzufolge ein willkürliches
Signal von einer Eingangsanschlußgruppe der Verdrahtung eingegeben
wird und dieses Signal über
die Verdrahtung einer Ausgangsanschlußgruppe ausgegeben wird. Diese
herkömmliche
Technik wird beispielsweise in der japanischen Veröffentlichungsschrift
Nr. 2000-022072 offenbart.
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Jedoch
verläuft
entsprechend der in dem obigen Dokument nach dem Stand der Technik
offenbarten Technik das Senden des Signals von der Eingangsanschlußgruppe
zu der Ausgangsanschlußgruppe
parallel. Dementsprechend sind viele Anschlüsse nötig, um den Qualitätstest durchzuführen.
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Aufgabe
der vorliegenden Erfindung ist es, eine Technik zum Prüfen der
Qualität
einer Verdrahtung bereitzustellen, wobei ein serielles Testsignal verwendet
wird, um die Anzahl von Anschlüssen
zu verringern, die zur Durchführung
der Verdrahtungsqualitätsprüfung nötig sind.
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Die
Lösung
der Aufgabe erfolgt durch die Merkmale der unabhängigen Ansprüche.
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Die
vorliegende Erfindung stellt ein erstes Multichip-Modul bereit,
welches einen ersten Chip, einen zweiten Chip sowie eine erste Verdrahtung
und eine zweite Verdrahtung enthält,
welche jeweils den ersten Chip und den zweiten Chip verbinden.
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Der
erste Chip enthält
eine interne Schaltung und einen Wähler. Die interne Schaltung
besitzt einen Ausgangsanschluß und
einen Eingangsanschluß.
Der Wähler
besitzt einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß, welcher mit
dem Ausgangsanschluß der
inneren Schaltung des ersten Chips verbunden ist, und einen Ausgangsanschluß, an welchem
ein Signal, welches dem ersten Eingangsanschluß übertragen wird, oder ein Signal
ausgibt, welches dem zweiten Eingangsanschluß übertragen wird.
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Der
zweite Chip enthält
eine interne Schaltung und einen Wähler. Die interne Schaltung
besitzt einen Ausgangsanschluß und
einen Eingangsanschluß.
Der Wähler
besitzt einen ersten Eingangsanschluß, welcher mit dem Eingangsanschluß der inneren
Schaltung des zweiten Chips verbunden ist, einen zweiten Eingangsanschluß, welcher
mit dem Ausgangsanschluß der
inneren Schaltung des zweiten Chips verbunden ist, und einen Ausgangsanschluß.
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Der
Ausgangsanschluß des
Wählers
des ersten Chips ist über
die erste Verdrahtung mit dem Eingangsanschluß der internen Schaltung des
zweiten Chips verbunden. Der Ausgangsanschluß des Wählers des zweiten Chips ist über die
zweite Verdrahtung mit dem Eingangsanschluß der internen Schaltung des
ersten Chips verbunden.
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Der
Wähler
des zweiten Chips gibt das dem ersten Eingangsanschluß davon übertragene
Signal dem Ausgangsanschluß davon
aus, wenn der Wähler
des ersten Chips das dem ersten Anschluß davon übertragene Signal dem Ausgangsanschluß davon ausgibt.
Der Wähler
des zweiten Chips gibt das dem zweiten Eingangsanschluß davon übertragene
Signal dem Ausgangsanschluß davon
aus, wenn der Wähler
des ersten Chips das dem zweiten Eingangsanschluß davon übertragene Signal dem Ausgangsanschluß davon
ausgibt.
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Jeder
Wähler
der ersten und zweiten Chips gibt das seinem zweiten Eingangsanschluß übertragene
Signal seinem Ausgangsanschluß aus,
um die Signale zwischen dem ersten Chip und dem zweiten Chip zu
senden bzw. zu empfangen. Demgegenüber kann jeder Wähler der
ersten und zweiten Chips das seinem ersten Eingangsanschluß übertragene
Signal seinem Ausgangsanschluß ausgeben.
In dem zuletzt genannten Fall wird ein Testsignal dem ersten Eingangsanschluß des Wählers des
ersten Chips übertragen,
um ein Erfassungssignal von der zweiten Verdrahtung in dem ersten
Chip zu messen, wodurch eine Erfassung eines Defekts durch einen
Bruch ermöglicht
wird, welcher in den ersten Verdrahtungen ebenso wie in den zweiten
Verdrahtungen auftritt. In diesem Fall kann ein serielles Signal
zur Durchführung
des Tests verwendet werden, und dementsprechend sind lediglich zwei
externe Verbindungen für das
Testsignal nötig.
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Durch
die vorliegende Erfindung wird ein zweites Multichip-Modul bereitgestellt,
welches einen ersten Chip, einen zweiten Chip und eine Mehrzahl von
Verdrahtungen enthält,
welche jeweils den ersten Chip und den zweiten Chip verbinden.
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Der
erste Chip enthält
eine interne Schaltung sowie einen Eingangspuffer und einen Ausgangspuffer.
Die interne Schaltung gibt eine Ausgangssignalgruppe aus, welche
aus einer Mehrzahl von Ausgangssignalen besteht. Der Eingangspuffer
und der Ausgangspuffer sind für
jede der in der Mehrzahl vorkommenden Verdrahtungen vorgesehen.
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Der
zweite Chip enthält
einen Eingangspuffer und einen Ausgangspuffer, welche für jede der
in der Mehrzahl vorkommenden Verdrahtungen vorgesehen sind.
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Jeder
jeweilige Ausgangspuffer des ersten Chips, welcher einen Ausgangsanschluß und einen Eingangsanschluß aufweist,
arbeitet unter einer Spannung, welche als Potentialdifferenz zwischen
einer ersten Leistungs- bzw. Stromquelle und einer zweiten Leistungs-
bzw. Stromquelle erlangt wird. Der Ausgangsanschluß ist mit
einem Ende einer entsprechenden Verdrahtung aus der Mehrzahl von
Verdrahtungen verbunden. Entweder ein entsprechendes Signal aus
der Mehrzahl von Ausgangssignalen oder ein Testsignal wird dem Eingangsanschluß übertragen.
Jeder von jeweili gen Eingangspuffern des ersten Chips besitzt einen
Eingangsanschluß, welcher
mit dem einen Ende der entsprechenden einen Verdrahtung aus der
Mehrzahl von Verdrahtungen verbunden ist.
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Jeder
jeweilige Ausgangspuffer des zweiten Chips, welcher einen Ausgangsanschluß und einen Eingangsanschluß aufweist,
arbeitet unter einer Spannung, welche als Potentialdifferenz einer
dritten Leistungsquelle und einer vierten Leistungsquelle erlangt
wird. Der Ausgangsanschluß ist
mit dem anderen Ende der entsprechenden einen Verdrahtung aus der
Mehrzahl von Verdrahtungen verbunden und in einen Zustand versetzt,
bei welchem er von dem Ausgangspuffer des zweiten Chips isoliert
ist, wenn der Ausgangspuffer des zweiten Chips inaktiv ist. Jeder
jeweilige Eingangspuffer des zweiten Chips besitzt einen Eingangsanschluß, welcher
mit dem anderen Ende der entsprechenden einen Verdrahtung aus der
Mehrzahl von Verdrahtungen verbunden ist.
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Und
der logische Zustand lediglich eines Testsignals unterscheidet sich
von den logischen Zuständen
der anderen Testsignale.
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Die
Ausgangssignalgruppe wird an den Ausgangsanschlüssen einer Mehrzahl von Ausgangspuffern
des ersten Chips ausgegeben und über
eine Mehrzahl von Verdrahtungen einer Mehrzahl von Eingangspuffern
des zweiten Chips gesendet. Demgegenüber kann das Signal an den
Ausgangsanschlüssen
einer Mehrzahl von Ausgangspuffern des zweiten Chips über eine
Mehrzahl von Verdrahtungen einer Mehrzahl von Eingangspuffern des
ersten Chips gesendet werden. Darüber hinaus kann eine Mehrzahl
von Testsignalen parallel an den Ausgangsanschlüssen der in der Mehrzahl vorkommenden
Ausgangspuffern des ersten Chips ausgegeben werden. Sofern die Verdrahtung,
welche ein Testsignal überträgt, nicht
gebrochen ist, schwankt in diesem Fall ein elektrisches Potential
der dritten Leistungsquelle oder der vierten Leistungsquelle über eine
parasitäre
Diode, welche zwischen dieser Verdrahtung und der dritten Leistungsquelle
befindlich ist, im Ansprechen darauf, den Ausgangspuffer des zweiten
Chips in einen inaktiven Zustand zu versetzen. Bei dem Ereignis,
bei welchem ein Kurzschluß zwischen
der Verdrahtung, welche ein Testsignal überträgt, und einer Verdrahtung hervorgerufen
wird, welche ein anderes Testsignal überträgt, wird ein erhöhter Strom
zwischen der ersten Leistungsquelle und der zweiten Leistungsquelle
fließen.
Daher ist es möglich,
den Defekt durch einen Bruch oder den Defekt durch einen Kurzschluß in der
Mehrzahl von Verdrahtungen zu erfassen. In diesem Fall unterscheidet sich
der logische Zustand von lediglich einem Testsignal von dem logischen
Zustand der anderen Testsignale. Daher wird es möglich, die Anzahl von externen
Verbindungen sogar in dem Fall zu verringern, bei welchem Testsignale
von außen
hineinkommen.
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Die
vorliegende Erfindung stellt ein drittes Multichip-Modul bereit,
welches einen ersten Chip, eine Mehrzahl von ersten Verdrahtungen
und eine Mehrzahl von zweiten Verdrahtungen enthält.
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Signale
werden von dem ersten Chip über die
in der Mehrzahl vorkommenden ersten Verdrahtungen zu dem zweiten
Chip gesendet. Signale werden von dem zweiten Chip über die
in der Mehrzahl vorkommenden zweiten Verdrahtungen dem ersten Chip
gesendet.
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Der
erste Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,
eine zweite Verdrahtungsgruppe, einen Demultiplexer, einen Wähler und
ein Verknüpfungsglied.
Ein Ausgang der internen Schaltung des ersten Chips wird der ersten Verdrahtungsgruppe übertragen.
Der Demultiplexer gibt ein Testsignal ein und überträgt das Testsignal auf eine
Verdrahtung der zweiten Verdrahtungsgruppe des ersten Chips auf
der Grundlage eines Steuersignals. Der Wähler gibt ein Signal, welches
der ersten Verdrahtungsgruppe des ersten Chips übertragen wird, oder ein Signal,
welches der zweiten Verdrahtungsgruppe des ersten Chips übertragen
wird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.
Das Verknüpfungsglied
führt eine
logische Operation bezüglich
der Signale aus, welche den in der Mehrzahl vorkommenden zweiten
Verdrahtungen übertragen
werden.
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Der
zweite Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,
eine zweite Verdrahtungsgruppe, einen Demultiplexer, einen Wähler und
ein Verknüpfungsglied.
Das Verknüpfungsglied
führt eine
logische Operation bezüglich der
Signale aus, welche den in der Mehrzahl vorkommenden ersten Verdrahtungen übertragen
werden. Ein Ausgang der internen Schaltung des zweiten Chips wird
der ersten Verdrahtungsgruppe übertragen.
Der Demultiplexer gibt einen Ausgang des Verknüpfungsglieds des zweiten Chips
ein und überträgt den Ausgang
des Verknüpfungsglieds
des zweiten Chips einer Verdrahtung der zweiten Verdrahtungsgruppe
des zweiten Chips auf der Grundlage des Steuersignals. Der Wähler gibt
ein Signal, welches der ersten Verdrahtungsgruppe des zweiten Chips übertragen
wird, oder ein Signal, welches der zweiten Verdrahtungsgruppe des
zweiten Chips übertragen wird,
den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus.
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Der
Wähler
des zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppe
des zweiten Chips übertragen
wird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,
wenn der Wähler
des ersten Chips das Signal, welches der ersten Verdrahtungsgruppe
des ersten Chips übertragen
wird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.
Der Wähler
des zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppe
des zweiten Chips übertragen
wird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,
wenn der Wähler
der ersten Gruppe das Signal, welches der zweiten Verdrahtungsgruppe
des ersten Chips übertragen
wird, den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.
Und sowohl das Verknüpfungsglied
des ersten Chips als auch das Verknüpfungsglied des zweiten Chips überprüft, ob ihre
Eingangssignale miteinander übereinstimmen
oder nicht.
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Der
Wähler
des ersten Chips gibt das Signal, welches der ersten Verdrahtungsgruppe
des ersten Chips übertragen
wird, den in der Mehrzahl vorkonnenden ersten Verdrahtungen aus.
Der Wähler
des zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppe
des zweiten Chips übertragen wird,
den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus. Dementsprechend
ist ein Senden und Empfangen der Signale zwischen dem ersten Chip
und dem zweiten Chip möglich.
Andererseits gibt der Wähler
des ersten Chips das Signal, welches der zweiten Verdrahtungsgruppe
des ersten Chips übertragen
wird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.
Der Wähler
des zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppe
des zweiten Chips übertragen wird,
den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus. Dementsprechend
wird es durch Vergleichen des Ausgangs des Verknüpfungsglieds des ersten Chips
mit dem Testsignal möglich,
einen Defekt durch einen Bruch zu erfassen, welcher in den ersten
Verdrahtungen ebenso wie in den zweiten Verdrahtungen auftritt.
In diesem Fall kann ein serielles Signal zur Durchführung des
Tests verwendet werden, und dementsprechend sind lediglich zwei
externe Verbindungen für
das Testsignal nötig.
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Durch
die vorliegende Erfindung wird ein viertes Multichip-Modul bereitgestellt,
welches einen ersten Chip, einen zweiten Chip, eine Mehrzahl von ersten
Verdrahtungen und eine Mehrzahl von zweiten Verdrahtungen enthält.
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Signale
werden von dem ersten Chip über die
in der Mehrzahl vorkommenden ersten Verdrahtungen dem zweiten Chip
gesendet. Signale werden von dem zweiten Chip über die in der Mehrzahl vorkommenden
zweiten Verdrahtungen dem ersten Chip gesendet.
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Der
erste Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,
eine zweite Verdrahtungsgruppe, einen ersten Wähler und einen zweiten Wähler. Ein
Ausgang der internen Schaltung des ersten Chips wird der ersten
Verdrahtungsgruppe übertragen.
Die zweite Verdrahtungsgruppe besteht aus einer Mehrzahl von Verdrahtungen,
welchen ein Testsignal übertragen
wird.
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Der
erste Wähler
gibt ein Signal, welches der ersten Verdrahtungsgruppe des ersten
Chips übertragen
wird, oder ein Signal, welches der zweiten Verdrahtungsgruppe des
ersten Chips übertragen wird,
den in der Mehrzahl vorkommenden ersten Verdrahtungen aus. Der zweite
Wähler
gibt eines von übertragenen
Signalen den in der Mehrzahl vorkommenden zweiten Verdrahtungen
aus.
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Der
zweite Chip besitzt eine interne Schaltung, eine erste Verdrahtungsgruppe,
eine zweite Verdrahtungsgruppe, einen ersten Wähler und einen zweiten Wähler. Der
erste Wähler
gibt eines von übertragenen
Signalen der Mehrzahl von ersten Verdrahtungen aus. Ein Ausgang
der internen Schaltung des zweiten Chips wird der ersten Verdrahtungsgruppe übertragen.
Die zweite Verdrahtungsgruppe besteht aus einer Mehrzahl von Verdrahtungen,
welchen der Ausgang des Wählers
des zweiten Chips übertragen
wird. Der zweite Wähler
gibt ein Signal, welches der ersten Verdrahtungsgruppe des zweiten Chips übertragen
wird, oder ein Signal, welches der zweiten Verdrahtungsgruppe des
zweiten Chips übertragen
wird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus.
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Der
zweite Wähler
des zweiten Chips gibt das Signal, welches der ersten Verdrahtungsgruppe des
zweiten Chips übertragen
wird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus, wenn
der erste Wähler
des ersten Chips das Signal, welches der ersten Verdrahtungsgruppe
des ersten Chips übertragen
wird, den in der Mehrzahl vorkommenden ersten Verdrahtungen aus.
Der zweite Wähler
des zweiten Chips gibt das Signal, welches der zweiten Verdrahtungsgruppe
des zweiten Chips übertragen
wird, den in der Mehrzahl vorkommenden zweiten Verdrahtungen aus,
wenn der erste Wähler des
ersten Chips das Signal, welches der zweiten Verdrahtungsgruppe
des ersten Chips übertragen wird,
den in der Mehrzahl vorkommenden ersten Verdrahtungen ausgibt.
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Dementsprechend
wird es dadurch, daß man
den logischen Zustand des Testsignals wiederholt überträgt und mit
der Übertragung
des logischen Zustands des Ausgangs des zweiten Wählers des ersten
Chips vergleicht, möglich,
einen Defekt durch einen Bruch zu erfassen, welcher bei den ersten
Verdrahtungen ebenso wie bei den zweiten Verdrahtungen auftritt.
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Die
vorliegende Erfindung wird in der nachfolgenden Beschreibung unter
Bezugnahme auf die Zeichnung erläutert.
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1 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer ersten Ausführungsform
der vorliegenden Erfindung darstellt.
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2 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer zweiten Ausführungsform
der vorliegenden Erfindung darstellt.
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3 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer dritten Ausführungsform
der vorliegenden Erfindung darstellt.
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4 und 5 zeigen Schaltungsdiagramme, welche
detaillierte Anordnungen der dritten Ausführungsform der vorliegenden
Erfindung darstellen.
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6 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer vierten Ausführungsform
der vorliegenden Erfindung darstellt.
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7 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer fünften Ausführungsform der vorliegenden
Erfindung darstellt.
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8 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer sechsten Ausführungsform
der vorliegenden Erfindung darstellt.
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9 bis 12 zeigen Schaltungsdiagramme, welche
praktische Anordnungen eines Schieberegisters und eines Wählers darstellen.
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Erste Ausführungsform
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1 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer ersten Ausführungsform
der vorliegenden Erfindung darstellt. Zwei Chips 101 und 102 sind
in einem Modul 100A vorgesehen. Beispielsweise wird das
Modul 100A als einziger Baustein realisiert.
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Das
Modul 100A besitzt Verdrahtungen 31a bis 31e und 32a bis 32e,
welche zwischen zwei Chips 101 und 102 zur Verbindung
dieser Chips 101 und 102 vorgesehen sind. Insbesondere
werden von dem Chip 101 auf den Chip 102 gerichtete
Signale über die
Verdrahtungen 31a bis 31e gesendet, während Signale,
welche von dem Chip 102 auf den Chip 101 gerichtet
sind, über
die Verdrahtungen 32a bis 32e gesendet werden.
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Der
Chip 101 enthält
eine interne Logikschaltung 11 und Wähler 12a bis 12e.
Der Chip 102 enthält eine
interne Logikschaltung 21 und Wähler 22a bis 22e.
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Die
interne Logikschaltung 11 besitzt Signalausgangsanschlüsse 13a bis 13e und
Signaleingangsanschlüsse 14a bis 14e.
Die interne Logikschaltung 21 besitzt Signalausgangsanschlüsse 23a bis 23e und
Signaleingangsanschlüsse 24a bis 24e.
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Die
interne Logikschaltung 11 ist mit einer Leistungs- bzw.
Spannungsquelle Vdd1, welche ein hohes elektrisches Potential liefert,
und einer Leistungs- bzw. Spannungsquelle Vss1 verbunden, welche
ein niedriges elektrisches Potential (beispielsweise ein Massepotential)
liefert. Die interne Logikschaltung 11 arbeitet unter einer
Spannung, welche als Potentialdifferenz zwischen diesen Leistungsquellen
Vdd1 und Vss1 erlangt wird. Demgegenüber ist die interne Logikschaltung 21 mit
einer Leistungsquelle Vdd2, welche ein hohes elektrisches Potential liefert,
und mit einer Leistungsquelle Vss2 verbunden, welche ein niedriges
elektrisches Potential (beispielsweise ein Massepotential liefert.
Die interne Logikschaltung 21 arbeitet unter eine Spannung,
welche als Potentialdifferenz zwischen diesen Leistungsquellen Vdd2
und Vss2 erlangt wird.
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Jeder
Wähler 12a bis 12e und 22a bis 22e besitzt
einen ersten Eingangsanschluß A,
einen zweiten Eingangsanschluß B,
einen Ausgangsanschluß O
und einen Wählanschluß S.
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Jeder
Wähler 12a bis 12e und 22a bis 22e wählt ein
Signal, welches seinem Eingangsanschluß H übertragen wird, oder ein Signal,
welches seinem zweiten Eingangsanschluß B übertragen wird, in Übereinstimmung
mit der Aktivität/Inaktivität eines Signals,
welches seinem Wählanschluß S übertragen
wird, und gibt das gewählte
Signal an seinem Ausgangsanschluß O aus. Ein Testmoduswählsignal TMS
wird gemeinsam den Wählanschlüssen S der jeweiligen
Wähler 12a bis 12e und 22a bis 22e übertragen.
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Das
Senden und Empfangen von Signalen zwischen den Chips 101 und 102 wird über die
Verdrahtungen 31a bis 31e und 32a bis 32e ausgeführt. Wenn
bei dieser Signalsende- und
-empfangsoperation das Testmoduswählsignal TMS inaktiv ist, ist eine
wechselseitige Eingabe und Ausgabe zwischen den internen Logikschaltungen 11 und 12 möglich. Wenn
das Testmoduswählsignal
TMS aktiv ist, wird das Testsignal TDI zwischen den internen Logikschaltungen 11 und 12 ungeachtet
von dem Eingang und Ausgang der internen Logikschaltungen 11 und 12 gesendet
und empfangen.
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Zwischen
den internen Logikschaltungen 11 und 21 sind die
Wähler 12a bis 12e und 22a bis 22e seriell
mit entsprechenden Verdrahtungen 31 bis 31e und 32a bis 32e über ihre
zweiten Eingangsanschlüsse
B und ihre Ausgangsanschlüsse
O verbunden. Insbesondere ist der zweite Eingangsanschluß B des Wählers 12a mit
dem Signalausgangsanschluß 13a verbunden,
und sein Ausgangsanschluß O
ist über die
Verdrahtung 31a mit dem Eingangsanschluß 24a verbunden. Der
zweite Eingangsanschluß B
des Wählers 22a ist
mit dem Signalausgangsanschluß 22a verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 32a mit dem Signaleingangsanschluß 14a verbunden.
Der zweite Eingangsanschluß B
des Wählers 12B ist
mit dem Signalausgangsanschluß 13b verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 31b mit dem Eingangsanschluß 24b verbunden.
Der zweite Eingangsanschluß B
des Wählers 22b ist
mit dem Signalausgabenanschluß 23b verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 32b mit dem Signaleingangsanschluß 14b verbunden.
Der zweite Eingangsanschluß B
des Wählers 12c ist
mit dem Signalausgangsanschluß 13c verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 31c mit dem Eingangsanschluß 24c verbunden.
Der zweite Eingangsanschluß B
des Wählers 22c ist
mit dem Signalausgangsanschluß 23c verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 32c mit dem Signaleingangsanschluß 14c verbunden.
Der zweite Eingangsanschluß B
des Wählers 12d ist
mit dem Signalausgangsanschluß 13d verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 31d mit dem Eingangsanschluß 24d verbunden.
Der zweite Eingangsanschluß B
des Wählers 22d ist
mit dem Signalausgangsanschluß 23d verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 32d mit dem Signaleingangsanschluß 14d verbunden.
Der zweite Eingangsanschluß B
des Wählers 12e ist
mit dem Signalausgangsanschluß 13e verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 31e mit dem Eingangsanschluß 24e verbunden.
Der zweite Eingangsanschluß B
des Wählers 22e ist
mit dem Signalausgangsanschluß 23e verbunden,
und sein Ausgangsanschluß O
ist über
die Verdrahtung 32e mit dem Signaleingangsanschluß 14e verbunden.
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Die
Wähler 12a bis 12e und 22a bis 22e sind seriell
miteinander über
ihre ersten Eingangsanschlüsse
A und Ausgangsanschlüsse
O verbunden. Insbesondere ist der Ausgangsanschluß O des
Wählers 12a über die
Verdrahtung 31a mit dem ersten Eingangsanschluß A des
Wählers 22a verbunden. Der
Ausgangsanschluß O
des Wählers 22a ist über die
Verdrahtung 32a mit dem ersten Eingangsanschluß A des
Wählers 12b verbunden.
Der Ausgangsanschluß O
des Wählers 12b ist über die
Verdrahtung 31b mit dem ersten Eingangsanschluß A des
Wählers 22b verbunden.
Der Ausgangsanschluß O
des Wählers 22b ist über die
Verdrahtung 32b mit dem ersten Eingangsanschluß A des
Wählers 12c verbunden.
Der Ausgangsanschluß O
des Wählers 12c ist über die
Verdrahtung 31c mit dem ersten Eingangsanschluß A des
Wählers 22c verbunden.
Der Ausgangsanschluß O
des Wählers 22c ist über die Verdrahtung 32c mit
dem ersten Eingangsanschluß A
des Wählers 12d verbunden.
Der Ausgangsanschluß des
Wählers 12d ist über die
Verdrahtung 31d mit dem ersten Eingangsanschluß A des
Wählers 22d verbunden.
Der Ausgangsanschluß O
des Wählers 22d ist über die
Verdrahtung 32d mit dem ersten Eingangsanschluß A des
Wählers 12e verbunden. Der
Ausgangsanschluß O
des Wählers 12b ist über die
Verdrahtung 31e mit dem ersten Eingangsanschluß A des
Wählers 22e verbunden.
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Das
Testsignal TDI wird von einem Treiber 90 ausgegeben und
wird dem ersten Eingangsanschluß A
des Wählers 12a übertragen.
Der Treiber 90 kann außerhalb
des Chips 101 oder innerhalb des Chips 101 vorgesehen
sein.
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Das
Modul 100A sendet unter der Bedingung, daß die Verdrahtungen 31a bis 31e und 32a bis 32e normal
sind, der Reihe nach das Testsignal TDI den Verdrahtungen 31a, 32a, 31b,
..., 32d, 31e und 32e in dieser Reihenfolge,
wenn das Testmoduswählsignal
TMS aktiviert ist. Dementsprechend wird es möglich, einen Defekt durch einen
Bruch, welcher in jeweiligen Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,
durch Übertragen
des seriellen Testsignals TDI dem Chip 101 und durch Messen
eines Er fassungssignals TDO von der Verdrahtung 32e in dem
Chip 101 zu erfassen.
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Wenn
dementsprechend das Modul 100A mit einer externen Vorrichtung über den
ersten Eingangsanschluß A
des Wählers 12a und
den Ausgangsanschluß O
des Wählers 22e verbunden
ist, wird es möglich,
die Qualität
einer Mehrzahl von Verdrahtungen unter Verwendung von lediglich
zwei Abschnitten zu prüfen,
welche mit der äußeren Vorrichtung
für den
Verdrahtungsqualitätstest
zu verbinden sind.
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Wenn
des weiteren das Testmoduswählsignal
TMS inaktiv ist, können
die Signalausgangsanschlüsse 13a bis 13e und 23a bis 23e Signale über die
Verdrahtungen 31a bis 31e und 32a bis 32 zu
den Signaleingangsanschlüssen 24a bis 24e und 14a bis 14e senden.
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Zweite Ausführungsform
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2 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer zweiten Ausführungsform
der vorliegenden Erfindung darstellt. Ein Modul 100B unterscheidet
sich von dem bezüglich
der ersten Ausführungsform
dargestellten Modul 100A dahingehend, daß die Inverter 40 bis 49 zusätzlich unmittelbar
vor den ersten Eingangsanschlüssen
A der jeweiligen Wähler 12a bis 12e und 22a bis 22e zusätzlich vorgesehen
sind. Das Modul 100B sendet unter der Bedingung, daß die Verdrahtungen 31a bis 31e und 32a bis 32e normal
sind, ein invertiertes Signal TDI* des Testsignals den Verdrahtungen 31a bis 31e und
sendet das Testsignal TDI den Verdrahtungen 32a bis 32e,
wenn das Testmoduswählsignal
TMS aktiviert ist.
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Entsprechend
dieser Ausführungsform
ist es wie bei der oben beschriebenen Ausführungsform, welche in 1 dargestellt ist, möglich, einen
Defekt durch einen Bruch, welcher in den Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,
durch Messen des Erfassungssignals TDO zu erfassen.
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Des
weiteren ist es möglich,
einen Defekt durch einen Kurzschluß, welcher zwischen den Verdrahtungen 31a bis
31e und den Verdrahtungen 32a bis 32e auftritt,
durch Erfassen des Stroms zu erfassen, welcher in dem Treiber 90 verbraucht
wird. Wenn ein Kurzschluß zwischen
diesen Verdrahtungen 31a bis 31e und 32a bis 32e auftritt,
steigt der in dem Treiber 30 verbrauchte Strom infolge
einer Kollision zwischen dem Testsignal TDI und dem invertierten
Signal TDI* an.
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Ein
Strommeßsegment 91 stellt
ein Beispiel einer Technik zur Messung des in dem Treiber 90 verbrauchten
Stroms dar. Wenn der Treiber 90 in dem Chip 101 enthalten
ist, kann es bevorzugt werden, eine Änderung des verbrauchten Stroms
zu erfassen, welcher zwischen den Leistungsquellen Vdd1 und Vss1
fließt.
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Dritte Ausführungsform
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3 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer dritten Ausführungsform
der vorliegenden Erfindung darstellt. Zwei Chips 101 und 102 sind
in einem Modul 1000 vorgesehen. Beispielsweise ist das
Modul 1000 als einziger Baustein realisiert.
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Das
Modul 1000 besitzt Verdrahtungen 33a bis 33d,
welche zwischen zwei Chips 101 und 102 für eine Verbindung
dieser Chips 101 und 102 vorgesehen sind. Ein
wechselseitiges Senden und Empfangen von Signalen zwischen dem Chip 101 und
dem Chip 102 wird über
die Verdrahtungen 33a bis 33d durchgeführt.
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Der
Chip 101 enthält
eine interne Logikschaltung 11, eine Schieberegistergruppe 15,
einen Wähler 17 und
Eingangs/Ausgangspuffer 18a bis 18d. Der Chip 102 enthält eine
interne Logikschaltung 21 und Eingangs/Ausgangspuffer 28a bis 28d.
Die Anzahl von Eingangs/Ausgangspuffern 18a bis 18d ist identisch
mit der Anzahl von Eingangs/Ausgangspuffern 28a bis 28d.
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Die
interne Logikschaltung 11 ist mit einer Leistungsquelle
Vdd1, welche ein hohes elektrisches Potential überträgt, und einer Leistungsquelle
Vss1 verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweise
ein Massepotential). Die interne Logikschaltung 11 arbeitet
unter einer Spannung, welche als Potentialdifferenz zwischen diesen
Leistungsquellen Vdd1 und Vss1 erlangt wird. Demgegenüber ist
die interne Logikschaltung 21 mit einer Leistungsquelle
Vdd2, welche ein hohes elektrisches Potential überträgt, und mit einer Leistungsquelle
Vss2 verbunden, welche ein niedriges elektrisches Potential (beispielsweise
ein Massepotential) überträgt. Die
interne Logikschaltung 21 arbeitet unter einer Spannung,
welche als Potentialdifferenz zwischen diesen Leistungsquellen Vdd2
und Vss2 erlangt wird. 4 zeigt
ein Schaltungsdiagramm, welches eine detaillierte Anordnung einer
Schieberegistergruppe 15, des Wählers 17 und der Eingangs/Ausgangspuffer 18a bis 18d und 28a bis 28d darstellt.
Die Schieberegistergruppe 15 besitzt Schieberegister 15a bis 15d,
deren Anzahl (= 4 bei dieser Ausführungsform) identisch mit der
Anzahl der Eingangs/Ausgangspuffer 18a bis 18d ist.
Die Schieberegister 15a bis 15d sind seriell verbunden.
Dem Schieberegister 15a wird das Testsignal TDI von der Außenseite
des Moduls 1000 eingegeben. Das Testsignal TDI wird aufeinanderfolgend
den Schieberegistern 15b, 15c und 15d gesendet.
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Beispielsweise
wird ein logisches "H", welches als Testsignal
TDI dient, einmal dem Schieberegister 15a übertragen,
und danach wird ein logisches "L" übertragen. Im Ansprechen auf
dieses Testsignal wird lediglich einer dieser logischen Zustände, welche
von den Schieberegistern 15a bis 15d ausgegeben
werden, zu "H", und der Rest wird
zu "L". Insbesondere ändert sich
ein Satz von Ausgangssignalen, welche von den Schieberegistern 15a, 15b, 15c und 15d ausgegeben
werden, aufeinanderfolgend in "HLLL", "LHLL", "LLHL" und "LLLH".
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Dem
Wähler 17 wird
ein paralleles Signal, welches von den Schieberegistern 15a bis 15d erlangt
wird, als Eingang eingegeben und ihm wird ebenfalls eine parallele
Ausgangssignalgruppe 16b von der internen Logikschaltung 11 als
der anderen Eingang eingegeben. Der Wähler 17 schaltet den
einen Eingang und den anderen Eingang um und gibt sie aus. Eine
Mehrzahl von Ausgangssignalen, welche die parallele Ausgangssignalgruppe 16b bilden, ist
identisch mit der Anzahl der Schieberegister 15a bis 15d.
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Die
Eingangs/Ausgangspuffer 18a bis 18d empfangen
den parallelen Ausgang von dem Wähler 17 und
senden ihn den entsprechenden Verdrahtungen 33a bis 33d.
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Wenn
demgegenüber
ein paralleles Signal von den Eingangs/Ausgangspuffern 28a bis 28d über die
Verdrahtungen 33a bis 33d den Eingangs/Ausgangspuffern 18a bis 18d gesendet
wird, ist es möglich,
dieses Signal als parallele Eingangssignalgruppe 16c der
internen Logikschaltung 11 auszugeben. Die Eingangs/Ausgangssteuerung
für die
Eingangs/Ausgangspuffer 18a bis 18d kann unter
Verwendung eines Steuersignals 16a (CNT) durchgeführt werden,
welches von der internen Logikschaltung 11 erlangt wird.
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Der
Wähler 17 enthält Wähler 171a bis 171d und 172a bis 172d,
deren Anzahl doppelt so hoch wie die Anzahl von Schieberegistern 15a bis 15d ist,
d.h. doppelt so hoch wie die Anzahl der Eingangs/Ausgangspuffer 18a bis 18d.
Jeder der Wähler 171a bis 171d und 172a bis 172d enthält einen
ersten Eingangsanschluß A,
einen zweiten Eingangsanschluß B,
einen Ausgangsanschluß O
und einen Wählanschluß S.
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Die
Ausgänge
der Schieberegister 15a bis 15d werden jeweils
den ersten Eingangsanschlüssen A
der Wähler 171a bis 171d übertragen.
Die in der parallelen Ausgangssignalgruppe 16b enthaltenen Signale
werden jeweils ihren zweiten Eingangsanschlüssen B übertragen.
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Das
Testmoduswählsignal
TMS wird gemeinsam den ersten Eingangsanschlüssen A der Wähler 172a bis 172d übertragen.
Das Steuersignal 16a wird gemeinsam ihren zweiten Eingangsanschlüssen B übertragen.
Das Testmoduswählsignal TMS
wird jedem Wählanschluß S der
Wähler 171a bis 171d und 172a bis 172d übertragen.
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Jeder
der Wähler 171a bis 171d und 172a bis 172d wählt ein
Signal, welches seinem ersten Eingangsanschluß A übertragen wird, oder ein Signal,
welches seinem zweiten Eingangsanschluß B übertragen wird, entsprechend
der Aktivität/Inaktivität eines
Signals, welches seinem Wählanschluß S übertragen
wird, und gibt ein gewähltes
Signal an seinem Ausgangsanschluß O aus.
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Wenn
dementsprechend das Testmoduswählsignal
TMS aktiv ist, werden die Ausgänge
der Schieberegister 15a bis 15d an den Ausgangsanschlüssen O der
Wähler 171a ungeachtet
der parallelen Ausgangssignalgruppe 16b ausgegeben. Das aktivierte
Testmoduswählsignal
TMS wird an den Aus gangsanschlüssen
der Wähler 172a bis 172d ungeachtet
des Steuersignals 16a ausgegeben.
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Wenn
des weiteren das Testmoduswählsignal
TMS inaktiv ist, wird die parallele Ausgangssignalgruppe 16b an
den Ausgangsanschlüssen
O der Wähler 171a bis 171d ungeachtet
der Ausgänge
der Schieberegister 15a bis 15d ausgegeben. Das
Steuersignal 16a wird an den Ausgangsanschlüssen O der
Wähler 172a bis 172d ausgegeben.
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5 zeigt ein Schaltungsdiagramm,
welches eine praktische Anordnung der Eingangs/Ausgangspuffer 18a und 28a darstellt.
Der Eingangs/Ausgangspuffer 18a besitzt einen Ausgangspuffer 181 und
einen Eingangspuffer 182. Der Eingangs/Ausgangspuffer 28a besitzt
einen Ausgangspuffer 281 und einen Eingangspuffer 282.
Der Ausgangspuffer 181 ist mit Leistungsquellen Vdd1 und Vss1
verbunden und arbeitet unter einer Spannung, welche als Potentialdifferenz
zwischen diesen Leistungsquellen Vdd1 und Vss1 erlangt wird. Der
Ausgangspuffer 281 ist mit Leistungsquellen Vdd2 und Vss2
verbunden und arbeitet unter einer Spannung, welche als Potentialdifferenz
zwischen diesen Leistungsquellen Vdd2 und Vss2 erlangt wird.
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Die
Verdrahtung 33a besitzt ein Ende, welches mit dem Ausgangsanschluß des Ausgangspuffers 181 und
ebenfalls mit dem Eingangsanschluß des Eingangspuffers 182 verbunden
ist, welche beide in dem Eingangs-/Ausgangspuffer 18a befindlich sind.
Das andere Ende der Verdrahtung 33a ist mit dem Ausgangsanschluß des Ausgangspuffers 281 und
ebenfalls mit dem Eingangsanschluß des Eingangspuffers 282 verbunden,
welche beide in dem Eingangs/Ausgangspuffer 28a befindlich
sind.
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Obwohl
in der Figur nicht dargestellt, sind die Eingangs-/Ausgangspuffer 18b bis 18d bezüglich der Anordnung identisch
mit dem Eingangs-/Ausgangspuffer 18a, und die Eingangs-/Ausgangspuffer 28b bis 28d sind
bezüglich
der Anordnung identisch mit dem Eingangs-/Ausgangspuffer 28a.
Jede der Verdrahtungen 33b bis 33d besitzt ein
Ende, welches mit dem Ausgangsanschluß ihres Ausgangspuffers und dem
Eingangsanschluß ihres
Eingangspuffers verbunden ist, welche beide in jedem der Eingangs-/Ausgangspuffer 18b bis 18d befindlich
sind, und das andere Ende, welches mit dem Ausgangsanschluß ihres
Ausgangspuffers und dem Eingangsanschluß ihres Eingangspuffers verbunden
ist, welche beide in jedem der Eingangs-/Ausgangspuffer 28b bis 28d befindlich
sind.
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In
dem Ausgangspuffer 181 sind parasitäre Dioden 183 und 184 vorhanden.
Die parasitäre
Diode 183 besitzt eine Anode, welche mit dem Ausgangsanschluß des Ausgangspuffers 181 verbunden
ist, und eine Kathode, welche mit der Leistungsquelle Vdd1 verbunden
ist. Die parasitäre
Diode 184 besitzt eine Kathode, welche mit dem Ausgangsanschluß des Ausgangspuffers 181 verbunden
ist, und eine Anode, welche mit der Leistungsquelle Vss1 verbunden
ist.
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Ähnlich sind
in dem Ausgangspuffer 281 parasitäre Dioden 283 und 284 vorhanden.
Die parasitäre
Diode 283 besitzt eine Anode, welche mit dem Ausgangsanschluß des Ausgangspuffers 281 verbunden
ist, und eine Kathode, welche mit der Leistungsquelle Vdd2 verbunden
ist. Die parasitäre
Diode 284 besitzt eine Kathode, welche mit dem Ausgangsanschluß des Ausgangspuffers 281 verbunden ist,
und eine Anode, welche mit der Leistungsquelle Vss2 verbunden ist.
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Ein
Ausgangssignal, welches an dem Ausgangsanschluß O des Schieberegisters 172a erlangt wird,
wird als Signal verwendet, welches bestimmt, ob der Ausgangspuffer 181 normal
arbeitet oder nicht. Ein an dem Ausgangsanschluß O des Wählers 171a erlangtes
Ausgangssignal wird als Eingangssignal zu dem Ausgangspuffer 181 verwendet.
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Wenn
das Testmoduswählsignal
TMS aktiv ist, wird der Ausgang des Schieberegisters 15a an dem
Ausgangsanschluß des
Ausgangspuffers 181 ausgegeben. Wenn demgegenüber das
Testmoduswählsignal
TMS inaktiv ist, ist das Steuersignal 16a aktiv, wird eines
der parallelen Ausgangssignale, welche die parallele Ausgangssignalgruppe 16b bilden und
dem zweiten Eingangsanschluß B
des Wählers 171a eingegeben
werden, an dem Ausgangsanschluß des
Ausgangspuffers 181 ausgegeben. Wenn sowohl das Testmoduswählsignal
TMS als auch das Steuersignal 16a inaktiv sind, wird der
Ausgangsanschluß des
Ausgangspuffers 181 in einen isolierten Zustand versetzt
(d.h. in einen Zustand einer hohen Impedanz), wobei eine Isolierung
von dem Ausgangspuffer 181 erfolgt.
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Wenn ähnlich der
Ausgangspuffer 281 im Ansprechen auf ein Signal inaktiviert
wird, welches die Aktivierung/Inaktivierung des Ausgangspuffers 281 steuert
(d.h. ein Signal CNT, welches dem Ausgangspuffer 281 entsprechend 5 übertragen wird), wird der Ausgangsanschluß des Ausgangspuffers 281 in
einen Zustand einer hohen Impedanz versetzt.
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Ein
Test zur Überprüfung der
Qualität
von Verdrahtungen wird durch Aktivieren des Testmoduswählsignals
TMS, durch Inaktivieren des Ausgangspuffers 281 und durch
Festlegen des elektrischen Potentials, welches von der Leistungsquelle
Vdd2 übertragen
wird, auf einen hinreichend niedrigeren Wert des elektrischen Potentials,
welches von der Leistungsquelle Vdd1 übertragen wird, durchgeführt. Beispielsweise
wird das zuletzt Genannte auf einen höheren Wert als das zuerst Genannte
wenigstens durch eine Übergangsspannung
der parasitären
Diode 283 festge legt. Beispielsweise wird das durch die Leistungsquelle
Vdd2 übertragene
elektrische Potential an das durch die Leistungsquelle Vss2 übertragene
elektrische Potential angeglichen bzw. gleichgemacht.
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Wenn
unter den oben beschriebenen Festlegungen das Testsignal TDI, welches
ein logisches "H" aufweist, dem Schieberegister 15a gesendet wird,
wird die parasitäre
Diode 283 leitend und ermöglicht es einem Strom, in die
durch einen Pfeil in 5 dargestellte
Richtung zu fließen,
wenn nicht ein Defekt durch einen Bruch in der Verdrahtung 33a auftritt,
da der Ausgangsanschluß des
Ausgangspuffers 281 eine sehr hohe Impedanz besitzt. Dementsprechend
ermöglicht
es ein Messen des elektrischen Potentials der Leistungsquelle Vdd2,
das Vorhandensein eines Defekts durch einen Bruch zu erfassen. Wenn
das elektrische Potential der Leistungsquelle Vdd2 ein Ansteigen
zeigt, erfolgt eine Beurteilung dahingehend, daß kein Defekt durch einen Bruch
vorhanden ist. Wenn das elektrische Potential der Leistungsquelle
Vdd2 kein Ansteigen zeigt, erfolgt eine Beurteilung dahingehend,
daß ein Defekt
durch einen Bruch vorhanden ist.
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Des
weiteren wird das logische "L" den Verdrahtungen 33b bis 33d gesendet.
Sogar dann, wenn kein Defekt durch einen Bruch in den Verdrahtungen 33b bis 33d auftritt,
wird ein großer
Strom in dem Ausgangspuffer 181 fließen, falls ein Defekt durch
einen Kurzschluß in
der Verdrahtung 33a vorhanden ist. Dementsprechend ermöglicht ein
Erfassen, ob der Strom, welcher in dem Ausgangspuffer 181 fließt, ein
Ansteigen zeigt oder nicht, das Vorhandensein oder das Nichtvorhandensein
eines Defekts durch einen Kurzschluß.
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Wenn
beispielsweise der Strom, welcher in dem Ausgangspuffer 181 fließt, ansteigt,
steigt der Strom an, welcher von der Außenseite des Moduls 1000 zu
den Leistungsquellen Vdd1 und Vss1 fließt. Daher ist es möglich, den
Defekt durch einen Kurzschluß durch
Messen des Stroms der Leistungsquellen Vdd1 und Vss1 zu erfassen.
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Wenn ähnlich das
Testsignal TDI, welches ein logisches "H" aufweist,
den Schieberegistern 15b, 15c und 15d unter
den oben beschriebenen Testbedingungen gesendet wird, ist es möglich, einen
Defekt durch einen Bruch oder einen Defekt durch einen Kurzschluß der jeweiligen
Verdrahtungen 33b, 33c und 33d zu erfassen.
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Im
Gegensatz zu der oben beschriebenen Ausführungsform ist es möglich, einmal
ein logisches "L", welches als Testsignal
TDI dient, dem Schieberegister 15a zu übertragen, und später ein "H" zu übertragen.
Im Ansprechen auf dieses Testsignal wird lediglich einer der von
den Schieberegistern 15a bis 15d ausgegebenen
logischen Zustände
zu "L", und der Rest wird
zu "H".
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In
diesem Fall wird das durch die Leistungsquelle Vss2 übertragene
elektrische Potential auf einen Wert hinreichend größer als
das durch die Leistungsquelle Vss1 übertragene elektrische Potential festgelegt.
Beispielsweise wird deren Referenz nicht auf einen kleineren Wert
als die Übergangsspannung der
parasitären
Diode 284 festgelegt. Wenn entsprechend dieser Festlegung
die Verdrahtung 33a normal ist, wird ein Abfallen des elektrischen
Potentials der Leistungsquelle Vss2 gemessen. Wenn ein Defekt durch
einen Bruch in der Verdrahtung 33a auftritt, wird kein
derartiges Abfallen gemessen. Des weiteren ist der Defekt durch
einen Kurzschluß,
welcher zwischen der Verdrahtung 33a und den Verdrahtungen 33b bis 33d auftritt,
ebenfalls durch Messen des verbrauchten Stroms des Chips 101 erfaßbar.
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Wenn
dementsprechend das Modul 100C von seiner Außenseite
aus über
den Eingangsabschnitt des Schieberegisters 15a und den
Eingangsabschnitt für
das Testsignal TDI anschließbar
ist, wird es möglich,
den Defekt durch einen Bruch und den Defekt durch einen Kurzschluß von in
der Mehrzahl vorkommenden Verdrahtungen durch Verwendung von lediglich
zwei Abschnitten, welche mit der Außenseite für den Verdrahtungsqualitätstest zu
verbinden sind, zu prüfen.
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Wenn
das Testmoduswählsignal
TMS inaktiviert ist und die elektrischen Potentiale der Leistungsquellen
Vdd1, Vdd2, Vss1 und Vss2 auf vorbestimmte Werte festgelegt sind,
ist es möglich,
Signale zwischen den Chips 101 und 102 über die
Verdrahtungen 33a bis 33d durch Verwendung der
Eingangs-/Ausgangspuffer 18a bis 18d und 28a bis 28d zu
senden und zu empfangen.
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Vierte Ausführungsform
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6 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer vierten Ausführungsform
der vorliegenden Erfindung darstellt. Ein Modul 100D unterscheidet
sich von dem bezüglich
der dritten Ausführungsform
dargestellten Modul 1000 dahingehend, daß die Schieberegistergruppe 15 und
der Wähler 17 ausgelassen
sind.
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Während des
Tests der Verdrahtungen 33a bis 33d ändert die
interne Logikschaltung 11 die parallelen Ausgangssignale,
welche die parallele Ausgangssignalgruppe 16b für den Test
bilden. Insbesondere wird eines der parallelen Ausgangssignale in
ein logisches "H" versetzt, und der
Rest wird in ein logisches "L" versetzt. Die parallelen
Ausgangssignale und diejenigen, welches ein logisches "H" aufweisen, werden aufeinanderfolgend
geändert.
Alternativ wird eines der parallelen Ausgangssigna le in ein logisches "L" und der Rest in ein logisches "H" versetzt. Die parallelen Ausgangssignale
werden aufeinanderfolgend in ein Signal geändert, welches ein logisches "H" aufweist.
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Bei
der vierten Ausführungsform
ist es ähnlich
wie bei der dritten Ausführungsform
möglich,
einen Defekt durch einen Bruch oder einen Defekt durch einen Kurzschluß der Verdrahtungen 33a bis 33d durch
Messen des Vorhandenseins einer Änderung
des elektrischen Potentials oder ein Ansteigen des verbrauchten
Stroms zwischen den Leistungsquellen Vdd1 und Vss1 zu erfassen.
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Des
weiteren ist es bei dieser Ausführungsform
unnötig,
das Testmoduswählsignal
TMS oder das Testsignal TDI von außen einzugeben. Dementsprechend
ist es unnötig,
die Abschnitte zu erhöhen, welche
für den
Test mit der Außenseite
verbunden sind.
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Fünfte Ausführungsform
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7 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik einer fünften Ausführungsform der vorliegenden
Erfindung darstellt. Zwei Chips 101 und 102 sind
in einem Modul 100E vorgesehen. Beispielsweise wird das
Modul 100E als einziger Baustein realisiert.
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Das
Modul 100E besitzt Verdrahtungen 311 bis 314 und 321 bis 323,
welche zwischen zwei Chips 101 und 102 zur Verbindung
dieser Chips 101 und 102 vorgesehen sind. Insbesondere
werden Signale, welche von dem Chip 101 auf den Chip 102 gerichtet sind, über die
Verdrahtungen 311 bis 314 gesendet, während Signale,
welche von dem Chip 102 auf den Chip 101 gerichtet
sind, über
die Verdrahtungen 321 bis 323 gesendet werden.
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Der
Chip 101 enthält
eine interne Logikschaltung 11, einen Demultiplexer 121,
einen Wähler 122, Verdrahtungen 151 bis 154 und 131 bis 134 sowie
ein ODER-Gatter G1. Der Chip 102 enthält eine interne Logikschaltung 21,
einen Demultiplexer 221, einen Wähler 222 und Verdrahtungen 251 bis 253 und 231 bis 233.
Die interne Logikschaltung 11 ist mit einer Leistungsquelle
Vdd1, welche ein hohes elektrisches Potential überträgt, und einer Leistungsquelle
Vss1 verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweise
ein Massepotential). Die interne Logikschaltung 11 arbeitet
unter einer Spannung, welche als Potentialdifferenz zwischen diesen
Leistungsquellen Vdd1 und Vss1 erlangt wird. Demgegenüber ist
die interne Logikschaltung 21 mit einer Leistungsquelle
Vdd2, welche ein hohes elektrisches Potential überträgt, und einer Leistungsquelle Vss2
verbunden, welche ein niedriges elektrisches Potential überträgt (beispielsweise
ein Massepotential). Die interne Logikschaltung 21 arbeitet
unter einer Spannung, welche als Potentialdifferenz zwischen diesen
Leistungsquellen Vdd2 und Vss2 erlangt wird.
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Die
interne Logikschaltung 11 gibt Signale den Verdrahtungen 131 bis 134 aus,
und es werden ihr Signale von den Verdrahtungen 321 bis 323 eingegeben.
Die interne Logikschaltung 21 gibt Signale den Verdrahtungen 231 bis 233 aus,
und es werden Signale von den Verdrahtungen 311 bis 314 eingegeben.
Die Anzahl der Verdrahtungen 311 bis 314 braucht
nicht identisch mit der Anzahl der Verdrahtungen 321 bis 323 sein.
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Der
Demultiplexer 121 sendet ein Testsignal TDI einer der Verdrahtungen 151 bis 154.
Eine Auswahl aus den Verdrahtungen 151 bis 154 wird
auf der Grundlage eines Steuersignals CTL bestimmt, welches dem
Demultiplexer 121 übertragen
wird. Den Verdrahtungen 151 bis 154 übertra gene
Signale werden als eine Eingangsgruppe dem Wähler 122 eingegeben.
Den Verdrahtungen 131 bis 134 übertragene Signale werden als
die andere Eingangsgruppe dem Wähler 122 eingegeben.
Der Wähler 122 wählt entweder
die eine Eingangsgruppe oder die andere Eingangsgruppe und gibt
die gewählte
Eingangsgruppe den Verdrahtungen 311 bis 314 aus.
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Der
Demultiplexer 221 sendet ein Ausgangssignal des Gatters
G2 einer der Verdrahtungen 251 bis 253. Eine Wahl
aus den Verdrahtungen 251 bis 253 wird auf der
Grundlage des Steuersignals CTL bestimmt, welches dem Demultiplexer 221 übertragen
wird. Signale, welche den Verdrahtungen 251 bis 253 übertragen
werden, werden als eine Eingangsgruppe dem Wähler 222 eingegeben.
Signale, welche den Verdrahtungen 231 bis 233 übertragen
werden, werden als die andere Eingangsgruppe dem Wähler 222 eingegeben.
Der Wähler 222 wählt entweder
die eine Eingangsgruppe oder die andere Eingangsgruppe und gibt
die gewählte
Eingangsgruppe den Verdrahtungen 321 bis 323 aus.
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Eine
Wahl zwischen einem Paar von Eingangsgruppen, welche jedem der Wähler 122 und 222 eingegeben
werden, wird auf der Grundlage eine Testmoduswählsignals TMS bestimmt. Wenn
das Testmoduswählsignal
TMS inaktiv ist, gibt jeder der Wähler 122 und 222 die
oben beschriebene andere Eingangsgruppe aus. Dementsprechend werden
Signale, welche von der internen Logikschaltung 11 den Verdrahtungen 131 bis 134 ausgegeben
werden, der internen Logikschaltung 21 über die Verdrahtungen 311 bis 314 eingegeben.
Die Signale, welche von der internen Logikschaltung 21 den
Verdrahtungen 231 bis 233 ausgegeben werden, werden
der internen Logikschaltung 11 über die Verdrahtungen 321 bis 323 eingegeben.
Wenn wie oben beschrieben das Testmoduswählsignal TMS inaktiv ist, führen die
Chips 101 und 102 das Senden und Empfangen der
Signale aus.
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Wenn
des weiteren das Testmoduswählsignal
TMS inaktiv ist, gibt jeder der Wähler 122 die oben
beschriebene eine Eingangsgruppe aus. Dementsprechend werden die
Signale, welche von dem Demultiplexer 121 den Verdrahtungen 151 bis 154 ausgegeben
werden, der internen Logikschaltung 21 über die Verdrahtungen 311 bis 314 eingegeben.
Die Signale, welche von dem Demultiplexer 221 den Verdrahtungen 251 bis 253 ausgegeben
werden, werden der internen Logikschaltung 11 über die
Verdrahtungen 321 bis 323 eingegeben. Wenn wie
aus der obigen Beschreibung ersichtlich, das Testmoduswählsignal
TMS aktiv ist, führen
die Chips 101 und 102 das Senden und Empfangen
der Signale auf der Grundlage des Testsignals TDI ungeachtet des
Eingangs/Ausgangs der internen Logikschaltungen 11 und 12 aus.
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Das
ODER-Gatter G1 erzeugt eine logische Summe der Signale, welche den
Verdrahtungen 321 bis 323 übertragen werden, um ein Erfassungssignal TDO
auszugeben. Das ODER-Gatter
G2 gibt eine logische Summe der den Verdrahtungen 311 bis 314 übertragenen
Signale aus, welche dem Demultiplexer 321 eingegeben werden.
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Wenn
das Testmoduswählsignal
TMS aktiv ist, wird das Testsignal TDI auf ein logisches "H" festgelegt. Der Demultiplexer 121 sendet
das Testsignal TDI lediglich einer Verdrahtung, beispielsweise der Verdrahtung 151,
in Abhängigkeit
des Werts des Steuersignals CTL. In diesem Fall wird das logische "H" der Verdrahtung 151 übertragen,
und es wird ein logisches "L" jeder der Verdrahtungen 152 bis 154 übertragen.
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In
einem Fall, bei welchem kein Fehler durch einen Bruch in der Verdrahtung 311 auftritt,
wird das von dem ODER-Gatter G2 ausgegebene Signal zu einem logischen "H", und das Testsignal TDI wird dem Demultiplexer 221 gesendet.
In einem Fall jedoch, bei welchem ein Defekt d durch einen Bruch
in der Verdrahtung 311 vorhanden ist, wird das von dem ODER-Gatter
G2 ausgegebene Signal zu einem logischen "L".
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Im
Ansprechen auf eine Änderung
des Steuersignals CTL wird die Verdrahtung, durch welche der Demultiplexer 121 das
Testsignal TDI sendet, unter den Verdrahtungen 151 bis 154 geändert. Wenn dementsprechend
ein Defekt durch einen Bruch in einer der Verdrahtungen 311 bis 314 vorhanden
ist, wird das Testsignal TDI nicht dem Demultiplexer 221 in
dem Fall des Wählens
eines vorbestimmten Steuersignals CTL gesendet.
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Der
Demultiplexer 221 sendet das Ausgangssignal des ODER-Gatters
G2 lediglich einer Verdrahtung, beispielsweise der Verdrahtung 251,
in Abhängigkeit
des Werts des Steuersignals CTL. In diesem Fall wird unter der Bedingung,
daß das
Ausgangssignal des ODER-Gatters G2 ein logisches "H" ist, ein logisches "H" der
Verdrahtung 221 und ein logisches "L" den
Verdrahtungen 252 und 253 übertragen.
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In
einem Fall, bei welchem kein Defekt durch einen Bruch in der Verdrahtung 321 auftritt,
wird das von dem ODER-Gatter G1 ausgegebene Signal zu einem logischen "H". Es wird nämlich das von dem ODER-Gatter
G1 ausgegebene Signal als das Erfassungssignal TDO erlangt, welches
denselben logischen Zustand "H" wie denjenigen des
Testsignals TDI besitzt.
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Wenn
jedoch ein Defekt durch einen Bruch in der Verdrahtung 321 vorhanden
ist, wird das von dem ODER-Gatter G1 ausgegebene Signal sogar dann
zu einem logischen "L", wenn das von dem
ODER-Gatter G2 ausgegebene Signal ein logisches "H" ist.
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Im
Ansprechen auf eine Änderung
des Steuersignals CTL wird die Verdrahtung, durch welche der Demultiplexer 221 das
von dem ODER-Gatter G2 ausgegebene Signal TDI sendet, unter den
Verdrahtungen 251 bis 253 geändert. Dementsprechend wird in
dem Zustand, bei welchem ein Defekt durch einen Bruch in einer der
vorliegenden Verdrahtungen 321 bis 323 vorhanden
ist, sogar dann, wenn das von dem ODER-Gatter G2 ausgegebene Signal ein logisches "H" ist, das Erfassungssignal TDO zu einem
logischen "L" in dem Fall des
Wählens
eines bestimmten Steuersignals CTL. Somit stimmt die Logik des Erfassungssignal
TDO nicht mit dem logischen "H" des Testsignals
TDI überein.
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Wie
oben beschrieben wird in dem Fall, bei welchem ein Defekt durch
einen Bruch in wenigstens einer der Verdrahtungen 311 bis 314 und 321 bis 323 vorhanden
ist, das Erfassungssignal TDO zu einem logischen "L" während
aufeinanderfolgender Änderungen
des Steuersignals CTL unter der Bedingung, daß das Testmoduswählsignal
TMS aktiviert ist und das Testsignal TDI auf ein logisches "H" festgelegt ist. Dementsprechend wird
es möglich,
einen Defekt durch einen Bruch zu erfassen, welcher wenigstens in
einer der oben beschriebenen Verdrahtungen auftritt. In einem Fall,
bei welchem kein Defekt durch einen Bruch in den Verdrahtungen vorhanden
ist, wird das Erfassungssignal TDO zu einem logischen "H" ungeachtet des Steuersignals CTL.
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Es
erübrigt
sich, festzustellen, daß das
Testsignal TDI auf ein logisches "L" für eine Defekterfassung
festgelegt werden kann. In diesem Fall wird ein logisches "H" den Verdrahtungen 151 bis 154 und 251 bis 253 mit
Ausnahme zweier Verdrahtungen übertragen,
welche von ih nen auf der Grundlage des Steuersignals CTL gewählt werden.
Jedes der ODER-Gatter G1 und G2 wird durch ein UND-Gatter ersetzt. Wenn
ein Defekt durch einen Bruch in wenigstens einer der Verdrahtungen 311 bis 314 und 321 bis 323 vorhanden
ist, wird das Erfassungssignal TDO zu einem logischen "H". Wenn kein Defekt durch einen Bruch
in den Verdrahtungen 311 bis 314 und 321 bis 323 vorhanden
ist, wird das Erfassungssignal TDO zu einem logischen "L".
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Es
prüft nämlich jedes
der logischen Gatter G1 und G2, ob ihre Eingänge miteinander übereinstimmen.
Wenn ihre Eingänge
miteinander übereinstimmen,
ist es möglich,
einen Defekt durch einen Bruch, welcher in den Verdrahtungen auftritt,
vor dem Erreichen jedes der logischen Gatter G1 und G2 zu erfassen.
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Ähnlich wie
andere Ausführungsformen
erfordert diese Ausführungsform
lediglich zwei Abschnitte, welche mit der Außenseite für das Testsignal TDI zu verbinden
sind, welches bei der Erfassung eines Defekts durch einen Bruch
verwendet wird, da ein serielles Signal oder ein Signal entsprechend
einem bestimmten logischen Zustand als das Testsignal TDI verwendet
werden kann.
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Bei
dieser Ausführungsform
ist es möglich, einen
Defekt durch einen Kurzschluß zu
erfassen, welcher in den Verdrahtungen 311 bis 314 auftritt.
Bei einem Ereignis, bei welchem ein Kurzschluß zwischen diesen Verdrahtungen
auftritt, wird ein erhöhter
Betrag eines Stroms in dem Wähler 122 verbraucht.
Dies ist erfaßbar
als elektrische Potentialänderung
oder als Anstieg eines verbrauchten Stroms zwischen den Leistungsquellen
Vdd1 und Vss1. Des weiteren ist es möglich, einen Defekt durch einen Kurzschluß zu erfassen,
welcher in den Verdrahtungen 321 bis 323 auftritt.
Bei einem Ereignis, bei welchem ein Kurzschluß zwischen diesen Verdrahtungen
auftritt, wird ein erhöhter
Betrag eines Stroms in dem Wähler 222 verbraucht.
Dies ist erfaßbar
als elektrische Potentialänderung
oder als Anstieg eines verbrauchten Stroms zwischen den Leistungsquellen Vdd2
und Vss2.
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Sechste Ausführungsform
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8 zeigt ein Schaltungsdiagramm,
welches ein Beispiel einer Testtechnik bei einer sechsten Ausführungsform
der vorliegenden Erfindung darstellt. Ein Modul 100F unterscheidet
sich von dem bezüglich
der fünften
Ausführungsform
dargestellten Modul 100F dahingehend, daß die Multiplexer 121 und 221 ausgelassen
und Inverter 401 bis 406 hinzugefügt sind
und des weiteren das ODER-Gatter G1 durch einen Wähler 124 und
ein Schieberegister 125 ersetzt ist und das ODER-Gatter
G2 durch einen Wähler 224 und
ein Schieberegister 225 ersetzt ist.
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Es
wird bei dieser Ausführungsform
angenommen, daß die
Verdrahtungen 311 bis 314 in dieser Reihenfolge
angeordnet sind. Die Inverter 401 bis 404 sind
abwechselnd jeweils mit diesen Verdrahtungen 311 bis 314 versehen.
Insbesondere invertieren die Inverter 401 und 402,
welche in dem Chip 101 befindlich sind, die von dem Wähler 122 ausgegebenen Signale
und übertragen
die invertierten Signale den Verdrahtungen 312 bzw. 314.
Die Inverter 403 und 404, welche in dem Chip 102 befindlich
sind, invertieren die über
die Verdrahtungen 312 bzw. 314 gesendeten Signale
und übertragen
die invertierten Signale der internen Logikschaltung 21.
Bei dieser Anordnung ändert
die Anwesenheit der Inverter 401 bis 404 nicht
die Logik der Signale, welche von dem Wähler 122 der internen
Logikschaltung 21 übertragen
werden.
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Des
weiteren wird bei dieser Ausführungsform
angenommen, daß die
Verdrahtungen 321 bis 323 in dieser Reihen folge
angeordnet sind. Die Inverter 405 und 406 sind
in der Verdrahtung 322 vorgesehen. Insbesondere invertiert
der Inverter 405, welcher in dem Chip 102 befindlich
ist, das von dem Wähler 222 ausgegebene
Signal und überträgt das invertierte
Signal der Verdrahtung 322. Der Inverter 406,
welcher in dem Chip 101 befindlich ist, invertiert das über die
Verdrahtung 322 gesendete Signal und überträgt das invertierte Signal der
internen Logikschaltung 11. Bei dieser Anordnung ändert das
Vorhandensein der Inverter 405 und 406 nicht die
Logik der Signale, welche von dem Wähler 222 der internen
Logikschaltung 11 übertragen
werden.
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Wie
dem ODER-Gatter G2 (vgl. 7)
werden dem Wähler 224 die
Signale eingegeben, welche den Verdrahtungen 311 bis 314 übertragen
werden. Jedoch ist der Wähler 224 mit
den Verdrahtungen 312 und 314 durch die Inverter 403 bzw. 404 verbunden.
Somit werden dem Wähler 224 die
Ausgangssignale der Inverter 404 und 404 eingegeben.
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Wie
dem ODER-Gatter G1 (vgl. 7)
werden dem Wähler 124 die
Signale eingegeben, welche den Verdrahtungen 321 bis 323 übertragen
werden. Jedoch ist der Inverter 406 zwischen dem Wähler 124 und
der Verdrahtung 322 angeordnet. Somit wird dem Wähler 124 der
Ausgang des Inverters 406 eingegeben.
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Das
Testsignal TDI wird allen Verdrahtungen 151 bis 154 übertragen.
Dementsprechend ist jedes der Signale, welches die Eingangsgruppe
des Wählers 122 bildet,
das Testsignal TDI. Das Ausgangssignal des Wählers 224 wird allen
Verdrahtungen 251 bis 253 übertragen. Dementsprechend
ist jedes der Signale, welche eine Eingangsgruppe des Wählers 222 bilden,
das Ausgangssignal des Wählers 224.
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Dem
Schieberegister 225 wird das Ausgangssignal des Wählers 224 eingegeben.
Der Ausgang des Wählers 224 wird
aus vier Eingängen
des Wählers 224 auf
der Grundlage des Ausgangs des Schieberegisters 225 gewählt.
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9 zeigt ein Schaltungsdiagramm,
welches eine praktische Anordnung des Schieberegisters 225 und
des Wählers 224 darstellt.
Das Schieberegister 225 besitzt einen Taktanschluß CL, welchem das
Ausgangssignal des Wählers 224 übertragen wird.
Vorzugsweise wird das Ausgangssignal des Wählers 224 dem Taktanschluß CL des
Schieberegisters 225 über
eine Rauschunterdrückungsvorrichtung
(noise canceller) 226 übertragen.
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Das
Schieberegister 225 besitzt einen Dateneingangsanschluß DI, welcher
direkt mit einem Datenausgangsanschluß DO verbunden ist. Im Ansprechen
auf eine Einwegübertragung
des logischen Zustands des dem Taktanschluß CL übertragenen Signals werden
lediglich ein logisches "H" und drei logische "L" von dem Schieberegister 225 derart
ausgegeben, daß diese
logischen Ausgangssignale unter den Schiebeausgangsanschlüssen SA,
SB, SC und SD zirkulieren.
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Der
Wähler 224 besitzt
UND-Gatter 224a bis 224d, welche über einen
von zwei Eingangsanschlüssen
davon mit den Schiebeausgangsanschlüssen SA, SB, SC und SD des
Schieberegisters 225 jeweils verbunden sind. Die UND-Gatter 224a bis 224d sind über den
anderen Eingangsanschluß davon
mit den Verdrahtungen 311 bis 314 jeweils verbunden. Jedoch
wird dem anderen Eingangsanschluß des UND-Gatters 224b das
Ausgangssignal des Inverters 403 übertragen (vgl. 8). Dem anderen Eingangsanschluß UND-Gatters 224d wird
das Ausgangssignal des Inverters 404 übertragen (vgl. 8).
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Der
Wähler 224 enthält des weiteren
ein ODER-Gatter 224e, welches eine logische Summe der Ausgangssignale
der UND-Gatter 224a bis 224d ausgibt. Ein Ausgangssignal
des ODER-Gatters 224e wird als Ausgangssignal des Wählers 224 dem Wähler 222 ebenso
wie dem Taktanschluß CL
des Schieberegisters 225 übertragen.
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Dem
Schieberegister 125 wird der Ausgang des Wählers 124 eingegeben.
Der Ausgang des Wählers 124 wird
unter drei Eingängen
des Wählers 124 auf
der Grundlage des Ausgangs des Schieberegisters 125 gewählt.
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10 zeigt ein Schaltungsdiagramm,
welches eine praktische Anordnung des Schieberegisters 125 und
des Wählers 124 darstellt.
Das Schieberegister 125 besitzt einen Taktanschluß CL, welchem das
Ausgangssignal des Wählers 124 übertragen wird.
Vorzugsweise wird das Ausgangssignal des Wählers 124 dem Taktsignal
CL des Schieberegisters 125 über eine Rauschunterdrückungsvorrichtung 126 übertragen.
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Das
Schieberegister 125 besitzt einen Dateneingangsanschluß DI, welcher
mit einem Datenausgangsanschluß DO
verbunden ist. Im Ansprechen auf einen Übergang in eine Richtung des
logischen Zustands des dem Taktanschluß CL übertragenen Signals werden
lediglich ein logisches "H" und zwei logische "L" von dem Schieberegister 125 derart ausgegeben,
daß diese
logischen Ausgänge
unter Schiebeausgangsanschlüssen
SA, SB und SC in dieser Reihenfolge zirkulieren.
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Der
Wähler 124 besitzt
UND-Gatter 124a bis 124c, welche über einen
von zwei Eingangsanschlüssen
davon mit den Schiebeausgangsanschlüssen SA, SB bzw. SC des Schieberegisters 125 verbunden
sind. Die UND-Gatter 124a bis 124c sind über den
anderen Eingangsanschluß davon
jeweils mit den Verdrahtungen 321 bis 323 verbunden.
Jedoch wird dem anderen Eingangsanschluß des UND-Gatters 124b das
Ausgangssignal des Inverters 406 übertragen (vgl. 8).
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Der
Wähler 124 enthält des weiteren
ein ODER-Gatter 124d, welches eine logische Summe der Ausgangssignale
der UND-Gatter 124a bis 124c ausgibt. Ein Ausgangssignal
des ODER-Gatters 124d wird als Ausgang des Wählers 124 dem
Taktsignal CL des Schieberegisters 125 übertragen. Des weiteren dient
das Ausgangssignal des ODER-Gatters 124d als das Erfassungssignal
TDO.
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Wenn
das Testmoduswählsignal
TMS aktiv ist, wird das Testsignal TDI den anderen Eingangsanschlüssen der
jeweiligen UND-Gatter 224a bis 224d übertragen.
Wenn eine Wiederholung von "H" und "L" als die Logik des Testsignals TDI angenommen
wird, wird ein logisches "H" aufeinanderfolgend
an den Schiebeausgangsanschlüssen
SA bis SD des Schieberegisters 225 in einer Zirkulation
ausgegeben.
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Wenn ähnlich das
Testmoduswählsignal TMS
aktiv ist, wird der Ausgang des Wählers 224 den anderen
Eingangsanschlüssen
der jeweiligen UND-Gatter 124a bis 124c übertragen.
Wenn eine Wiederholung von "H" und "L" als der logische Zustand des Testsignals
TDI angenommen wird, wird ein ausgegebenes logisches "H" aufeinanderfolgend an den Schiebeausgangsanschlüssen SA
bis SC des Schieberegisters 125 in Zirkulation ausgegeben.
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Unter
der Bedingung, daß kein
Defekt durch einen Bruch in den Verdrahtungen 311 bis 314 vorhanden
ist, stimmt das Ausgangssignal des Wählers 224e mit dem
Testsignal TDI überein
und besitzt dementsprechend denselben logischen Zustand "H" und "L" ungeachtet
davon, welcher der Schiebeausgangsanschlüsse SA bis SD des Schieberegisters 225 ein
logisches "H" ausgibt. Des weiteren
stimmt unter der Bedingung, daß kein
Defekt durch einen Bruch in den Verdrahtungen 321 bis 323 vorhanden ist,
das Ausgangssignal des Wählers 124e mit
dem Testsignal TDI überein
und besitzt dementsprechend denselben logischen Zustand "H" und "L" ungeachtet davon,
welcher der Schiebeausgangsanschlüsse SA bis SC des Schieberegisters 125 ein
logisches "H" ausgibt.
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In
dem Fall jedoch, bei welchem ein Defekt durch einen Bruch beispielsweise
in der Verdrahtung 312 vorhanden ist, kann das Gatter 224b sogar
dann nicht ein "H" ausgeben, wenn ein
logisches "H" an dem Schiebeausgangsanschluß SB ausgegeben wird.
Dementsprechend stimmt das Ausgangssignal des Wählers 224e nicht mit
dem Testsignal TDI überein.
Des weiteren stimmt in einem Fall, bei welchem kein Defekt durch
einen Bruch in den Verdrahtungen 311 bis 314 vorhanden
ist, das Erfassungssignal TDO nicht mit dem Testsignal TDI überein,
wenn ein Defekt durch einen Bruch in der Verdrahtung 322 auftritt.
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Dementsprechend
ist das Vorhandensein eines Defekts durch einen Bruch auf der Grundlage
einer Übereinstimmung
oder einer Nichtübereinstimmung
in einem Vergleich zwischen dem Übergang des
logischen Zustands des Erfassungssignals TDO und demjenigen des
Testsignals TDI unter der Bedingung erfaßbar, daß ein Übergang des logischen Zustands
des Testsignals TDI eine vorbestimmte Anzahl von Malen wiederholt
wird (in diesem Fall 12-mal) äquivalent
zu einem geringsten gemeinsamen Vielfachen der Anzahl von Verdrahtungen 311 bis 314 und
der Anzahl von Verdrahtungen 321 bis 323.
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Des
weiteren ermöglicht
es das Bereitstellen der Inverter 401 bis 406,
den logischen Zustand der Signale zu differenzieren, welche über wechselseitig benachbarte
Verdrahtungen der Verdrahtungen 311 bis 314 und 321 bis 323 gesendet
werden. Dementsprechend kann ähnlich
wie bei der oben beschriebenen dritten Ausführungsform bei der sechsten
Ausführungsform
ein Defekt durch einen Kurzschluß, welcher zwischen benachbarten
Verdrahtungen auftritt, durch Messen des Vorhandenseins einer elektrischen
Potentialänderung
oder eines Ansteigens des verbrauchten Stroms zwischen den Leistungsquellen Vdd1
und Vss1 erfaßt
werden.
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Es
versteht sich, daß die
Inverter 401 bis 404 in dem Fall weggelassen werden
können,
bei welchem ein Erfassen eines Defekts durch einen Kurzschluß unnötig ist.
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Siebente Ausführungsform
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11 zeigt ein Schaltungsdiagramm,
das eine andere praktische Anordnung des Schieberegisters 225 darstellt,
welches mit demjenigen ersetzt werden kann, das bezüglich der
sechsten Ausführungsform
dargestellt ist. 12 zeigt
ein Schaltungsdiagramm, welches eine andere praktische Anordnung
des Schieberegisters 125 darstellt, welches mit demjenigen
ersetzt werden kann, das bezüglich der
sechsten Ausführungsform
dargestellt ist.
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Anstelle
des Ausgangssignals des Wählers 224 wird
das Testmodussignal TMS dem Taktsignal CL des Schieberegisters 225 eingegeben.
Anstelle des Ausgangssignals des Wählers 124 wird das
Testmodussignal TMS dem Taktanschluß CL des Schieberegisters 125 eingegeben.
Des weiteren wird ein Rücksetzsignal
RESET einem Rücksetzanschluß RST der
jeweiligen Schieberegister 125 und 225 eingegeben.
Der Rest der Anordnung ist ähnlich
demjenigen bei der sechsten Ausführungsform.
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Diese
Ausführungsform
benutzt einen Übergang
des logischen Zustands des Testmodussignals TMS anstelle einer Benutzung
des Übergangs
des logischen Zustands des Testsignals TDI. Zuerst wird das Rücksetzsignal
RESET aktiviert, um ein "H" an dem Schiebeausgangsanschluß SA der
jeweiligen Schieberegister 125 und 225 auszugeben
und um ein "L" an den anderen Schiebeausgangsanschlüssen auszugeben.
Danach wird im Ansprechen auf einen Übergang des logischen Zustands
des Testmodussignals TMS der Schiebeausgangsanschluß, welcher ein "H" erzeugt, aufeinanderfolgend unter den
Schiebeausgangsanschlüssen
SB, SC, SA, ... in dem Schieberegister 124 und unter den
Schiebeausgangsanschlüssen
SB, SC, SD, SA, ... in dem Schieberegister 224 geändert.
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Dementsprechend
kann diese Ausführungsform ähnlich wie
die sechste Ausführungsform
das Vorhandensein eines Defekts durch einen Bruch auf der Grundlage
einer Übereinstimmung
oder Nichtübereinstimmung
in einem Vergleich zwischen dem Übergang
des logischen Zustands des Erfassungssignals TDO und demjenigen
des Testsignals TDI erfassen.
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Vorstehend
wurde ein Multichip-Modul offenbart. Ein Wähler besitzt einen ersten Eingangsanschluß, welchem
ein Testsignal übertragen
wird, einen zweiten Eingangsanschluß, welcher mit einem Ausgangsanschluß einer
ersten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eine
Verdrahtung mit einem Eingangsanschluß einer zweiten internen Logikschaltung
verbunden ist. Ein anderer Wähler
besitzt einen Eingangsanschluß,
welcher mit der Verdrahtung verbunden ist, einen anderen Eingangsanschluß, welcher mit
einem Ausgangsanschluß der
zweiten internen Logikschaltung verbunden ist, und einen Ausgangsanschluß, welcher über eine
andere Verdrahtung mit einem Signaleingangsanschluß der zweiten
internen Logikschaltung verbunden ist. Jeder Wähler gibt selektiv ein Signal,
welches seinem ersten Eingangsan schluß eingegeben wird, oder ein
Signal, welches seinem zweiten Eingangsanschluß B übertragen wird, auf der Grundlage
eines Testmodussignals aus.