DE19709221A1 - Spannungs-multiplexte Chip-I/O für Multichip-Module - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Multi­ chip-Module und insbesondere auf Spannungs-multiplexte Ver­ bindungen zwischen Chips in einem Multichip-Modul.

Mit der Verbesserung der Prozeßtechnologie für integrierte Schaltungen können immer mehr Bauelemente und Funktionen auf einem einzigen Chip integriert werden. Dies erzeugt jedoch einen Bedarf nach dem Erhöhen der Anzahl von elektrischen Verbindungen mit der integrierten Schaltung. Heutzutage be­ steht das gebräuchlichste Verfahren zum Herstellen der elek­ trischen Verbindung zwischen dem Chip und dem Gehäuse im Drahtbonden. Drahtbondverbindungen sind am Umfang der inte­ grierten Schaltung mit minimalem Zwischenraum angeordnet, der durch die derzeitige Drahtbondausrüstung begrenzt ist. Elektrische Verbindungen, die innerhalb der integrierten Schaltung hergestellt sind, können mit viel kleineren Geome­ trien gebildet werden, als sie von Drahtbondausrüstungen unterstützt werden. Daher hielt die Anzahl von Drahtbondver­ bindungen an dem Chipumfang nicht mit der zunehmenden Nach­ frage nach elektrischen Verbindungen Schritt, die durch die Verbesserungen der Halbleiterprozessierung erreicht werden. Ferner ist es unwahrscheinlich, daß Verbesserungen der Drahtbondtechnologie jemals mit dem Bedarf nach elektrischen Verbindungen Schritt halten werden.

Das Herstellen von Verbindungen zwischen integrierten Schal­ tungen ist ein spezielles Problem bei Multichip-Modulen, bei denen der Platz die Hauptsache ist, wobei der Bedarf nach elektrischen Verbindungen mit großer Bandbreite zwischen den Chips groß ist. Dies ist besonders bei "skalierbaren" Tech­ nologien entscheidend, die ein verbessertes Verhalten schaf­ fen, indem Arrays von integrierten Schaltungen ähnlichen Typs bereitgestellt werden. Beispiele von skalierbaren Tech­ nologien umfassen programmierbare Logikbauelemente, wie z. B. programmierbare Gatearrays (PGAs), programmierbare Logik­ arrays (PLAs) Feld-programmierbare Gatearrays (FPGAs) und dergleichen.

Vorgeschlagene Lösungen bestehen darin, größere Chipumfangs­ abmessungen herzustellen, um eine größere Anzahl von Verbin­ dungen zu unterstützen. Dies ist jedoch keine effiziente Verwendung des Siliziums und resultiert in erhöhten Kosten, die üblicherweise unannehmbar sind. Weitere Vorschläge schlagen die Verwendung von Bondanschlußflächen vor, die über den Körper des IC verteilt sind. Eine praktische Tech­ nologie zum Herstellen zuverlässiger Verbindungen mit dem Chipinneren sind jedoch nicht allgemein bekannt.

Eine weitere vorgeschlagene Lösung besteht darin, die Daten­ tragekapazität jedes Drahts, der verwendet wird, um jeden inneren Knoten mit einer Bondanschlußfläche auf dem Chipum­ fang zu verbinden, zu erweitern. G. Y. Yacoub u. a. schlagen in einem Papier mit dem Titel "Self-Timed Simultaneous Bi­ directional Signaling for IC Systems" (IEEE 1992) vor, daß drei Spannungspegel verwendet werden können, um eine bi­ direktionale Datenübertragung über einen einzigen Draht freizugeben. Ein ähnlicher Lösungsansatz wird von Mooney u. a. in "A 900 Mb/s Bi-directional Signaling Scheme", ver­ öffentlicht in dem IEEE Journal of Solid-State Circuits, Bd. 30, Nr. 12 (Dezember 1995), diskutiert. Diese Systeme erfor­ dern eine Komponentenanpassung mit hoher Toleranz in den in­ tegrierten Schaltungen und eine sorgfältige Anpassung von Widerständen zwischen benachbarten Chips, um eine adäquate Rauschreserve zwischen den drei Spannungspegeln zu schaffen.

Ein weiteres Verfahren zum Reduzieren der Anzahl von Verbin­ dungen besteht darin, die Frequenz der Daten, die über jeden Draht übertragen werden, zu erhöhen. Dies ist in der Imple­ mentierung unter Verwendung von Zeitmultiplextechniken ein­ fach, es erhöht jedoch die Komplexität des Systems. Ferner ist das Problem des Programmierens eines programmierbaren Logikbauelements unter Verwendung von Zeit-multiplexten Ver­ bindungen außerordentlich komplex und nicht kommerziell ver­ fügbar.

Datenkompressions- und Multiplex-Verfahren sind bekannt und werden auf den Gebieten der Kommunikation und der digitalen Datenspeicherung in großem Umfang verwendet. Die Strommodem­ technologie erlaubt beispielsweise eine Datenübertragung über ein langes Paar aus Telefondraht bei 28,8 Kilobit pro Sekunde oder mehr unter Verwendung von Kompression und Multiplex. Es ist jedoch nicht praktisch, die Modemfunktio­ nalität für jeden Anschlußstift einer integrierten Schaltung vorzusehen. Ferner sind integrierte Schaltungsanschlußstifte erforderlich, um Daten mit Raten zu tragen, die um einige Größenordnungen größer sind als herkömmliche Modems.

Die bekannten Versuche, um die Datenkapazität von Drähten in einer integrierten Schaltung zu erhöhen, leiden an der Kom­ plexität des Schaltungsentwurfs und/oder der Rauschempfind­ lichkeit. Es besteht ein Bedarf nach einer einfach zu imple­ mentierenden Technologie, die es ermöglicht, daß eine be­ grenzte Anzahl von Verbindungsdrähten, die mit einer inte­ grierten Schaltung gekoppelt sind, eine große Menge an Daten tragen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine einfache Technologie zu schaffen, die es erlaubt, eine mög­ lichst große Datenmenge über eine begrenzte Anzahl von Ver­ bindungsdrähten zu übertragen.

Diese Aufgabe wird durch eine elektrische Verbindung gemäß Anspruch 1, durch ein Feld-programmierbares Gatearray gemäß Anspruch 5 und durch ein Verfahren zum Übertragen von binä­ ren Signalen gemäß Anspruch 9 gelöst.

Kurz ausgedrückt werden diese und weitere Probleme herkömm­ licher Chipverbindungen durch eine elektrische Verbindung zwischen einer Mehrzahl von Ausgangsknoten einer ersten in­ tegrierten Schaltung (IC) und einer Mehrzahl von Eingangs­ knoten einer zweiten IC gelöst. Eine erste Bondanschlußflä­ che, die auf der ersten integrierten Schaltung positioniert ist, ist mit den Ausgangsknoten gekoppelt. Eine zweite Bond­ anschlußfläche, die auf der zweiten integrierten Schaltung positioniert ist, ist mit den Eingangsknoten gekoppelt. Ein erster Digital/Analog-Wandler, der auf der ersten integrier­ ten Schaltung positioniert ist, und der einen Ausgang auf­ weist, der mit der ersten Bondanschlußfläche gekoppelt ist, empfängt eine Anzahl von binären Eingangssignalen von den Ausgangsknoten der ersten integrierten Schaltung. Ein erster Analog/Digital-Wandler ist auf der zweiten integrierten Schaltung positioniert und mit der zweiten Bondanschlußflä­ che gekoppelt, und weist eine Ausgangsleitung auf, die mit jedem der Mehrzahl von Eingangsknoten der zweiten IC gekop­ pelt ist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen detaillierter erörtert. Es zeigen:

Fig. 1 ein Blockdiagramm, das eine Multichip-Schaltung darstellt, die das I/O-Multiplexen gemäß der vor­ liegenden Erfindung verwendet;

Fig. 2 ein Blockdiagramm eines Abschnitts eines Chips, der in Fig. 1 gezeigt ist;

Fig. 3 ein vergrößertes Blockdiagramm einer einzigen Bond­ anschlußfläche und einer zugeordneten Multiplex­ schaltungsanordnung;

Fig. 4 eine Senderschaltung gemäß der vorliegenden Erfin­ dung; und

Fig. 5 Details einer Empfängerschaltung gemäß der vorlie­ genden Erfindung.

1. Überblick

Eine programmierbare Schaltungsanordnung, wie z. B. Feld­ programmierbare Gatearrays (FPGAs) 101 in Fig. 1, weisen ei­ nen großen Bedarf nach Eingabe/Ausgabe- (I/O-; I/O = Input/ Output) Kanälen in den Chip auf. Um große Gatezählwerte zu schaffen, existiert ein Trend dahin, mehrere FPGA-Chips 101 zu verwenden, um größere Systeme zu emulieren. Multichip- FPGA-Lösungen erfordern mehr I/O-Bandbreite, als es herkömm­ liche ICs tun. Die vorliegende Erfindung wurde zur Verwen­ dung in einem Multichip-Modul (MCM; MCM = Multi-Chip Modul) 100 entwickelt, das eine Anzahl von FPGAs 101 umfaßt, wie es in Fig. 1 gezeigt ist. Es wird jedoch davon ausgegangen, daß die Lehren der vorliegenden Erfindung auf Inter-Chip-Verbin­ dungen über FPGA-Schaltungen hinaus anwendbar sind.

Wie es in Fig. 1 gezeigt ist, erfordert eine Multichipschal­ tung 100, daß die Mehrzahl von FPGA-Chips 101 durch eine be­ stimmte Anordnung von Drahtbondverbindungen 105 zwischen Bondanschlußflächen 107 von benachbarten (und gelegentlich nicht-benachbarten) FPGA-Chips 101 gekoppelt ist. Die multiplexten Bondanschlußflächen 107 gemäß der vorliegenden Erfindung können auf der Schaltung mit nicht-multiplexten (d. h. herkömmlichen) Bondanschlußflächen 104 gemischt sein. Obwohl es in Fig. 1 nicht dargestellt ist, wurden herkömm­ liche Bondanschlußflächen 104 auf drei Seiten des Chips 101 mit multiplexten Bondanschlußflächen 107 gemischt, während die vierte Seite nur herkömmliche Bondanschlußflächen 104 hatte. Diese herkömmlichen Bondanschlußflächen 104 dienten dazu, eine Versorgungsspannung, Referenzspannungen und Mas­ severbindungen zu tragen. Bei einer speziellen Teststruktur verwendete ein FPGA-Chip 101 180 multiplexte Bondanschluß­ flächen 107 auf jeder von zwei Seiten eines FPGA-Chips 101, wobei insgesamt 241 Bondanschlußflächen auf jeder Seite vor­ handen waren. Insgesamt 192 multiplexte Bondanschlußflächen 107 wurden auf einer anderen Seite der Beispielstruktur ver­ wendet, wobei insgesamt 257 verfügbare Bondanschlußflächen vorhanden waren. Eine schließliche Seite des Beispiel-FPGA 101 verwendete nur herkömmliche Bondanschlußflächen 104, um eine Kommunikation mit einer externen Schaltungsanordnung zu ermöglichen, die herkömmliche nicht-multiplexte Binärsignale verwendet. Der Zwischenraum, bei dem Bondanschlußflächen 107 und 104 gebildet werden können, ist wesentlich geringer als der Verdrahtungszwischenraum für die Verdrahtung, die auf der FPGA 101 gebildet ist. Bei der Teststruktur wurde ein dem Stand der Technik entsprechender Drahtbondzwischenraum von 0,03048 mm (1,2 Millizoll) verwendet, wobei die Beab­ standung zwischen benachbarten FPGA-Chips 101 2,159 mm (85 Millizoll) betrug.

Ein Hauptvorteil der vorliegenden Erfindung besteht darin, daß sie es erlaubt, daß jeder Draht 105 zwischen FPGAs 101 mehr als ein Signal gleichzeitig trägt, um die Anzahl von Drähten wirksam zu verdoppeln. Dies wird gemäß der vorlie­ genden Erfindung erreicht, indem zwei binäre Signale aus zwei Auf-Chip-Drähten 213 in ein einziges quaternäres Signal codiert werden, das den multiplexten Bondanschlußflächen 107 zugeführt wird. Das quaternäre Signal wird über eine einzige Drahtbondverbindung 105 zu einem Empfangs-FPGA 101 gekop­ pelt. Das Empfangs-FPGA 101 decodiert das quaternäre Signal in zwei binäre Signale und koppelt die zwei binären Signale zu zwei ausgewählten Auf-Chip-Drähten 213. Daher werden die zwei binären Signale in derselben Richtung gleichzeitig zwischen benachbarten FPGAs 101 über einen einzigen Draht 105 transportiert.

Die multiplexte Chip-I/O gemäß der vorliegenden Erfindung liefert eine adäquate Rauschreserve, derart, daß das quater­ näre Signal mit der gleichen Geschwindigkeit wie ein binäres Signal geleitet werden kann. Daher liefert die multiplexte I/O gemäß der vorliegenden Erfindung eine wahrhaftige Ver­ doppelung der Kapazität für jeden Draht. Das quaternäre Si­ gnal umfaßt vier mögliche Spannungszustände, die zwischen der Masse und der oberen Leistungsversorgungsspannung für die IC beabstandet sind. Bei dem bevorzugten Ausführungsbei­ spiel beträgt die obere Versorgungsspannung etwa 3,3 V, wes­ halb die Logiksignale 3,3 V, 2,2 V, 1,1 V und 0,0 V aufwei­ sen. Diese Anordnung liefert die erforderliche Rauschreserve zwischen den Zuständen, um eine genaue Unterscheidung durch das Empfangs-FPGA 101 zu erlauben.

Um die reichhaltige Konfigurabilität, die von FPGA-Benutzern gefordert wird, zu unterstützen, ist jede multiplexte Bond­ anschlußfläche 107 nach Wunsch konfigurierbar, um das qua­ ternäre Signal entweder zu senden oder zu empfangen. Obwohl bei dem bevorzugten Ausführungsbeispiel jede multiplexte Bondanschlußfläche 107 während des Programmierens konfigu­ riert ist, um entweder zu senden oder zu empfangen, ist es notwendig, daß die Bondanschlußflächenmultiplexschaltungs­ anordnung (200 in Fig. 2) in der Lage ist, beide Funktionen durchzuführen.

2. Binärsignal- Multiplexen und -Demultiplexen

Fig. 2 stellt eine vergrößerte, vereinfachte Ansicht eines Randabschnitts eines FPGA 100 mit multiplexten Bondanschluß­ flächen 107 gemäß der vorliegenden Erfindung dar. Aus Zweck­ mäßigkeitsgründen sind die Auf-Chip-Drähte 213 als I/O 0 bis I/O 7 bezeichnet, wobei es jedoch offensichtlich ist, daß jede Anzahl von I/O-Drähten 213 gemäß den Lehren der vorlie­ genden Erfindung verwendet werden kann.

Jede Multiplexschaltung 200 ist mit einem Paar von bidirek­ tionalen Auf-Chip-Drähten 213 gekoppelt. Die Multiplexschal­ tung 200 dient dazu, zwei binäre Ausgangssignale, die bei­ spielsweise auf den Leitungen I/O 0 und I/O 1 erscheinen, in ein einziges quaternäres Ausgangssignal umzuwandeln, das an die multiplexte Bondanschlußfläche 107 angelegt wird. Die Multiplexerschaltung 200 liefert ferner eine Demultiplex­ funktion durch Umwandeln eines quaternären Signals auf der multiplexten Bondanschlußfläche 107 in ein binäres Signal auf den Drähten I/O 0 und I/O 1. Die detaillierte Funktion des Multiplexers 200, der bidirektionale Puffer 201 und 202 aufweist, sowie der Sendeschaltung 203 und der Empfangs­ schaltung 204 sind nachfolgend detaillierter bezugnehmend auf die weiteren Figuren beschrieben.

Jedes Paar von multiplexten Bondanschlußflächen 107 ist wün­ schenswerterweise durch eine programmierbare Paßschaltung gekoppelt, die zwei multiplexte Bondanschlußflächen 107 mit­ einander kurzschließen kann. Dieses optionale Merkmal der vorliegenden Erfindung wird verwendet, um die Funktionalität der Multiplexschaltung 207 zu testen. Eine erste der zwei Multiplexerschaltungen 200 kann als ein Ausgang (d. h. Sen­ deschaltung 203 aktiv) konfiguriert sein, während eine zwei­ te Multiplexerschaltung 200 als ein Eingang (d. h. Empfangs­ schaltung 204 aktiv) konfiguriert sein kann. Durch program­ mierbares Kurzschließen der zwei multiplexten Bondanschluß­ flächen 207 können Testsignale durch eine Bondanschlußfläche heraus- und in eine andere hineingeleitet werden, um durch die Schaltungsanordnung innerhalb des FPGA 101 erfaßt und/ oder verifiziert zu werden. Dies erlaubt ein Funktionali­ tätstesten auf Waferebene oder Chipebene unter Verwendung von weniger Sondennadeln, um das FPGA zu kontaktieren, bevor der Endzusammenbau und das Drahtbonden eines MCM 100 statt­ findet.

Bezugnehmend nun auf Fig. 3 ist ein erster der Drähte 213, d. h. der Draht I/O 0, der in jeden Multiplexer 200 ein­ tritt, mit einem bidirektionalen Puffer 201 gekoppelt, wäh­ rend ein zweiter Draht, d. h. I/O 1, mit dem bidirektionalen Puffer 202 gekoppelt ist. Die bidirektionalen Puffer 201 und 202 sind im wesentlichen ähnlich und umfassen eine herkömm­ liche Pufferschaltungsanordnung. Wünschenswerterweise haben die Puffer 201 und 202 eine Logikschwelle, die an die Ein­ gangssignalschwankung angepaßt ist, die durch Auf-Chip- Drähte 213 von der internen Schaltung der FPGA-Chips 101 erzeugt wird. Ebenfalls umfassen die Puffer 201 und 202 wünschenswerterweise eine Rückkopplungsschaltungsanordnung, um ihr Ausgangssignal zu stabilisieren, wenn die Auf-Chip- Drähte 213 potentialmäßig schweben oder "floaten".

Der bidirektionale Puffer 201 erzeugt eine binäre Ausgabe T0, die zu der Sendeschaltung 203 gekoppelt wird, wenn die Multiplexerschaltung 200 als ein Ausgang konfiguriert ist. Der bidirektionale Puffer 202 erzeugt eine binäre Ausgabe T1, wenn die Multiplexerschaltung 200 als ein Ausgang konfi­ guriert ist. Der bidirektionale Puffer 201 empfängt ein bi­ näres Signal R0 von der Empfangsschaltung 204, während der bidirektionale Puffer 202 ein binäres Signal R1 von der Emp­ fangsschaltung 204 empfängt, wenn der Multiplexer 200 als ein Eingang konfiguriert ist. Daher müssen sich beide binä­ ren Signale in derselben Richtung zur gleichen Zeit (d. h. entweder ein Eingang oder ein Ausgang) bewegen.

Die Multiplexerschaltung 200 ist konfiguriert oder program­ miert, um entweder die Empfangsschaltung 204 oder die Sende­ schaltung 203 während der Konfiguration des FPGA 101 zu ak­ tivieren. Die Konfiguration wird durch Laden von Konfigura­ tionsinformationen in Speicherregister (nicht gezeigt) in­ nerhalb der Multiplexerschaltung 200 unter Verwendung ir­ gendeiner verfügbaren FPGA-Programmiertechnologie erreicht. Es sei davon ausgegangen, daß die Konfiguration der Multi­ plexerschaltung 200 während des Betriebs des Schaltungsent­ wurfs, der in dem FPGA 100 emuliert wird, verändert wird, wobei jedoch eine Selbstkonfigurations- oder eine Neukonfi­ gurations-Schaltungsanordnung nicht in dem bevorzugten Aus­ führungsbeispiel enthalten ist.

3. Sendeschaltung

Die Sendeschaltung 203 gemäß einem bevorzugten Ausführungs­ beispiel der vorliegenden Erfindung ist in Fig. 4 gezeigt. Die Sendeschaltung 203 ist im wesentlichen ein einfacher Di­ gital/Analog-Wandler, der einen von vier analogen Spannungs­ pegeln auf der Leitung AUS als Reaktion auf zwei binäre Ein­ gangssignale auf T0 und T1 erzeugt. Die Sendeschaltung 203 nimmt zwei binäre Eingangssignale T0 und T1 sowie ein Frei­ gabeeingangssignal, das in Fig. 4 als EN bezeichnet ist, an. Das Signal ENB in Fig. 4 wird durch Invertieren des Signals EN erzeugt und kann innerhalb der Sendeschaltung 203 oder außerhalb verwendet werden, wo das Signal EN (EN = Enable = Freigabe) und das Signal ENB von anderen Schaltungskomponen­ ten verwendet werden. Die Sendeschaltung 203 verwendet Gat­ ter 201 bis 204, um eine Serie von Zwischensignalen C0 bis C3 zu erzeugen. Die Zwischensignale C0 bis C3 sind Steuer­ eingangssignale für Gatter von Transistoren 407 bis 409 und 411, um ein einziges quaternäres Ausgangssignal zu erzeugen.

Das Freigabesignal EN ist derart gekoppelt, daß, wenn es ge­ sperrt ist (d. h. logisch niedrig ist), die Leitung AUS in einem Zustand mit hoher Impedanz ist. Es ist zu sehen, daß ein niedriges Signal EN (und ein entsprechend hohes Signal ENB) alle Transistoren 407 bis 409 und 411 ausschalten wird, um den gewünschten Zustand hoher Impedanz zu erzeugen. Die Leitung AUS in Fig. 4 ist mit der multiplexten Bondanschluß­ fläche 107, die in den Fig. 1 bis 3 gezeigt ist, gekoppelt. Zusätzlich zu dem Zustand mit hoher Impedanz erzeugt die Sendeschaltung ein Vier-Pegel-Signal, wobei der erste Pegel 0,0 V oder Masse ist, der zweite Pegel 1,1 V ist, der durch die V1-Versorgung erzeugt wird, der dritte Pegel 2,2 V ist, der durch die V2-Versorgung erzeugt wird, und der vierte Pe­ gel 3,3 V ist, der durch die VDD-Versorgung erzeugt wird. Tabelle 1 zeigt eine Wahrheitstabelle für die Funktion, die an der Bondanschlußfläche 107 realisiert ist.

Tabelle 1

4. Empfangsschaltung

Die Empfangsschaltung 204 gemäß einem bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung ist in Fig. 5 dar­ gestellt. Die Empfangsschaltung 204 ist im wesentlichen ein Analog/Digital-Wandler, der ein einziges analoges Signal mit vier diskreten Pegeln empfängt und das analoge Signal in zwei binäre digitale Signale auf den Leitungen R0 und R1 um­ wandelt. Die Empfangsschaltung 204 muß dieselben quaternären Signale erkennen, wie sie von der Sendeschaltung 203 erzeugt wurden. Daher ist die Wahrheitstabelle für die Ausgabe der Empfangsschaltung 204 zu der obigen Tabelle 1 identisch.

Wie es in Fig. 5 gezeigt ist, ist die Empfangsschaltung 204 durch drei Komparatorschaltungen 501, 502 und 507 implemen­ tiert. Der Komparator 501 vergleicht das Eingangssignal von der multiplexten Bondanschlußfläche 107 mit VREF3, einer Gleichspannung, die verwendet wird, um ein Logiksignal mit einem Nennwert von VDD zu erfassen. Bei einem speziellen Beispiel ist VREF3 auf 2,75 V eingestellt, und wird inner­ halb ±1% geregelt. Daher wird der Komparator 501 ein logisch hohes Ausgangssignal erzeugen, bis das Signal EIN über 2,75 V angestiegen ist. Das Ausgangssignal des Komparators 501 wird durch einen Invertierer 503 zu einem Eingang eines NOR-Gatters 504 gekoppelt.

Der Komparator 502 erzeugt ein logisch hohes Signal, bis das Signal EIN über VREF1 angestiegen ist, welches auf 0,55 V ±1% bei dem speziellen Beispiel eingestellt ist. Das Aus­ gangssignal des Komparators 502 wird zu einem Eingang des NOR-Gatters 504 gekoppelt. Ein NOR-Gatter 505 erzeugt das Datensignal R0, es wurde jedoch herausgefunden, daß bestimm­ te Übergänge des quaternären Signals die Genauigkeit des Si­ gnals R0 für eine bestimmte begrenzte Zeit nach dem Übergang beeinträchtigen werden. Daher ist eine Entstörschaltung 506 gekoppelt, um zu verzögern, daß das Ausgangssignal R0 sich verändert, bis diese begrenzte Zeit vergangen ist. Das Signal R1 zeigte nicht diese Eigenschaft.

Fig. 6 stellt eine Beispielschaltung zum Implementieren der Entstörschaltung 506, die in Fig. 5 gezeigt ist, dar. Das spezielle in Fig. 6 gezeigte und hierin beschriebene Bei­ spiel wird lediglich beispielhaft gebracht und ist keine Be­ grenzung breiterer Lehren der vorliegenden Erfindung. Erfah­ rene Schaltungsentwickler werden in der Lage sein, Variatio­ nen und Funktionsäquivalente zu dem speziellen gegebenen Beispiel unter Verwendung von Schaltungen zu implementieren, die sich etwas oder sogar wesentlich von dem speziellen Bei­ spiel unterscheiden. Diese Modifikationen und Variationen sollen zu dem hierin beschriebenen Beispiel als äquivalent betrachtet werden.

Die Entstörschaltung 506 ist mit dem Ausgang des NOR-Gatters 504 (in Fig. 5 gezeigt) bei einer Leitung 601 gekoppelt. Das Signal auf der Leitung 601 ist im wesentlichen das rohe Aus­ gangssignal R0, das unter anderem zu einer Leitung VERZÖGE- RUNG 1 und zu einer Leitung VERZÖGERUNG 2 gekoppelt wird, um ein erstes und ein zweites verzögertes Signal zu erzeugen. Die Leitung 601 ist ebenfalls direkt durch einen Invertierer 602 mit einem Drain eines Transistors 605 gekoppelt. Ein Transistor 608 ist mit dem verzögerten Signal R0 von VERZÖ- GERUNG 2 Source-gekoppelt.

Die Transistoren 605 und 608 dienen zusammen dazu, um entwe­ der das verzögerte R0 oder das rohe R0 zur Ausgabe auszuwäh­ len. Diese Auswahl wird durch die Schaltungsanordnung be­ stimmt, die mit den Steuereingängen oder Gates der Transi­ storen 605 und 608 gekoppelt ist. Das ausgewählte Signal wird an einen Latch-Puffer 603 angelegt, der das Signal in­ vertiert und das invertierte Signal auf die Leitung R0, die in Fig. 5 gezeigt ist, legt. Der Latch-Puffer 603 liefert eine ausreichende Rückkopplung, um eine Zustandsveränderung auf der Leitung R0 zu verhindern, bis einer der Transistoren 605 und 608 ausreichend aktiviert ist, um die Rückkopplung zu überwinden. Wenn daher beide Transistoren 605 und 608 in­ aktiv sind, wird R0 den Zustand nicht verändern, selbst wenn das Eingangssignal in den Latch-Puffer 603 potentialmäßig schwebend oder floatend ist.

Ein Signal FREIGABE (in Fig. 5 nicht gezeigt) wird direkt an das Gate des Transistors 605 angelegt. Das Signal FREIGABE wird extern beispielsweise von Benutzer-zugeführten Konfi­ gurationsdaten angelegt, die in einem Auf-Chip-Speicher ge­ speichert sind. Wenn das Signal FREIGABE in einem logisch hohen Zustand ist, ist der Transistor 605 leitend, und das rohe Signal R0 wird durch den Invertierer 602 und den Latch-Puffer 603 zu R0 gekoppelt. Ferner aktiviert ein logisch hohes Signal FREIGABE einen Transistor 609, um den Steuereingang des Transistors 608 auf Masse zu legen, wodurch die Auswahl des verzögerten Signals R0 verhindert wird. Daher erlaubt das Signal FREIGABE, daß die Entstör­ schaltung 506 programmierbar umgangen wird, derart, daß R0 das gleiche Signal wie das Rohsignal ist, das auf der Lei­ tung 601 liegt. Dieses Merkmal ist nützlich, um die Ausbrei­ tungsverzögerung zu reduzieren, die der Empfängerschaltung 204 zugeordnet ist, und zwar bei Anwendungen, bei denen ohne eine Entstörung keine Probleme auftreten.

Wenn das Signal FREIGABE in einem logisch niedrigen Zustand ist, werden die Transistoren 605 und 608 deaktiviert, um das Rohsignal auf der Leitung 601 von dem Latch-Puffer 603 abzu­ koppeln, und um durch Aktivieren eines Transistors 605 den Steuereingang des Transistors 608 freizugeben. Es ist wich­ tig, anzumerken, daß der Transistor 608 nicht durch ein niedriges Signal FREIGABE aktiviert wird. Die restliche Schaltungsanordnung in der Entstörschaltung 506 dient dazu, das Rohsignal R0 auf der Leitung 601 mit dem verzögerten Signal R0, das durch VERZÖGERUNG 1 erzeugt wird, zu verglei­ chen. Wenn diese beiden Signale gleich sind, wird der Steu­ ereingang des Transistors 608 niedrig gehalten, wodurch sich R0 nicht verändern kann. Aus dieser stabilen Bedingung, wenn das Rohsignal auf der Leitung 601 anschließend verändert wird, wird der Steuereingang des Transistors 608 für eine Zeitdauer aktiviert, die gleich VERZÖGERUNG 1 ist. Während dieser Zeitdauer wird das verzögerte Ausgangssignal aus VER- ZÖGERUNG 2 als gültig betrachtet, und dasselbe wird durch den Transistor 608 zu dem Latch-Puffer 603 gekoppelt. VERZÖ- GERUNG 2 ist etwas länger als VERZÖGERUNG 1, derart, daß die Funktion der Entstörschaltung 506 darin besteht, einen Über­ gang von R0 nur zu einem Zeitpunkt zu erlauben, zu dem das Rohsignal auf der Leitung 601 nicht im Übergang ist. Die tatsächlichen Werte von VERZÖGERUNG 1 und VERZÖGERUNG 2 kön­ nen ausgewählt werden, um jede erwünschte Verzögerung zwi­ schen einem Signalübergang und einem gültigen Übergang von R0 zu schaffen.

Die in Fig. 6 gezeigte Beispielschaltung verwendet die her­ kömmliche Notation, um Schaltungskomponenten und Verbindun­ gen zu zeigen, und sie muß nicht hierin detaillierter be­ schrieben werden, um das Konzept der vorliegenden Erfindung zu verstehen. Jede äquivalente Schaltung kann unter Verwen­ dung von mehr oder weniger Transistoren oder anderen Typen von Schalt- und Logik-Bauelementen hergestellt werden, um die Erfordernisse einer speziellen Anwendung zu erfüllen.

Bei dem spezifischen Beispiel sind die vier diskreten Pegel des analogen oder quaternären Signals um 1,1 V getrennt, wo­ bei eine Vollausschlagschwankung von 3,3 V vorhanden ist. Unter Verwendung einer Simulationssoftware, um ein Szenario für den schlechtesten Fall abzuschätzen, war das abgeschätz­ te Gesamtrauschen etwas unter 55 mV bei Signalübergängen in der Nähe von 100 MHz.

Es ist nun offensichtlich, daß eine multiplexte I/O-Archi­ tektur geschaffen ist, die zwei binäre Signale gleichzeitig über einen einzigen Draht überträgt. Die Details der spezi­ fischen Beispiele, die gemäß den bevorzugten Ausführungsbei­ spielen dargestellt und beschrieben worden sind, dienen le­ diglich der Vollständigkeit und sollen keine Begrenzungen der Lehren der vorliegenden Erfindung sein.

Claims (9)

1. Elektrische Verbindung zwischen einer Mehrzahl von Aus­ gangsknoten einer ersten integrierten Schaltung (IC) (101) und einer Mehrzahl von Eingangsknoten einer zwei­ ten IC (101), mit folgenden Merkmalen:
einer ersten Bondanschlußfläche (107), die auf der er­ sten integrierten Schaltung (101) positioniert ist;
einer zweiten Bondanschlußfläche (107), die auf der zweiten integrierten Schaltung (213) positioniert ist;
einem ersten Digital/Analog-Wandler (203), der auf der ersten integrierten Schaltung (101) positioniert ist und einen Ausgang aufweist, der mit der ersten Bondan­ schlußfläche (107) gekoppelt ist, und der eine Mehrzahl von binären Eingangssignalen (T0, T1) von den Ausgangs­ knoten der ersten integrierten Schaltung (101) emp­ fängt; und
einem ersten Analog/Digital-Wandler (204), der auf der zweiten integrierten Schaltung (101) positioniert ist und mit der zweiten Bondanschlußfläche (107) gekoppelt ist, und der eine Ausgangsleitung aufweist, die mit jedem der Mehrzahl von Eingangsknoten der zweiten integrierten Schaltung (101) gekoppelt ist.

2. Verbindung gemäß Anspruch 1, die ferner folgendes Merk­ mal aufweist:
eine Entstörschaltung, die mit dem Analog/Digital-Wand­ ler (204) integriert ist und eine Veränderung eines be­ liebigen der Mehrzahl von Eingangsknoten für eine vor­ ausgewählte Zeit verhindert, nachdem eine Signalände­ rung an der zweiten Bondanschlußfläche (107) aufgetre­ ten ist.

3. Verbindung gemäß Anspruch 1 oder 2, die ferner folgende Merkmale aufweist:
einen zweiten Digital/Analog-Wandler (203), der auf der zweiten integrierten Schaltung (101) positioniert ist und einen Ausgang aufweist, der mit der zweiten Bondan­ schlußfläche (107) gekoppelt ist und eine Mehrzahl von binären Eingangssignalen von Ausgangsknoten der zweiten integrierten Schaltung empfängt; und
einen zweiten Analog/Digital-Wandler (204), der auf der ersten integrierten Schaltung (101) positioniert ist und mit der ersten Bondanschlußfläche (107) gekoppelt ist, und der eine Ausgangsleitung aufweist, die mit je­ dem der Mehrzahl von Eingangsknoten der ersten inte­ grierten Schaltung (101) gekoppelt ist.

4. Verbindung gemäß einem der vorhergehenden Ansprüche, bei der die Mehrzahl von binären Eingangssignalen in die zweite integrierte Schaltung zwei binäre Eingangs­ signale (T0, T1) aufweist, wobei der Digital/Analog- Wandler (201) ein Zwei-Bit-Digital/Analog-Wandler ist.

5. Integrierter Schaltungschip mit einem Feld-programmier­ baren Gatearray (FPGA-IC), der angepaßt ist, um in ei­ ner Multichip-Schaltung verwendet zu werden, mit fol­ genden Merkmalen:
einer Mehrzahl von programmierbaren Logikbauelementen, die auf der integrierten Schaltung mit einem Feld-pro­ grammierbaren Gatearray (101) gebildet sind;
einem Verbindungsbus, der eine Mehrzahl von Drähten (213) aufweist, die auf dem Chip (101) gebildet sind und mit den programmierbaren Logikbauelementen gekop­ pelt sind;
einer Mehrzahl von multiplexten Bondanschlußflächen (107), die auf dem Chip gebildet sind; und
einer Multiplexerschaltung (200), die mit jeder multi­ plexten Bondanschlußfläche (107) gekoppelt ist, wobei die Multiplexerschaltung mit zumindest zwei Drähten (213) des Verbindungsbusses gekoppelt ist, wobei die Multiplexerschaltung (200) programmierbar ist, um bi­ näre Datensignale auf den zumindest zwei Drähten (213) in quaternäre Daten auf der multiplexten Bondanschluß­ fläche (107) umzuwandeln, und um quaternäre Daten auf der multiplexten Bondanschlußfläche in binäre Daten auf den zumindest zwei Drähten umzuwandeln.

6. FPGA-IC gemäß Anspruch 5, die ferner folgendes Merkmal aufweist:
eine Mehrzahl von nicht-multiplexten Bondanschlußflä­ chen, die auf dem Chip gebildet sind.

7. FPGA-IC gemäß Anspruch 5 oder 6, bei der die Multi­ plexerschaltung folgende Merkmale aufweist:
eine erste, eine zweite, eine dritte und eine vierte Gleichspannungsquelle;
eine Sendeschaltung (203) zum Empfangen eines binären Signals von jedem der zumindest zwei Drähte und zum selektiven Koppeln einer der vier Spannungsquellen mit der multiplexten Bondanschlußfläche als Reaktion auf die binären Signale; und
eine Empfangsschaltung (204) zum Empfangen eines qua­ ternären Spannungssignals auf der multiplexten Bondan­ schlußfläche, zum Vergleichen des empfangenen Signals mit drei Referenzspannungen und zum Erzeugen eines bi­ nären Ausgangssignals auf jedem der zumindest zwei Drähte als Reaktion auf den Vergleich.

8. FPGA-IC gemäß einem der Ansprüche 5 bis 7, die ferner einen programmierbaren elektrischen Kurz­ schluß (206) aufweist, der eine erste multiplexte Bond­ anschlußfläche und eine zweite multiplexte Bondan­ schlußfläche koppelt.

9. Verfahren zum Übertragen von binären Signalen von einer ersten integrierten Schaltung (IC) (101) zu einer zwei­ ten integrierten Schaltung (IC) (101) mit folgenden Schritten:
Codieren von zumindest zwei binären Signalen in ein analoges Spannungssignal, das eine Anzahl von diskreten Spannungspegeln aufweist;
Koppeln des codierten analogen Spannungssignals mit der zweiten integrierten Schaltung unter Verwendung einer leitfähigen Verbindung; und
Decodieren des analogen Spannungssignals auf der zwei­ ten integrierten Schaltung, um die zumindest zwei binä­ ren Signale wiederherzustellen.