JP5293940B2

JP5293940B2 - 半導体集積回路装置およびその試験方法

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Publication number: JP5293940B2
Application number: JP2008140385A
Authority: JP
Inventors: 通博堀内
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2013-09-18
Anticipated expiration: 2028-05-29
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Description

本発明は、不揮発性メモリ装置と半導体集積回路基板のような２つの半導体回路チップを１つの配線基板上に搭載してなる半導体集積回路装置に関し、特に、２つの半導体回路チップ間の接続不良を判定することが可能な半導体集積回路装置およびその試験方法に関する。

この技術分野において周知のように、マイクロコンピュータとは、マイクロプロセッサを用いて構成された小型電子計算機のことをいう。マイクロプロセッサとは、計算機の中央演算処理装置（ＣＰＵ）を１個もしくは、少数のＬＳＩ上に集積したものをいう。マイクロコンピュータは、通常、ＣＰＵ、入出力装置、主記憶装置より構成される。主記憶装置はＲＡＭ（random access memory）、ＲＯＭ（read only memory）などで構成され、入出力装置との接続回路部には入出力制御ＬＳＩ（large-scale integrated circuit）が使用される。シングル・チップ・マイクロコンピュータは、ＣＰＵ、ＲＡＭ、ＲＯＭ、入出力制御ＬＳＩを１チップに組み込んだものである。シングル・チップ・マイクロコンピュータは１チップ・マイコンとも呼ばれる。

マイクロプロセッサは、チップ外部からプログラムを読み込むのに対して、シングル・チップ・マイクロコンピュータは、あらかじめプログラムがチップの内部に組み込まれている。マイクロプロセッサは外部のプログラムを書き換えれば処理内容を変えられるのに対し、シングル・チップ・マイクロコンピュータはプログラムがすでにチップ内部に組み込まれているため、ユーザが処理内容を変えることはほとんど不可能である。ここで、プログラムはＲＯＭに予め格納されている。

尚、この技術分野において周知のように、ＲＯＭは、内容の書込みが半導体メーカでの製造工程で行われるマスクＲＯＭと、ユーザが電気的にプログラムを書き込むことができるプログラマブルＲＯＭ（ＰＲＯＭ）とに大別される。

マスクＲＯＭは、原理的には半導体メモリのなかで最も安価に製造できる。このため、マスクＲＯＭとしてメモリ容量が大きな品種が製品化されている。これに対して、プログラマブルＲＯＭは、プログラムの書込みがユーザの手元でできるという特徴がある。プログラマブルＲＯＭは、ユーザが一度だけプログラムのできる狭義のＰＲＯＭと、電気的にプログラムし、紫外線等で消去が可能なＥＰＲＯＭ（erasable and programmable ＲＯＭ）と、電気的に消去可能なＥＥＰＲＯＭ（electrically erasable programmable ＲＯＭ）とに分類される。

ＥＰＲＯＭでは、ユーザがプログラムできる上、紫外線を照射してデータを全て消去し再書込みができる。紫外線消去用のガラス窓を必要とするため、ＥＲＲＯＭは、通常、セラミック・パッケージに入っている。狭義のＰＲＯＭとしてＯＴＰ（one time programmable ＲＯＭ）がある。ＯＴＰは、それに内蔵されている半導体チップがＥＰＲＯＭと同じだが、パッケージに窓がないため紫外線で消去できない。ユーザは通常のＥＰＲＯＭプログラマを使って、ＯＴＰの各メモリ・セルに一度だけ情報を書き込むことができる。ＯＴＰのコストはマスクＲＯＭより高くＥＰＲＯＭよりは安い。ＥＥＰＲＯＭの一種にフラッシュＥＥＰＲＯＭがある。フラッシュＥＥＰＲＯＭは、フラッシュメモリとも呼ばれ、書き換え可能な読出し専用メモリであるＰＲＯＭのうち、電気的に全ビット内容（ブロック単位も可能）を消して、内容を書き直せるものをいう。

このようなシングル・チップ・マイクロコンピュータは、通常の電卓、プリンタ、キーボード、マイコン制御の炊飯器、マイコン制御のカメラ、自動車のエンジン制御装置などに搭載されている。主に機器に組み込んでその機器の動作を制御することが多いため、シングル・チップ・マイクロコンピュータのことをマイクロコントローラと呼ぶこともある。尚、マイクロコントローラは、シングル・チップ半導体集積回路装置の一種である。

このようなシングル・チップ・マイクロコンピュータ（マイクロコントローラ）を組み込んだ機器（電子装置）の開発を効率よく行えるようにするため、半導体メーカや開発ツールメーカから種々の開発システム（開発ツール）が提供されている。シングル・チップ・マイクロコンピュータ（マイクロコントローラ）では、ハードウェアとソフトウェアとが密接に関連しあっており、なおかつ開発期間が短いので、ソフトウェアのデバッグとハードウェア自身のチェックを同時にやらなければならない。即ち、ハードウェアとソフトウェアの開発を並行して行わなければならない場合が多い。このとき、ハードウェアが未完成の状態でのソフトウェアのデバッグが求められる。

デバッグツール（開発ツール）の１つにエミュレータがある。ここで、エミュレータとは、あるシステムを使用して別のシステムを模倣する装置またはコンピュータ・プログラムのことをいう。エミュレータで、ソフトウェアを組み込んだ機器（電子装置）の機能動作検証を支援する。エミュレータには、開発中の機器（電子装置）に直接接続して使用するインサーキットエミュレータ（ＩＣＥ）と、論理シミュレータを用いるソフトエミュレータとがある。すなわち、インサーキットエミュレータとは、プログラム制御で動作するマイクロコントローラを搭載した開発中の機器（電子装置）に直接接続し、その機器（電子装置）の機能動作検証を支援する開発ツールのことをいう。

通常、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェアの開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は、半導体メーカとユーザとの共同作業で行われる。

次に、従来のマイクロコントローラの製造方法について説明する。ここでは、最終製品として、マスクＲＯＭに最終のプログラムを記憶させたマイクロコントローラを製造する方法について説明する。

先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ（シングル・チップ半導体集積回路装置）の仕様検討を行う。ここで、製造すべき最終のマイクロコンピュータは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。尚、ＣＰＵとＲＡＭとマスクＲＯＭと入出力制御ＬＳＩとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。

半導体メーカは、開発ツールとしてのエミュレータ（ソフトエミュレータ及びインサーキットエミュレータ）をユーザに提供し、ユーザはこのエミュレータを使用して上記マスクＲＯＭに記憶すべきソフトウェア（プログラム）を開発する。

次に、半導体メーカではＯＴＰ版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバックを行う。ここで、設計されるべきＯＴＰ版の製品（仮のマイクロコントローラ）とは、ＣＰＵと、ＲＡＭと、ＯＴＰと、入出力制御ＬＳＩとを１チップに組み込んだものである。換言すれば、仮のマイクロコントローラは、マスクＲＯＭの代わりにＯＴＰを使用した点を除いて、最終のマイクロコントローラと同様の構成を有する。但し、ＯＴＰにはプログラムは記憶されておらず、ＯＴＰへのプログラムの記憶は後述するようにユーザ側で行われる。仮のマイクロコントローラは、半導体パッケージ内に封止されたものである。一方、このユーザ側で行われるソフトエミュレータを使用したプログラムのデバッグは、ハードウェアが何ら完成していない状態で行われる。

半導体メーカは、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供（出荷）する。ここで、出荷する前に、仮のマイクロコントローラの良品／不良品を選別するための試験が行われる。この試験には、チップ間の接続不良を判別することが含まれる。とにかく、半導体メーカは、この試験によって良品と判定された、同一構成の複数個の上記仮のマイクロコントローラをユーザに提供（出荷）する。

ユーザでは、提供（出荷）された複数の仮のマイクロコントローラの中の１個に対して、ＥＰＲＯＭプログラマ（ライタ）を使用して、仮のプログラム（すなわち、ソフトエミュレータを使用してデバッグされたプログラム）をＯＴＰに記憶し、当該仮のマイクロコントローラを機器（ターゲットボード）に搭載して、この仮のプログラムの検査を行う。すなわち、上記インサーキットエミュレータを使用して、その機器（ターゲットボード）の機能動作検証を行う。上述したように、ＯＴＰは、一度だけしか情報を書き込むことができない。したがって、検査により仮のプログラムに修正箇所（誤り）が見つかった場合には、ユーザは別の仮のマイクロコントローラに修正した仮のプログラムを記憶して、この修正した仮のプログラムの再検査、再修正を行う。すなわち、仮のプログラムの検査、修正（再検査、再修正）を繰り返し行う。この仮のプログラムの検査、修正（再検査、再修正）動作を繰り返して、ユーザ側において最終的なプログラムが決定される。

一方、仮のマイクロコントローラをユーザに提供（出荷）した後、半導体メーカでは、引き続いて、マスクＲＯＭ版の製品設計を行う。ここで、設計されるべきマスクＲＯＭ版の製品（機器に搭載されるべき実際のマイクロコントローラ）とは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。但し、この時点における実際のマイクロコントローラのマスクＲＯＭには、未だ最終的なプログラムが記憶されていない。

ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注（提供）する。半導体メーカでは、最終的なプログラムを、イオン打ち込み技術を用いて、実際のマイクロコントローラのマスクＲＯＭに記憶し、最終製品としてのマイクロコントローラが製造される。尚、このようにして製造されたマイクロコントローラは、半導体パッケージに封止されたものであり、量産される。そして、量産された最終のマイクロコントローラはユーザに提供（出荷）される。

ユーザでは、提供された最終のマイクロコントローラを機器（電子装置）に搭載して、その機器（電子装置）を量産する。

なお、上述したマイクロコントローラは、１つの半導体回路チップで構成されているが、２つの半導体回路チップを積層して１つの樹脂封止体で封止する半導体装置（マイクロコントローラ）も知られている（例えば、特許文献１参照）。半導体装置として、ＭＣＰ（multi chip package）型と呼称される半導体装置が知られている。このＭＣＰ型半導体装置においては、種々な構造のものが開発され、製品化されているが、２つの半導体回路チップを積層して１つのパッケージに組み込んだＭＣＰ型半導体装置が最も普及している。特許文献１では、１つのパッケージにマイコン用チップ（第２半導体回路チップ）及びＥＥＰＲＯＭ用チップ（第１半導体回路チップ）を組み込んだ半導体装置を開示している。すなわち、特許文献１では、マイコン用チップ（第２半導体回路チップ）上にＥＥＰＲＯＭ用チップ（第１半導体回路チップ）を積層し、この２つのチップを１つの樹脂封止体で封止する半導体装置を開示している。マイコン用チップは、プロセッサユニット（ＣＰＵ）、ＲＯＭユニット、ＲＡＭユニット、タイマユニット、Ａ／Ｄ変換ユニット、シリアル・コミュニケーション・インタフェース・ユニット、データ入出力回路ユニット等を同一基板に搭載した構成となっている。これらの各ユニット間は、データバスやアドレスバスを介在して相互に接続されている。プロセッサユニットは、主に、中央処理部、制御回路部及び演算回路部等で構成されている。このように構成されたマイコン用チップは、プログラムによって動作する。一方、ＥＥＰＲＯＭ用チップは、シリアル・コミュニケーション・インターフェース・ユニット及び不揮発性記憶ユニット等を同一基板に搭載した構成となっている。特許文献１では、第２半導体回路チップと第１半導体回路チップとの電気的な接続を、第２半導体回路チップの周囲に配置されたリードの内部リード及び２本のボンディングワイヤを介して行っている。

また、自己発熱によるパッケージ内の温度情報の低減化を図ることができるマルチチップパッケージも提案されている（例えば、特許文献２参照）。この特許文献２において、マイクロコントローラを構成するマルチチップパッケージにおいて、マスクＲＯＭを有するマイクロコントローラを作り込むベースチップと、このベースチップ上にフラッシュメモリの上部チップを具備している。上部チップ下のベース上には、トランジスタが形成されていないので、この領域においての自己発熱は無視することができる。また、特許文献２では、実施例として、ベースチップにおける上部チップの搭載領域(略中央領域)に、マスクＲＯＭ機能を有するトランジスタを形成しておき、その上に上部チップ（フラッシュメモリ）を搭載した例を開示している。この場合、ベースチップにおけるマスクＲＯＭ機能は捨てることになる。

一方、両チップ間の接続不良を検出することができる、半導体装置およびその試験方法が知られている（例えば、特許文献３参照）。この特許文献３では、様々な機能を持つ複数のチップを単一パッケージに搭載したマルチチップパッケージ（ＭＣＰ）の試験精度を向上させることができる半導体装置およびその試験方法を開示している。特許文献３に開示された半導体装置は、２以上の半導体チップから構成され、各半導体チップが各々の内部端子を介して接続線で接続されている。各半導体チップ間を接続する接続線が、それぞれ直列に接続されるように各半導体チップ内の内部端子間をスイッチ素子を介して接続している。そして、直接に接続したときの両端に位置する２つの内部端子を、この内部端子を含む半導体チップの外部端子とスイッチ素子を介して接続している。

特開２００２−１２４６２６号公報特開２００２−７６２４８号公報特開２００４−２８８８５号公報

上記特許文献３に開示された半導体装置は、両チップ間の接続不良を検出する半導体装置を開示している。しかしながら、特許文献３に開示された半導体装置では、両チップ間を接続する接続線が断線しているか否かを検出することはできるが、接続線間がショート不良を起こしているか否かを検出することはできない。特に、両チップのうちの一方のチップが、プログラムが書き込まれていないプログラマブルＲＯＭから構成されている場合、半導体装置の不良を判断することは困難となる。

したがって、本発明の課題は、一方のチップがプログラムが書き込まれていないプログラマブルＲＯＭから構成されている場合において、両チップ間を接続する接続線が断線しているか否かだけでなく、接続線間がショート不良を起こしているか否かをも検出することができる半導体集積回路装置およびその試験方法を提供することにある。

本発明の第１の態様によれば、１つの配線基板（５１；５１Ａ）上に第１及び第２の半導体回路チップ（１５Ａ；１５Ｃ、１０Ｄ；１０Ｆ；１０Ｇ）が搭載され、第１の半導体回路チップ（１５Ａ；１５Ｃ）は複数の第１の接続端子（１５Ａ−１，１５Ａ−２；１５−１，１５−２）を持ち、第２の半導体回路チップ（１０Ｄ；１０Ｆ；１０Ｇ）は複数の第２の接続端子（１３２−１，１３４−１）を持ち、複数の第１の接続端子と複数の第２の接続端子とが互いに電気的に接続されてなる半導体集積回路装置（２０Ｄ；２０Ｆ；２０Ｇ）において、第１の半導体回路チップ（１５Ａ；１５Ｃ）は、プログラムが書き込まれていないプログラマブルＲＯＭから構成され、ＥＲＲＯＭ本体（１５１）と、このＥＰＲＯＭ本体と複数の第１の接続端子との間に設けられたテスト出力制御回路であって、テストモード制御信号（ＴＥＳＴ）に応答して、隣接する第１の接続端子での論理レベルが交互に反転する予め定められたデータを複数の第１の接続端子へ出力する、テスト出力制御回路（１５４）と、を備え、第２の半導体回路チップ（１０Ｄ；１０Ｆ；１０Ｇ）は、複数の第２の接続端子に接続された期待値判定回路であって、複数の第２の接続端子から入力された信号の期待値を判定して、テスト判定結果を出力する期待値判定回路（１４）を有する、ことを特徴とする半導体集積回路装置が得られる。

上記半導体集積回路装置（２０Ｄ；２０Ｆ；２０Ｇ）において、テスト出力制御回路（１５４）は、例えば、テストモード制御信号（ＴＥＳＴ）に応答して、テストモード時に強制的に論理“Ｌ”レベルの信号を出力する論理Ｌレベル出力回路（９０Ｌ）と、テストモード制御信号（ＴＥＳＴ）に応答して、テストモード時に強制的に論理“Ｈ”レベルの信号を出力する論理Ｈレベル出力回路（９０Ｈ）とが、複数の第１の接続端子（１５−１，１５−２）に対応して交互に配置された回路から構成されてよい。

また、上記期待値判定回路は、複数の第２の接続端子に接続されて、複数の第２の接続端子に供給された複数の信号レベルを同じ所定の論理レベルに揃える論理レベル一致回路（１４２）と、この論理レベル一致回路から出力される複数の論理レベルが全て一致してるか否かを判定して、一致／不一致判定結果を出力するテスト判定回路（１４４）と、一致／不一致判定結果をテスト判定結果として出力する手段と、から構成されてよい。論理レベル一致回路（１４２）は、例えば、所定の論理レベルが論理“Ｈ”レベルであってよい。この場合、論理レベル一致回路（１４２）は、１つのインバータゲート（１４２１）のみから成る回路と、縦続接続された２つのインバータゲート（１４２２，１４２３）から成る回路とが、複数の第２の接続端子に対応して交互に配置された回路から構成されてよい。また、上記テスト判定回路は、例えば、論理レベル一致回路から出力された多数の論理レベルのＮＡＮＤをとる多入力ＮＡＮＤゲート（１４４）から構成されてよい。この場合、多入力ＮＡＮＤゲート（１４４）は、論理レベル一致回路（１４２）から出力された多数の論理レベルが全て論理“Ｈ”レベルのとき、一致／不一致判定結果として論理“Ｌ”レベルの信号を出力する。

また、上記期待値判定回路（１４）は、複数の第２の接続端子に接続されて、複数の第２の接続端子に供給された複数の信号レベルを同じ所定の論理レベルに揃える論理レベル一致回路（１４２）と、この論理レベル一致回路から出力される複数の論理レベルが全て一致してるか否かを判定して、一致／不一致判定結果を出力するテスト判定回路（１４４）と、テストモード制御信号（ＴＥＳＴ）に応答して、テスト判定回路の一致／不一致判定結果をテスト判定結果に変換して出力する判定結果出力回路（９０Ｒ）と、から構成されてよい。論理レベル一致回路（１４２）は、所定の論理レベルが論理“Ｈ”レベルであってよい。この場合、論理レベル一致回路（１４２）は、１つのインバータゲート（１４２１）のみから成る回路と、縦続接続された２つのインバータゲート（１４２２，１４２３）から成る回路とが、複数の第２の接続端子に対応して交互に配置された回路から構成されてよい。また、上記テスト判定回路は、論理レベル一致回路から出力された多数の論理レベルのＮＡＮＤをとる多入力ＮＡＮＤゲート（１４４）から構成されてよい。この場合、多入力ＮＡＮＤゲート（１４４）は、論理レベル一致回路（１４２）から出力された多数の論理レベルが全て論理“Ｈ”レベルのとき、一致／不一致判定結果として論理“Ｌ”レベルの信号を出力する。さらに、上記判定結果出力回路（９０Ｒ）は、一致／不一致判定結果が論理“Ｌ”レベルの信号のとき、テスト判定結果として論理“Ｈ”レベルの信号を出力するものであってよい。

上記半導体集積回路装置（２０Ｄ；２０Ｆ）において、第２の半導体回路チップ（１０Ｄ；１０Ｆ）が配線基板（５１）上に搭載され、第１の半導体回路チップ（１５Ａ；１５Ｃ）が第２の半導体回路チップ（１０Ｆ）上に積層されてよい。上記半導体集積回路装置（２０Ｇ）において、第１及び前記第２の半導体回路チップ（１５Ｃ，１０Ｇ）が、配線基板（５１Ａ）上の同一平面上に搭載されてもよい。上記半導体集積回路装置（２０Ｆ；２０Ｇ）において、複数の第１の接続端子（１５−１，１５−２）と複数の第２の接続端子（１３２−１，１３４−１）との間の電気的接続がワイヤボンディング技術によってなされてよい。上記半導体集積回路装置（２０Ｄ）において、複数の第１の接続端子（１５Ａ−１，１５Ａ−２）と複数の第２の接続端子（１３２−１，１３４−１）との間の電気的接続がフェイスダウンボンディング技術によってなされてよい。上記半導体集積回路装置（２０Ｄ；２０Ｆ；２０Ｇ）において、第１の半導体回路チップが不揮発性メモリ装置（１５Ａ；１５ｃ）から構成され、第２の半導体回路チップが半導体集積回路基板（１０Ｄ；１０Ｆ；１０Ｇ）から構成されてよい。

本発明の第２の態様によれば、上記に記載の半導体集積回路装置（２０Ｄ；２０Ｆ；２０Ｇ）を試験する方法であって、テストモード制御信号（ＴＥＳＴ）をテストモードにして、テスト出力制御回路（１５４）から複数の第１の接続端子（１５Ａ−１，１５Ａ−２；１５−１，１５−２）へ隣接する第１の接続端子での論理レベルが交互に反転するデータを出力させる工程と、期待値判定回路（１４）からテスト判定結果を出力させる工程と、を含む半導体集積回路装置の試験方法が得られる。

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。

本発明では、プログラムが書き込まれていないプログラマブルＲＯＭから成る第１の半導体回路チップが、テストモード制御信号に応答して、隣接する第１の接続端子での論理レベルが交互に反転する予め定められたデータを複数の第１の接続端子へ出力する、テスト出力制御回路を備え、第２の半導体回路チップが、複数の第２の接続端子から入力された信号の期待値を判定して、テスト判定結果を出力する期待値判定回路を有するので、両チップ間を接続する接続線が断線しているか否かだけでなく、接続線間がショート不良を起こしているか否かをも検出することができる。

図１乃至図７を参照して、本発明の一実施の形態に係るマイクロコントローラの製造方法について説明する。尚、前述したように、マイクロコントローラのハードウェアの開発は半導体メーカ側で行われ、マイクロコントローラのソフトウェア（プログラム）の開発はユーザ側で行われる。すなわち、マイクロコントローラの開発は半導体メーカとユーザとの共同作業で行われる。また、ここで最終製品として製造すべきマイクロコントローラは、マスクＲＯＭに最終のプログラムを記憶させたもので、シングル・チップ半導体集積回路装置の一種である。

先ず、半導体メーカとユーザとの間で、製造すべきマイクロコントローラ（シングル・チップ半導体集積回路装置）の仕様検討を行う。ここで、製造すべき最終のマイクロコントローラは、ＣＰＵと、ＲＡＭと、マスクＲＯＭと、入出力制御ＬＳＩとを１チップに組み込んだものである。尚、ＣＰＵとＲＡＭとマスクＲＯＭと入出力制御ＬＳＩとは、内部バスを介して相互に接続される。内部バスは、アドレスバスとデータバスとを有する。

ここまでの工程は、上述した従来のマイクロコントローラの製造方法と同じである。

半導体メーカでは、図１に示されるような、マスクＲＯＭ版の製品設計を行い、ユーザではソフトエミュレータを使用したプログラムのデバッグを行う。

前述したように、従来のマイクロコントローラの製造方法においては、半導体メーカがＯＴＰ版の製品設計を行っていたが、本発明に係るマイクロコントローラの製造方法においては、半導体メーカは、直接、マスクＲＯＭ版の製品設計を行う。ここで設計されるべきマスクＲＯＭ版の製品（仮の半導体集積回路基板、仮のマイクロコントローラ基板）１０とは、仮のマスクＲＯＭ１１と、その他の集積回路１２とを１チップに組み込んだものである。その他の集積回路１２は、ＣＰＵと、ＲＡＭと、入出力制御ＬＳＩとを有する。但し、この仮のマスクＲＯＭ１１にはプログラムが記憶されていない。また、仮のマスクＲＯＭ１１上には、後述するように、プログラマブルＲＯＭの１つであるＯＴＰが積層されるので、仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０は、最終的に製造されるべき実際の半導体集積回路基板（後述する）とは、若干構成が異なる。換言すれば、マスクＲＯＭ上にＯＴＰを積層することを考慮に入れて、マスクＲＯＭ版の製品設計が行われる。仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０は、第１の半導体集積回路基板（第１のマイクロコントローラ）とも呼ばれ、仮のマスクＲＯＭ１１は第１のマスクＲＯＭとも呼ばれる。

とにかく、この工程においては、半導体メーカは、プログラムが記憶されていない第１のマスクＲＯＭ１１と、この第１のマスクＲＯＭ１１が金属配線で接続される予定の第１の内部バス１３とを有する第１の半導体集積回路基板（第１のマイクロコントローラ）１０を準備する。

次に、図２に示されるように、半導体メーカでは、第１のマスクＲＯＭ１１が第１の内部バス１３と電気的に切り離された状態で、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とは独立しているプログラマブルＲＯＭ１５を第１の内部バス１３に電気的に接続する。プログラマブルＲＯＭ１５は不揮発性メモリ装置の一種である。本例では、プログラマブルＲＯＭ１５として、ＯＴＰを使用しており、プログラマブルＲＯＭ（ＯＴＰ）１５は、マスクＲＯＭ１１の上に積層される（図３参照）。図示の例において、この接続工程では、プログラマブルＲＯＭ（ＯＴＰ）１５を、第１の内部バス１３から導出されたボンディングパッド（後述する）に、ワイヤボンディング技術により電気的に接続する。

尚、このワイヤボンディング技術により電気的に接続する方法には、種々の方法があるので、後で図面を参照して詳細に説明する。

引き続いて、半導体メーカでは、図３に示されるように、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とを、同一半導体パッケージ１７内に封止する。すなわち、この封止する工程では、プログラマブルＲＯＭ（ＯＴＰ）１５を、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層した状態で、同一半導体パッケージ１７内に封止する。これにより、仮の半導体集積回路装置（仮のマイクロコントローラ）２０が製造される。但し、この工程では、プログラマブルＲＯＭ（ＯＴＰ）１５にはプログラムは未だ記憶されておらず、プログラマブルＲＯＭ（ＯＴＰ）１５へのプログラムの記憶は、後述するように、ユーザ側で行われる。

半導体メーカでは、このようにして製造された仮のマイクロコントローラ２０をユーザに出荷する前に、仮のマイクロコントローラ２０の試験を行う。すなわち、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とを接続するワイヤがショート又は断線しているか否かを試験する。

しかしながら、この段階では、プログラマブルＲＯＭ（ＯＴＰ）１５にはプログラムが書き込まれていないので、そのプログラマブルＲＯＭ（ＯＴＰ）１５に記憶されたプログラム（データ）は、全て論理“１”レベルの状態となっている。その結果、たとえ第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とを接続するワイヤがショート又は断線していても、仮のマイクロコントローラ２０を不良品と判断することが困難となる。

そこで、本実施の形態では、後述するように、プログラマブルＲＯＭ（ＯＴＰ）１５内に、ワイヤのショート／断線を検出するためのテスト出力制御回路を搭載している。とにかく、このテスト出力制御回路を使用することによって、後述するように、ワイヤのショート／断線の不良を検出することが出来る。したがって、各仮のマイクロコントローラ２０が良品であるか不良品であるかを判断することができる。

半導体メーカでは、このようにして良品と判断された、同一構成の複数個の仮のマイクロコントローラ２０をユーザに提供（出荷）する。

この工程においてユーザに提供（出荷）される仮のマイクロコントローラ２０は、従来のマイクロコントローラの製造方法において、ユーザに提供（出荷）される仮のマイクロコントローラとは異なることに注意されたい。すなわち、上述したように、従来のマイクロコントローラの製造方法においてユーザに提供（出荷）される仮のマイクロコントローラは、ＣＰＵと、ＲＡＭと、ＯＴＰと、入出力制御ＬＳＩとから成る１つの半導体回路チップが半導体パッケージ内に封止されたものであるのに対して、本実施の形態においてユーザに提供（出荷）される仮のマイクロコントローラ２０は、ＣＰＵと、ＲＡＭと、マスクＲＯＭ１１と、入出力制御ＬＳＩとから成る第２の半導体回路チップ１０と、第２の半導体回路チップ１０上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５から成る第１の半導体回路チップとが同一半導体パッケージ１７内に封止されたものである。

さらに、ここでユーザに提供（出荷）される仮のマイクロコントローラ２０は、上述した特許文献２に開示されているマルチチップパッケージとは異なり、あくまで仮のもの（すなわち、半製品）であって、最終製品ではないことにも注意されたい。換言すれば、本発明では、最終のマイクロコントローラを製造するために、一時的に、特許文献２に開示されているような、マルチチップパッケージ（仮のマイクロコントローラ）を使用する（但し、生産数量が少ない場合など、ユーザの要求によっては、仮のマイクロコントローラを最終製品とする場合もある。）。

ユーザでは、図４に示されるように、半導体メーカから提供（出荷）された複数の仮のマイクロコントローラ２０の中の１つに対して、ＥＰＲＯＭプログラマ（ライタ）２２を使用して、仮のプログラム（すなわち、ソフトエミュレータを使用してデバッグされたプログラム）をプログラマブルＲＯＭ（ＯＴＰ）１５に記憶する。詳述すると、ＥＰＲＯＭプログラマ（ライタ）２２にアドレス、データ他の信号線２４を介して接続されたＩＣソケット２６に、１個の仮のマイクロコントローラ２０を差し込んで、ＥＰＲＯＭプログラマ（ライタ）２２から信号線２４及びＩＣソケット２６を介して仮のプログラムを転送することにより、仮のプログラムをプログラマブルＲＯＭ（ＯＴＰ）１５に記憶する。

次に、ユーザでは、図５に示されるように、上記仮のプログラムを記憶した仮のマイクロコントローラ２０を機器（ターゲットボード）に搭載して、この仮のプログラムの検査を行う。すなわち、仮のプログラムを記憶した仮のマイクロコントローラ２０をターゲットボードである評価用基板２８に搭載し、この評価用基板２８にアドレス、データ等の信号線３０を介して接続されたインサーキットエミュレータ３２を使用して、その評価用基板２８の機能動作検証を行う。

ここで、上述したように、ＯＴＰ１５は、一度だけしか情報を書き込むことができない。従って、上記検査により仮のプログラムに修正箇所（誤り）が見つかった場合には、ユーザは、別の仮のマイクロコントローラ２０のＯＴＰ１５に、修正した仮のプログラムを記憶して（図４）、この修正した仮のプログラムの再検査、再修正を行う（図５）。すなわち、仮のプログラムの検査（再検査）、修正（再修正）を繰り返し行う。この仮のプログラムの検査（再検査）、修正（再修正）動作を繰り返して、ユーザ側において最終的なプログラムが決定される。

従来のマイクロコントローラの製造方法においては、ＯＴＰ版の製品設計を行い、仮のマイクロコントローラを提供（出荷）した後、半導体メーカでは、引き続いて、マスクＲＯＭ版の製品設計を行っていた。これに対して、本発明に係るマイクロコントローラの製造方法では、ＯＴＰ版の製品設計を行うことなく、直接、マスクＲＯＭ版の製品設計を行っている。したがって、本発明では、この段階において、改めてマスクＲＯＭ版の製品設計を行う必要がない。換言すれば、この段階では、マスクＲＯＭ版の製品設計は既に終了しており、実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００の設計は既に完成している。但し、ここで設計済みの実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、図１に図示した仮の半導体集積回路基板（仮のマイクロコントローラ基板）１０とは異なり、実際のマスクＲＯＭ１１０上にＯＴＰ１５を積層する必要がない。

設計済みの実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、実際のマスクＲＯＭ１１０と、その他の集積回路１２０とを１チップに組み込んだものである（図７参照）。その他の集積回路１２０は、ＣＰＵと、ＲＡＭと、入出力制御ＬＳＩとを有する。但し、この段階では、設計済みの実際の半導体集積回路基板（マイクロコントローラ基板）１００の実際のマスクＲＯＭ１１０には、未だ最終的なプログラムが記憶されておらず、実際の内部バス１３０とも接続されていない。実際の半導体集積回路基板（実際のマイクロコントローラ基板）１００は、第２の半導体集積回路基板（第２のマイクロコントローラ基板）とも呼ばれ、実際のマスクＲＯＭ１１０は第２のマスクＲＯＭとも呼ばれ、実際の内部バス１３０は第２の内部バスとも呼ばれる。

ユーザは、上記決定した最終的なプログラムを半導体メーカへ発注（提供）する。

半導体メーカでは、図６に示されるように、この最終的なプログラムを、イオン打ち込み技術を用いて、第２の半導体集積回路基板（第２のマイクロコントローラ基板）１００の第２のマスクＲＯＭ１３０に記憶する。

図６にマスクＲＯＭ１３０のメモリセル４０の構造を示す。図示のメモリセル４０は、Ｎチャンネル型ＭＯＳトランジスタで構成されている。詳述すると、メモリセル４０は、Ｐ型基板４１の中に２つのＮ＋領域４２、４３が拡散されている。一方のＮ＋領域４２がソースとして働き、他方のＮ＋領域４３がドレインとして働く。Ｐ型基板４１の表面の、ドレイン４３とソース４２との間の領域が絶縁酸化膜４４で被われ、さらにその上に金属電極４５が付着される。この金属電極４５がゲートとして働く。ゲート４５直下に高濃度不純物領域４６が形成されている。半導体製造技術工程において、イオン打ち込み技術を用い、ゲート４５直下の高濃度不純物領域を制御して、メモリセル４０のオン／オフを行っている。

そして、半導体メーカでは、図７に示されるように、最終的なプログラムが記憶された第２のマスクＲＯＭ１１０と第２の内部バス１３０とを金属配線によって電気的に接続して、最終製品としての第２のマイクロコントローラ２００が製造される。第２のマイクロコントローラ２００は、第２の半導体集積回路装置とも呼ばれる。このようにして製造された第２のマイクロコントローラ２００は、半導体パッケージ（図３参照）に封止されて、量産される。量産された最終の第２のマイクロコントローラ２００はユーザに提供（出荷）される。

ユーザでは、提供された最終の第２のマイクロコントローラ２００を機器（電子装置）に搭載して、その機器（電子装置）を量産する。

上述したように、本発明の実施の形態に係るマイクロコントローラ２００の製造方法では、半導体メーカでは、１種類の製品設計のみを行うので、最終製品としてのマイクロコントローラ２００を短時間（例えば、約半年）で開発することが可能となる。

次に、図８及び図９を参照して、図２に示した接続工程において、第１のマスクＲＯＭ１１を第１の内部バス１３から電気的に切り離す、第１の切断方法について説明する。

図８は、図３に示した仮の半導体集積回路装置（仮のマイクロコントローラ）２０をより詳細に示した断面図である。第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０は、リードフレーム（ダイパッド）５１上にダイスボンド材５２を介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５は、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０のマスクＲＯＭ１１上にダイスボンド材５３を介在して接着固定（積層）されている。第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層された状態で、同一半導体パッケージ１７内に封止されている。半導体パッケージ１７からは複数本のリード５５が配置されている。

ここで、リードフレーム５１は配線基板とも呼ばれ、リード５５は外部導出配線や外部導出リードとも呼ばれる。とにかく、配線基板５１は、複数本の外部導出配線（外部導出リード）５５を有する。

図９を参照すると、第１の内部バス１３は、内部アドレスバス１３２と、内部データバス１３４とを有する。第１のマスクＲＯＭ１１と第１の内部バス１３とは、Ａｌマスタスライス５７によって電気的に切り離されている。

内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１は、一纏めにしてバス接続端子とも呼ばれる。

一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２と、電源用ボンディングパッド１５−３とを有する。アドレス用ボンディングパッド１５−１、データ用ボンディングパッド１５−２、および電源用ボンディングパッド１５−３は、一纏めにしてＲＯＭ接続端子とも呼ばれる。

複数本のリード５５の内の１つは、電源用ボンディングバッド５５−１である。プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続され、電源用ボンディングパッド１５−３は電源用ボンディングパッド５５−１にボンディングワイヤ６３によって電気的に接続されている。

図９に図示した第１の切断方法では、第１のマスクＲＯＭ１１と第１の内部バス１３との間の電気的な切り離しを、Ａｌマスタスライス５７によって物理的に行っている。換言すれば、第１の切断方法では、配線層を使用し、第１のマスクＲＯＭ１１の使用／未使用を配線層のパターン変更により切り替えている。

図１０を参照して、第１のマスクＲＯＭ１１を第１の内部バス１３から電気的に切り離す、第２の切断方法について説明する。第１のマスクＲＯＭ１１と第１の内部バス１３とは、複数の第１のスイッチＳＷ１を介して接続されている。尚、図１０に示す例では、第１のマスクＲＯＭ１１と電源線１８とは、第２のスイッチＳＷ２を介して接続され、第１のマスクＲＯＭ１１と複数の制御信号線１９とは、複数の第３のスイッチＳＷ３を介して接続されている。図示のスイッチＳＷ１、ＳＷ２、およびＳＷ３の各々は、ＭＯＳスイッチで構成されている。

制御信号線１９から第１のマスクＲＯＭ１１へ供給されるべき制御信号は、第１のマスクＲＯＭ１１の読出し動作を制御するための信号や、クロック信号などである。尚、マスクＲＯＭ１１が複数のバンクから構成されている場合には、上記制御信号は、複数のバンクのうちの１つを選択するための信号を含む。

これらＭＯＳスイッチＳＷ１、ＳＷ２、およびＳＷ３のオン／オフを、図示しない制御回路から供給される選択信号により制御することにより、第１のマスクＲＯＭ１１の使用／未使用を切り替えることができる。すなわち、図１０に示した第２の切断方法では、第１のマスクＲＯＭ１１と第１の内部バス１３との間の電気的な切り離しを、ＭＯＳスイッチＳＷ１を使用して電気的に行っている。

尚、図１０に示した例では、電源線１８および制御信号線１９と第１のマスクＲＯＭ１１との間の電気的な接続／切断を、第２および第３のスイッチＳＷ２、ＳＷ３を使用して制御しているが、これら第２および第３のスイッチＳＷ２、ＳＷ３は無くても良い。

次に、図１１を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第１の電気的接続方法について説明する。図１１は、本発明の第１の電気的接続方法を説明するために、第１の半導体集積回路装置（仮のマイクロコントローラ）２０を、半導体パッケージ１７を除去した状態で示す模式的平面図である。

第１の半導体集積回路装置２０は、第１の半導体集積回路基板１０と、この第１の半導体集積回路基板１０上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０はベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。

第１の半導体集積回路基板１０は、マスクＲＯＭ１１（図１参照）が形成される領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。

第１の半導体集積回路基板１０は、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。

内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１は、前述したように、一纏めにして、バス接続端子とも呼ばれる。

一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、前述したように、一纏めにして、ＲＯＭ接続端子とも呼ばれる。

プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。すなわち、バス接続端子（１３２−１，１３４−１）とＲＯＭ接続端子（１５−１，１５−２）とは、ボンディングワイヤ（６１，６２）を使用してワイヤボンディングされている。

尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０とプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。

ベースチップ１０は、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。ベース用ボンディングパッド１０−１は、基板接続端子とも呼ばれる。複数のベース用ボンディングパッド（基板接続端子）１０−１は、リードフレーム（配線基板）５１の複数のリード（外部導出配線、外部導出リード）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。

このように、サブチップ１５のＲＯＭ接続端子１５−１、１５−２より、ベースチップ１０内のバス配線（第１の内部バス）１３に、直接、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０のＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０のパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０と第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。

次に、図１２を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第２の電気的接続方法について説明する。図１２は、本発明の第２の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ａを、半導体パッケージ１７を除去した状態で示す模式的平面図である。

図１２に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ａは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。

第１の半導体集積回路装置２０Ａは、第１の半導体集積回路基板１０Ａと、この第１の半導体集積回路基板１０Ａ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ａはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。

第１の半導体集積回路基板１０Ａは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０Ａ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。

第１の半導体集積回路基板１０Ａは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。

第１の半導体集積回路基板１０Ａの外周に、内部アドレス用ボンディングパッド１３２−１が形成された内部アドレス用パッド領域１４１と、内部データ用ボンディングパッド１３４−１が形成された内部データ用パッド領域１４２が追加されている。

これら内部アドレス用パッド領域１４１と内部データ用パッド領域１４２とは、サブチップ１５を第１の半導体集積回路基板１０Ａ上に積層するときのみ追加され、図７に示されるように、ベースチップ１００のみを使用する時は切り離される。

一方、プログラマブルＲＯＭ（ＯＴＰ）１５はアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、入出力端子と呼ばれる。

プログラマブルＲＯＭ（ＯＴＰ）１５のアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。

尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ａと、内部アドレス用パッド領域１４１と、内部データ用パッド領域１４２と、プログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ａ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。

ベースチップ１０Ａは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。

このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０のＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ａのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２０Ａのパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ａと第２の半導体集積回路装置２００ともに信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、内部アドレスパッド用領域１４１及び内部データ用パッド領域１４２は削除されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。

次に、図１３を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第３の電気的接続方法について説明する。図１３は、本発明の第３の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｂを、半導体パッケージ１７を除去した状態で示す模式的平面図である。

図１３に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｂは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。

第１の半導体集積回路装置２０Ｂは、第１の半導体集積回路基板１０Ａと、この第１の半導体集積回路基板１０Ａ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ａはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。

第１の半導体集積回路基板１０Ｂは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）１１Ａを有する。第１の半導体集積回路基板１０Ｂ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。

第１の半導体集積回路基板１０Ｂは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。

第１の半導体集積回路基板１０ＢのマスクＲＯＭ領域１１Ａに、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成されている。

尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＢとプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｂ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。

ベースチップ１０Ｂは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。

このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０Ｂ内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＢのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｂのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｂと第２の半導体集積回路装置２００ともに信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは削除され、マスクＲＯＭ領域１１Ａは本来のマスクＲＯＭ１１０として使用されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。

次に、図１４および図１５を参照して、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第４の電気的接続方法について説明する。図１４は、本発明の第４の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｃを、半導体パッケージ１７を除去した状態で示す模式的平面図である。

図１４に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｃは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が、後述するように相違している点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。

図１５は、第１の内部バス１３と内部アドレス用ボンディングパッド１３２−１および内部データ用ボンディングパッド１３４−１の配置関係を示す平面図である。

第１の半導体集積回路装置２０Ｃは、第１の半導体集積回路基板１０Ｃと、この第１の半導体集積回路基板１０Ｃ上に積層されたプログラマブルＲＯＭ（ＯＴＰ）１５とを有する。第１の半導体集積回路基板１０Ｃはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５はサブチップとも呼ばれる。

第１の半導体集積回路基板１０Ｃは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）を有し、第１の半導体集積回路基板１０Ｃ上にプログラマブルＲＯＭ（ＯＴＰ）１５が積層されている。

第１の半導体集積回路基板１０Ｃは、第１の内部バス１３を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。

図１５に示されるように、第１の内部バス１３上に、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成されている。後で詳述するように、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは、第１の内部バス１３上に形成されたパッド専用配線層に形成される。

尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＣとプログラマブルＲＯＭ（ＯＴＰ）１５とは、プログラマブルＲＯＭ（ＯＴＰ）１５が第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｃ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（端子）５５が配置されている。リード５５はパッケージピンとも呼ばれる。

ベースチップ１０Ｃは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、半導体パッケージ１７の複数のリード（端子）５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続される。

このように、サブチップ１５の入出力端子１５−１、１５−２より、ベースチップ１０Ｃ内のバス配線（第１の内部バス）１３に、ワイヤボンディングを実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＣのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｃのパッケージピン５５の配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｃと第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、上記パッド専用配線層は削除されるので、ベースチップ１００単体使用時のチップ製造時の工程の増加を抑えることが出来る。

図１６及び図１７を参照して、第１の内部バス１３上に形成されたパッド専用配線層７０について詳細に説明する。図１６は図１５の一部を拡大して示す部分拡大平面図であり、図１７は図１６の線ＸＶII−ＸＶIIについての断面図である。

パッド専用配線層７０は、第１の内部バス１３を覆うメタル層間膜７１を有する。このメタル層間膜７１上に内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とが形成される。内部アドレス用ボンディングパッド１３２−１は、コンタクトホール７２を介して内部アドレスバス１３２の内部バス配線と電気的に接続され、内部データ用ボンディングパッド１３４−１は、コンタクトホール７３を介して内部データバス１３４の内部バス配線と電気的に接続される。メタル層間膜７１の上面は、内部アドレス用ボンディングパッド１３２−１及び内部データ用ボンディングパッド１３４−１を開口したパッシベーション膜７４で覆われている。

図１１乃至図１７を参照して説明した、上記第１乃至第４の電気的接続方法では、ワイヤボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続している。しかしながら、後述する実施の形態で説明するように、フェイスダウンボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続しても良い。

図１８および図１９を参照して、フェイスダウンボンディング技術により、プログラマブルＲＯＭ（ＯＴＰ）１５を第１の内部バス１３に電気的に接続する、第５の電気的接続方法について説明する。図１８および図１９は、それぞれ、本発明の第５の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｄを、半導体パッケージ１７を除去した状態で示す模式的断面図および模式的平面図である。

図１８および図１９に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０Ｄは、内部アドレスバス１３２から導出される内部アドレス用ボンディングパッド１３２−１および内部データバス１３４から導出される内部データ用ボンディングパッド１３４−１の形成場所が後述するように相違しており、かつ、ボンディングワイヤの代わりにバンプを使用する点を除いて、図１１に示した第１の半導体集積回路装置（第１のマイクロコントローラ）２０と同様の構成を有する。図１１に示したものと同様の機能を有するものには同一の参照符号を付してある。

第１の半導体集積回路装置２０Ｄは、第１の半導体集積回路基板１０Ｄと、この第１の半導体集積回路基板１０Ｄ上に後述するように積層されたプログラマブルＲＯＭ（ＯＴＰ）１５Ａとを有する。第１の半導体集積回路基板１０Ｄはベースチップとも呼ばれ、プログラマブルＲＯＭ（ＯＴＰ）１５Ａはサブチップとも呼ばれる。

第１の半導体集積回路基板１０Ｄは、マスクＲＯＭ１１（図１参照）が形成されるべき領域（以下、「マスクＲＯＭ領域」と呼ぶ）１１Ａを有し、第１の半導体集積回路基板１０Ｄ上にプログラマブルＲＯＭ（ＯＴＰ）１５Ａが後述するように積層されている。

第１の半導体集積回路基板１０Ｄは、第１の内部バス１３（例えば、図１２参照）を更に有する。第１の内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。

図１８および図１９に示されるように、マスクＲＯＭ領域１１Ａ上に、複数の内部アドレス用ボンディングパッド１３２−１と、複数の内部データ用ボンディングパッド１３４−１とが形成されている。前述したように、内部アドレス用ボンディングパッド１３２−１と内部データ用ボンディングパッド１３４−１とは、一纏めにして、バス接続端子とも呼ばれる。

一方、プログラマブルＲＯＭ（ＯＴＰ）１５Ａは、複数のアドレス用バンプ１５Ａ−１と、複数のデータ用バンプ１５Ａ−２とを有する。アドレス用バンプ１５Ａ−１とデータ用バンプ１５Ａ−２とは、一纏めにして、ＲＯＭ接続端子とも呼ばれる。図１８および図１９に示されるように、複数のアドレス用バンプ１５Ａ−１は、複数の内部アドレス用ボンディングパッド１３２−１と対応した位置に形成され、複数のデータ用バンプ１５Ａ−２は、複数の内部データ用ボンディングパッド１３４−１と対応する位置に形成されている。換言すれば、複数の内部アドレス用ボンディングパッド（バス接続端子）１３２−１は、複数のアドレス用バンプ（ＲＯＭ接続端子）１５Ａ−１の配置のミラー反転配置で設けられ、複数の内部データ用ボンディングパッド（バス接続端子）１３４−１は、複数のデータ用バンプ（ＲＯＭ接続端子）１５Ａ−２の配置のミラー反転配置で設けられている。

プログラマブルＲＯＭ（ＯＴＰ）１５Ａの複数のアドレス用バンプ１５Ａ−１は対応する複数の内部アドレス用ボンディングパッド１３２−１にそれぞれ電気的に接続され、複数のデータ用バンプ１５Ａ−２は対応する複数の内部データ用ボンディングパッド１３４−１にそれぞれ電気的に接続される。これら電気的接続には、種々の方法を採用することが出来るが、ＡＣＦ（anisotropic conductive film）やＮＣＦ（non-conductive film）を介して接続することが好ましい。勿論、はんだバンプや導電性接着剤を用いても良い。

尚、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０ＤとプログラマブルＲＯＭ（ＯＴＰ）１５Ａとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ａが第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０Ｄ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。

それ以外の構成については、上述した実施の形態と同様なので、図示および説明を省略する。

このように、本実施の形態では、サブチップ１５ＡのＲＯＭ接続端子１５Ａ−１、１５Ａ−２より、ベースチップ１０Ｄ内のバス配線（第１の内部バス）１３に、フェイスダウンボンディング（ワイヤレスボンディング）を実施している。これにより、半導体パッケージ１７の端子数を抑えることができ、ベースチップ１０ＤのＩ／Ｏ領域の増加を抑えることができる。また、第１の半導体集積回路装置２０Ｄのパッケージピンの配置は、図７に示されるような、ベースチップ１００のみ使用する第２の半導体集積回路装置２００のパッケージピンの配置と互換性がある。その結果、第１の半導体集積回路装置２０Ｄと第２の半導体集積回路装置２００とは、共に信頼性に関して互換性がある。さらに、ベースチップ１００のみを使用する時、上記複数の内部アドレス用ボンディングパッド１３２−１と複数の内部データ用ボンディングパッド１３４−１とは削除されるので、ベースチップ１００単体使用時のチップ面積の増加を抑えることが出来る。

次に、プログラマブルＲＯＭ（ＯＴＰ）１５にデータを書き込むときの問題点について説明する。

図３に示されるように、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０上にプログラマブルＲＯＭ（ＯＴＰ）１５を積層搭載した場合、プログラマブルＲＯＭ（ＯＴＰ）１５へデータを書き込むには、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰに高い電圧（例えば、１２Ｖ）を印加する必要がある。

その理由について、図２０を参照して説明する。図２０は、プログラマブルＲＯＭ１５を構成するメモリセル８０の構造を示す断面図である。図示のメモリセル８０は、Ｎチャンネル型ＭＯＳトランジスタで構成されている。

詳述すると、メモリセル８０は、Ｐ型基板８１の中に２つのＮ領域８２、８３が拡散されている。一方のＮ領域８２がソースとして働き、他方のＮ領域８３がドレインとして働く。Ｐ型基板８１の表面の、ドレイン８３とソース８２との間の領域は酸化膜（図示せず）で被われ、さらにその上にフローティングゲート８５が付着される。フローティングゲート８５の上には、層間酸化膜を介してコントロールゲート８７が付着されている。

このような構造のメモリ８０に対して、データを電気的に書き込むとき、コントロールゲート８７に１２Ｖの高電圧を印加することで、フローティングゲート８５に電子を注入できるようにする。これにより、Ｎチャンネル型ＭＯＳトランジスタの閾値を変更することができる。その結果、メモリセル８０に“１”、“０”のデータを書き込むことができる。フローティングゲート８５上の電子は、周囲から絶縁されているので、電源を切っても消去されない。このようにして、メモリセル８０をプログラムＲＯＭ１５として用いることができる。

上述したように、プログラマブルＲＯＭ（ＯＴＰ）１５へデータを書き込むには、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰに高い電圧（例えば、１２Ｖ）を印加することが必要となる。

一方、図３に示す第１の半導体集積回路装置（第１のマイクロコントローラ）２０では、そのパッケージピン５５の数を削減するために、プログラマブルＲＯＭ（ＯＴＰ）１５の電源供給端子ＶＰＰと、第１の半導体集積回路基板（第１のマイクロコントローラ基板）１０の他の端子とを、第１の半導体集積回路装置（第１のマイクロコントローラ）２０の同一のパッケージピン（外部導出配線）５５にマルチプレクスさせることが行われる。

図２１は、そのようにパッケージピン（外部導出配線）５５をマルチプレクスさせた、従来の半導体集積回路装置（マイクロコントローラ）２０’を示す概略平面図である。

従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’は、リードフレーム（配線基板）５１上にダイスボンド材５２を介在して接着固定されている。従来のプログラマブルＲＯＭ（ＯＴＰ）１５’は、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のマスクＲＯＭ領域（図示せず）上にダイスボンド材５３を介在して接着固定（積層）されている。従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’と従来のプログラマブルＲＯＭ（ＯＴＰ）１５’とは、従来のプログラマブルＲＯＭ（ＯＴＰ）１５’が従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（外部導出配線）５５が配置される。

プログラマブルＲＯＭ（ＯＴＰ）１５’は、アドレス用ボンディングパッド１５−１（図９参照）と、データ用ボンディングパッド１５−２（図９参照）と、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）とを有する。複数のリード５５の内の１つは、電源用ボンディングバッド（電源供給端子）５５−１（ＶＰＰ）である。この電源用ボンディングバッド（電源供給端子）５５−１（ＶＰＰ）はリセット端子（ＲＥＳ＃）をも兼ねている。したがって、このボンディングパッド（外部導出リード）５５−１は、電源／リセット用ボンディングパッド（電源供給／リセット端子）ＶＰＰ／ＲＥＳ＃とも呼ばれる。

また、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’は、複数のベース用ボンディングパッド１０−１の１つとして、リセット端子ＲＥＳ＃を持つ。このリセット端子ＲＥＳ＃は、電源供給／リセット端子ＶＰＰ／ＲＥＳ＃にボンディングワイヤ６５を介して電気的に接続される。また、従来のプログラマブルＲＯＭ（ＯＴＰ）１５’の電源供給端子ＶＰＰは、電源供給／リセット端子ＶＰＰ／ＲＥＳ＃にボンディングワイヤ６３を介して電気的に接続される。

このような構成では、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’に１２Ｖの高電圧が印加されてしまう。その為、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’を、高電圧を入力可能な高耐圧プロセスで製造する必要がある。その結果、この適用される高耐圧プロセスの問題で、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のコストが高くなってしまう。

以下に説明する実施の形態においては、従来の半導体集積回路基板（従来のマイクロコントローラ基板）１０’のコストが高くなってしまう問題を解決している。

図２２乃至図２４を参照して、パッケージピン（外部導出配線、外部導出リード）５５をマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置（マイクロコントローラ）２０Ｅについて説明する。図２２は、半導体集積回路装置（マイクロコントローラ）２０Ｅの概略平面図である。図２３は、半導体集積回路装置（マイクロコントローラ）２０Ｅの平面配置のボンディング図である。図２４は、半導体集積回路装置（マイクロコントローラ）２０Ｅのブロック図である。半導体集積回路装置（マイクロコントローラ）２０Ｅはマルチチップモジュールとも呼ばれる。

最初に図２２を参照して、半導体集積回路装置（マイクロコントローラ）２０Ｅは、半導体集積回路基板（マイクロコントローラ基板）１０ＥとプログラマブルＲＯＭ（ＯＴＰ）１５Ｂとを有する。半導体集積回路基板（マイクロコントローラ基板）１０Ｅは、リードフレーム（ダイパッド）５１上にダイスボンド材５２を介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、半導体集積回路基板（従来のマイクロコントローラ基板）１０ＥのマスクＲＯＭ領域（図示せず）上にダイスボンド材５３を介在して接着固定（積層）されている。半導体集積回路基板（従来のマイクロコントローラ基板）１０ＥとプログラマブルＲＯＭ（ＯＴＰ）１５Ｂとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂが半導体集積回路基板（従来のマイクロコントローラ基板）１０Ｅ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（パッケージピン、外部導出配線、外部導出リード）５５が配置される。

尚、本実施の形態では、不揮発性メモリ装置としてＯＴＰ１５Ｂを使用した例について述べているが、不揮発性メモリ装置としてはＥＰＲＯＭやフラッシュメモリなどの他のプログラマブルＲＯＭを使用しても良い。

図２２に加えて図２３をも参照して、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、アドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２と、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）と、リセット出力端子１５−４（ＲＥＳ＃）とを有する。尚、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）は第１の端子とも呼ばれ、リセット出力端子１５−４（ＲＥＳ＃）は第２の端子とも呼ばれる。

複数のリード５５の内の１つは、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）である。電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）は、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）にボンディングワイヤ６３を介して電気的に接続される。電源／リセット用ボンディングパッド５５−１には、外部から１２Ｖの高電圧とリセット信号の低電圧とが選択的に印加される。本例では、１２Ｖの高電圧は第１の電圧とも呼ばれ、リセット信号の低電圧は第２の電圧とも呼ばれる。

半導体集積回路基板（従来のマイクロコントローラ基板）１０Ｂは、複数のベース用ボンディングパッド１０−１の１つとして、リセット入力端子ＲＥＳ＃を持つ。このリセット入力端子１０−１（ＲＥＳ＃）は、リセット出力端子１５−４（ＲＥＳ＃）にボンディングワイヤ６６を介して電気的に接続される。尚、リセット入力端子１０−１（ＲＥＳ＃）は第３の端子とも呼ばれる。

尚、図２３に示されるように、半導体集積回路基板１０Ｅは、内部バス１３を更に有する。内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部データバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。一方、前述したように、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂはアドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２とを有する。アドレス用ボンディングパッド１５−１とデータ用ボンディングパッド１５−２とは、一纏めにして、ＲＯＭ接続端子とも呼ばれる。

プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのアドレス用ボンディングパッド１５−１は内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続される。

図２４に示されるように、マルチチップモジュール２０Ｅは、その他の集積回路１２として、ＣＰＵ１２１と、ＲＡＭ１２２と、周辺回路（入出力制御ＬＳＩ）１２３とを有する。

図２２乃至図２４に示した半導体集積回路装置（マイクロコントローラ）２０Ｅでは、パッケージピン（外部接続端子）５５−１が電源供給端子ＶＰＰとリセット端子ＲＥＳ＃とをマルチプレクス（兼用）した電源／リセット用ボンディングパッド（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）である例を示しているが、これに限定されないのは勿論である。すなわち、パッケージピン（外部導出配線、外部導出リード）５５−１は、高電圧が印加される電源供給端子ＶＰＰと他の低電圧が印加される端子とをマルチプレクス（兼用）したボンディングパッドであって良い。

図２５に示されるように、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂは、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）に接続されたＥＰＲＯＭ本体１５１と、電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に接続された高耐圧入力バッファ１５２と、この高耐圧入力バッファ１５２とリセット出力端子１５−４（ＲＥＳ＃）との間に接続された電流増幅用バッファ１５３とを有する。後述するように、高耐圧入力バッファ１５２は、第１の電圧をこの第１の電圧よりも低い第２の電圧に変換する電圧変換回路として働く。

換言すれば、第１の端子１５−３（ＶＰＰ）から、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂの内部のＥＰＲＯＭ本体１５１に電源配線（ＥＲＲＰＭＶＰＰ電源）が延在している。この電源配線から特定の配線が分岐している。この特定の配線は、電圧変換回路として動作する高耐圧入力バッファ１５２を介して第２の端子１５−４（ＲＥＳ＃）に接続されている。

図２６（Ａ）は高耐圧入力バッファ１５２のブロック図を示し、図２６（Ｂ）は高耐圧入力バッファ１５２の等価回路を示す回路図である。図２６（Ｂ）に示されるように、高耐圧入力バッファ１５２は、第１のＣ−ＭＯＳインバータ１５２−１と第２のＣ−ＭＯＳインバータ１５２−２とを縦続接続した回路からなる。

第１のＣ−ＭＯＳインバータ１５２−１は、第１のｎチャネルＦＥＴ１５２−１Ｎと、第１のｐチャネルＦＥＴ１５２−１Ｐとから成る。第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのゲート同士は互いに接続され、電源用ボンディングパッド（電源供給端子）１５−３（ＶＰＰ）に接続されている、第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのドレイン同士は互いに接続されている。

一方、第２のＣ−ＭＯＳインバータ１５２−２は、第２のｎチャネルＦＥＴ１５２−２Ｎと、第２のｐチャネルＦＥＴ１５２−２Ｐとから成る。第２のｎチャネルＦＥＴ１５２−２Ｎと第２のｐチャネルＦＥＴ１５２−２Ｐのゲート同士は互いに接続され、第１のｎチャネルＦＥＴ１５２−１Ｎと第１のｐチャネルＦＥＴ１５２−１Ｐのドレインに接続されている、第２のｎチャネルＦＥＴ１５２−２Ｎと第２のｐチャネルＦＥＴ１５２−２Ｐのドレイン同士は互いに接続されて、電流増幅用バッファ１５３の入力端子に接続されている。

次に、図２２に加えて図２７（Ａ）および（Ｂ）をも参照して、図２５に図示したプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの動作について説明する。図２７（Ａ）は、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に１２Ｖの高電圧を印加したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのブロック図である。図２７（Ｂ）は、ＣＰＵ１２１（図２４参照）をリセットするために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に通常電圧（低電圧）のリセット信号を入力したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂのブロック図である。ここで、１２Ｖの高電圧は、第１の電圧とも呼ばれ、リセット信号の低電圧は第２の電圧とも呼ばれる。

最初に、図２２および図２７（Ａ）を参照して、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に１２Ｖの高電圧（第１の電圧）を印加したときの動作について説明する。この場合、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に印加された１２Ｖの高電圧（第１の電圧）は、ボンディングワイヤ６３を介してプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に供給される。これにより、１２Ｖの高電圧がＥＲＰＯＭ本体１５１に印加されるので、プログラマブルＲＯＭ（ＯＴＰ）１５Ｂにデータを書き込むことができる。

また、１２Ｖの高電圧（第１の電圧）は、高耐圧入力バッファ１５２にも印加される。高耐圧入力バッファ１５２は、１２Ｖの高電圧（第１の電圧）を低電圧（第２の電圧）に変換する。すなわち、高耐圧入力バッファ１５２は、第１の電圧を第２の電圧に変換する電圧変換回路として働く。この変換された低電圧（第２の電圧）は、電流増幅用バッファ１５３を介してリセット出力端子１５−４（ＲＥＳ＃）に供給される。このため、半導体集積回路基板（マイクロコントローラ基板）１０Ｅを、高電圧（第１の電圧）を入力可能な高耐圧プロセスで製造する必要がなくなるので、半導体集積回路基板（マイクロコントローラ基板）１０Ｅの原価を低減することが可能となる。

次に、図２２および図２７（Ｂ）を参照して、ＣＰＵ１２１（図２４参照）をリセットするために、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に低電圧（第２の電圧）のリセット信号を印加したときの動作について説明する。この場合、電源／リセット用ボンディングパッド５５−１（電源供給／リセット端子ＶＰＰ／ＲＥＳ＃）に印加された低電圧のリセット信号は、ボンディングワイヤ６３を介してプログラマブルＲＯＭ（ＯＴＰ）１５Ｂの電源用ボンディングパッド１５−３（電源供給端子ＶＰＰ）に供給される。

また、この低電圧（第２の電圧）のリセット信号は、高耐圧入力バッファ１５２にも印加される。高耐圧入力バッファ１５２は、低電圧（第２の電圧）のリセット信号をそのまま低電圧（第２の電圧）のリセット信号として出力する。この高耐圧入力バッファ１５２から出力された低電圧（第２の電圧）のリセット信号は、電流増幅用バッファ１５３を介してリセット出力端子１５−４（ＲＥＳ＃）に供給される。これにより、ＣＰＵ１２１（図２４参照）がリセットされる。

次に、図２８及び図２９を参照して、本発明の一実施の形態に係る試験方法が適用される半導体集積回路装置について説明する。図２８は、本発明の第１の実施の形態に係る半導体集積回路装置（マイクロコントローラ）２０Ｆを示す概略平面図である。図２９は、本発明の第２の実施の形態に係る半導体集積回路装置（マイクロコントローラ）２０Ｇを示す概略平面図である。

図２８に図示した半導体集積回路装置（マイクロコントローラ）２０Ｆは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃが半導体集積回路基板（マイクロコントローラ基板）１０Ｆ上に積層された、積層型半導体集積回路装置（マイクロコントローラ）である。これに対して、図２９に図示した半導体集積回路装置（マイクロコントローラ）２０Ｇは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃと半導体集積回路基板（マイクロコントローラ基板）１０Ｇとがリードフレーム（配線基板）５１Ａ上の同一平面上に搭載されている、平置型半導体集積回路装置（マイクロコントローラ）である。

先ず、図２８を参照して、半導体集積回路装置（マイクロコントローラ）２０Ｆについて説明する。半導体集積回路装置（マイクロコントローラ）２０Ｆは、半導体集積回路基板（マイクロコントローラ基板）１０ＦとプログラマブルＲＯＭ（ＯＴＰ）１５Ｃとを有する。ここで、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃは第１の半導体回路チップとも呼ばれ、半導体集積回路基板（マイクロコントローラ基板）１０Ｆは第２の半導体回路チップとも呼ばれる。

半導体集積回路基板（マイクロコントローラ基板）１０Ｆは、リードフレーム（ダイパッド）５１上にダイスボンド材５２を介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５Ｃは、半導体集積回路基板（マイクロコントローラ基板）１０ＦのマスクＲＯＭ（図示せず）上にダイスボンド材５３を介在して接着固定（積層）されている。半導体集積回路基板（マイクロコントローラ基板）１０ＦとプログラマブルＲＯＭ（ＯＴＰ）１５Ｃとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃが半導体集積回路基板（マイクロコントローラ基板）１０Ｆ上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。半導体パッケージ１７からは複数のリード（パッケージピン、外部導出配線、外部導出リード）５５が配置される。

尚、本実施の形態では、不揮発性メモリ装置としてＯＴＰ１５Ｃを使用した例について述べているが、不揮発性メモリ装置としてはＥＰＲＯＭやフラッシュメモリなどの他のプログラマブルＲＯＭを使用しても良い。

プログラマブルＲＯＭ（ＯＴＰ）１５Ｃは、アドレス用ボンディングパッド１５−１と、データ用ボンディングパッド１５−２と、リセット出力端子（ＲＥＳ＃）１５−４とを有する。尚、図２８では図示はしていなが、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃは、制御用ボンディングパッドや電源用ボンディングパッドをも有する。また、図２８では、１個ずつしか図示していないが、アドレス用ボンディングパッド１５−１、データ用ボンディングパッド１５−２、および制御用ボンディングパッドの各々は、実際には複数存在することに注意されたい。

図２８には図示されていないが、図９に示されるように、半導体集積回路基板（マイクロコントローラ基板）１０Ｆは、内部バス１３を有する。内部バス１３は、内部アドレスバス１３２と内部データバス１３４とを有する。内部アドレスバス１３２からは内部アドレス用ボンディングパッド１３２−１が導出され、内部アドレスバス１３４からは内部データ用ボンディングパッド１３４−１が導出されている。

アドレス用ボンディングパッド１５−１は、内部アドレス用ボンディングパッド１３２−１にボンディングワイヤ６１によって電気的に接続され、データ用ボンディングパッド１５−２は、内部データ用ボンディングパッド１３４−１にボンディングワイヤ６２によって電気的に接続されている。尚、図示はしないが、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃの制御用ボンディングパッドは、半導体集積回路基板（マイクロコントローラ基板）１０Ｆの内部制御用ボンディングパッドにボンディングワイヤによって電気的に接続されている。

ここで、アドレス用ボンディングパッド１５−１、データ用ボンディングパッド１５−２、および制御用ボンディングパッドは、複数の第１の接続端子と総称される。また、内部アドレス用ボンディングパッド１３２−１、内部データ用ボンディングパッド１３４−１、および内部制御用ボンディングパッドは、複数の第２の接続端子と総称される。

半導体集積回路基板（マイクロコントローラ基板）１０Ｆは、その周辺部に複数のベース用ボンディングパッド１０−１を持つ。複数のベース用ボンディングパッド１０−１は、複数のリード５５に、それぞれ、複数のボンディングワイヤ６５によって電気的に接続されている。

次に図２９を参照して、半導体集積回路装置（マイクロコントローラ）２０Ｆについて説明する。図２８と同様の機能を有するものには同一の参照符号を付し、説明の簡略化のために、以下では異なる点についてのみ説明する。

半導体集積回路基板（マイクロコントローラ基板）１０Ｇは、リードフレーム（ダイパッド）５１Ａ上にダイスボンド材５２Ａを介在して接着固定されている。プログラマブルＲＯＭ（ＯＴＰ）１５Ｃも、リードフレーム（ダイパッド）５１Ａ上にダイスボンド材５３を介在して接着固定（積層）されている。半導体集積回路基板（マイクロコントローラ基板）１０ＧとプログラマブルＲＯＭ（ＯＴＰ）１５Ｃとは、プログラマブルＲＯＭ（ＯＴＰ）１５Ｃが半導体集積回路基板（マイクロコントローラ基板）１０Ｇとがリードフレーム（配線基板）５１Ａ上の同一平面上に積層された状態で、同一半導体パッケージ１７（図８参照）内に封止される。

以下では、図２８に図示した積層型半導体集積回路装置（マイクロコントローラ）２０Ｆに、本発明に係る試験方法を実現するための回路を適用した場合について説明するが、図２９に図示した平置型半導体集積回路装置（マイクロコントローラ）２０Ｇにも同様に適用できることに注意されたい。

図３０は、本発明に係る試験方法を実現するための回路の一例を示す、積層型半導体集積回路装置（マイクロコントローラ）２０Ｆの回路ブロック図である。

第１の半導体回路チップであるプログラマブルＲＯＭ（ＯＴＰ）１５Ｃは、ＥＰＲＯＭ本体（第１のチップ本体）１５１と、テスト出力制御回路１５４とを有する。

テスト出力制御回路１５４は、ＥＰＲＯＭ本体（第１のチップ本体）１５１と複数の第１の接続端子１５−１、１５−２との間に設けられている。テスト出力制御回路１５４は、後述するテストモード制御信号ＴＥＳＴに応答して、隣接する第１の接続端子１５−１、１５−２での論理レベルが交互に反転する予め定められたデータを複数の第１の接続端子１５−１、１５−２へ出力する回路である。

一方、第２の半導体回路チップである半導体集積回路基板（マイクロコントローラ基板）１０Ｇは、複数の第２の接続端子１３２−１、１３４−１に接続された期待値判定回路１４を有する。この期待値判定回路１４は、複数の第２の接続端子１３２−１、１３４−１から入力された信号の期待値を判定して、テスト判定結果を出力する回路である。

第２の半導体回路チップである半導体集積回路基板（マイクロコントローラ基板）１０Ｇは、複数のベース用ボンディングパッド１０−１の１つとして、上記テストモード信号を出力するためのテスト出力端子ＴＥＳＴを持つ。また、第２の半導体回路チップである半導体集積回路基板（マイクロコントローラ基板）１０Ｇは、複数のベース用ボンディングパッド１０−１の他の１つとして、上記テスト判定結果を出力するためのテスト結果出力端子ＴＥＳＴＯを持つ。このテスト結果出力端子ＴＥＳＴＯは、ボンディングワイヤ（図示せず）を介して、複数のリード５５の１つに電気的に接続される。

一方、第１の半導体回路チップであるプログラマブルＲＯＭ（ＯＴＰ）１５Ｃは、上記テストモード制御信号ＴＥＳＴを入力するためのテストモード入力端子（ＴＥＳＴ）１５−５を持つ。このテストモード入力端子（ＴＥＳＴ）１５−５から入力されたテストモード制御信号ＴＥＳＴは、テスト出力制御回路１５４へ供給される。また、テストモード入力端子（ＴＥＳＴ）１５−５は、テストモード出力端子（ＴＥＳＴ）１０−１にボンディングワイヤ６７を介して電気的に接続される。

次に、図３１を参照して、テスト出力制御回路１５４について説明する。テスト出力制御回路１５４は、テストモード制御信号ＴＥＳＴに応答して、テスト時に強制的に論理“Ｌ”レベルの信号を出力する論理Ｌレベル出力回路９０Ｌと、テストモード制御信号ＴＥＳＴに応答して、テスト時に強制的に論理“Ｈ”レベルの信号を出力する論理Ｈレベル出力回路９０Ｈとが、複数の第１の接続端子に対応して交互に配置された回路から構成される。図３１において、（Ａ）は論理Ｌレベル出力回路９０Ｌを示し、（Ｂ）は論理Ｈレベル出力回路９０Ｈを示す。

最初に図３１（Ａ）を参照して、論理Ｌレベル出力回路９０Ｌの構成および動作について説明する。

論理Ｌレベル出力回路９０Ｌは、論理Ｌレベル用入力回路９１Ｌと、論理レベル設定回路９２と、第１の駆動用インバータ９３と、第２の駆動用インバータ９４と、ｐチャネル電界効果トランジスタ（ＦＥＴ）９５と、ｎチャネル電界効果トランジスタ（ＦＥＴ）９６とから構成されている。ｐチャネルＦＥＴ９５とｎチャネルＦＥＴ９６とによって相補形ＭＯＳインバータが構成されている。

論理Ｌレベル用入力部９１Ｌには、テストモード制御信号ＴＥＳＴと、読出しイネーブル信号ＯＵＴＥと、データ信号ＤＡＴＡとが供給される。テストモード制御信号ＴＥＳＴは、テストモード時に論理“Ｈ”レベルになり、通常モード時に論理“Ｌ”レベルとなる。読出しイネーブル信号ＯＵＴＥとデータ信号ＤＡＴＡとは通常時に使用される信号である。読出しイネーブル信号ＯＵＴＥは、読出し時に論理“Ｈ”レベルとなり、動作しないときに論理“Ｌ”レベルとなる。データ信号ＤＡＴＡは、ＥＰＲＯＭ本体１５１（図３０）からのデータ値を示す信号である。

論理Ｌレベル用入力部９１Ｌは、ＮＯＲゲート９１１と、インバータゲート９１２と、ＮＡＮＤゲート９１３と、インバータゲート９１４とから構成されている。

ＮＯＲゲート９１１には、テストモード制御信号ＴＥＳＴと読出しイネーブル信号ＯＵＴＥとが供給される。ＮＯＲゲート９１１は、テストモード制御信号ＴＥＳＴと読出しイネーブル信号ＯＵＴＥとのＮＯＲをとって、ＮＯＲ結果信号を出力する。このＮＯＲ結果信号はインバータゲート９１２に供給される。インバータゲート９１２は、ＮＯＲ結果信号の反転して、反転結果信号を出力する。ＮＯＲゲート９１１とインバータゲート９１２との組み合わせは、論理和（ＯＲ）ゲートとして働く。したがって、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、インバータゲート９１２は、反転結果信号として論理“Ｈ”レベルの信号を出力する。

テストモード制御信号ＴＥＳＴは、インバータゲート９１４で反転された後、その反転信号はＮＡＮＤゲート９１３の一方の入力端子に供給されている。ＮＡＮＤゲート９１３の他方の入力端子には、データ信号ＤＡＴＡが供給されている。ＮＡＮＤゲート９１３は、テストモード制御信号ＴＥＳＴを反転した信号とデータ信号ＤＡＴＡとのＮＡＮＤをとって、ＮＡＮＤ結果信号を出力する。したがって、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＮＡＮＤゲート９１３は、ＮＡＮＤ結果信号として論理“Ｈ”レベルの信号を出力する。

論理レベル設定回路９２は、論理Ｌレベル用入力回路９１Ｌの出力端子に接続されている。詳述すると、論理レベル設定回路９２は、２つのインバータゲート９２１、９２２と、ＮＯＲゲート９２３と、ＮＡＮＤゲート９２４とから構成されている。

インバータゲート９２１の入力端子は、論理Ｌレベル用入力回路９１Ｌのインバータゲート９１２の出力端子に接続されている。したがって、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、インバータゲート９１２は論理“Ｈ”レベルの信号を出力するので、インバータゲート９２１は論理“Ｌ”レベルの信号を出力する。インバータゲート９２１の出力端子はＮＯＲゲート９２３の一方の入力端子に接続されている。ＮＯＲゲート９２３の他方の入力端子は、論理Ｌレベル用入力回路９１ＬのＮＡＮＤゲート９１３の出力端子に接続されている。テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＮＡＮＤゲート９１３は論理“Ｈ”レベルの信号を出力するので、ＮＯＲゲート９２３は論理“Ｌ”レベルの信号を出力する。

インバータゲート９２２の入力端子はインバータゲート９２１の出力端子に接続されている。したがって、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、インバータゲート９２１は論理“Ｌ”レベルの信号を出力するので、インバータゲート９２２は論理“Ｈ”レベルの信号を出力する。このインバータ９２２の出力端子はＮＡＮＤゲート９２４の一方の入力端子に接続されている。ＮＡＮＤゲート９２４の他方の入力端子は、論理Ｌレベル用入力回路９１ＬのＮＡＮＤゲート９１３の出力端子に接続されている。テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＮＡＮＤゲート９１３は論理“Ｈ”レベルの信号を出力ので、ＮＡＮＤゲート９２４は論理“Ｌ”レベルの信号を出力する。

第１及び第２の駆動用インバータ９３および９４の入力端子は、論理レベル設定回路９２の出力端子に接続されている。詳述すると、第１の駆動用インバータ９３の入力端子は、論理レベル設定回路９２のＮＯＲゲート９２３の入力端子に接続され、第２の駆動用インバータ９４の入力端子は論理レベル設定回路９２のＮＡＮＤゲート９２４の出力端子に接続されている。上述したように、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＮＯＲゲート９２３およびＮＡＮＤゲート９２４の両方とも論理“Ｌ”レベルの信号を出力するので、第１及び第２の駆動用ゲート９３および９４の両方は、論理“Ｈ”レベルの信号を出力する。

前述したように、ｐチャネルＦＥＴ９５とｎチャネルＦＥＴ９６とによって相補形ＭＯＳインバータが構成されている。すなわち、ｐチャネルＦＥＴ９５のドレインとｎチャネルＦＥＴ９６のドレインが共通に接続されて、第１の接続端子１５−１又は１５−２に接続されている。ｐチャネルＦＥＴ９５のソースには電源端子に接続され、ｎチャネルＦＥＴ９６のソースは接地端子に接続されている。ｐチャネルＦＥＴ９５のゲートは第１の駆動用インバータ９３の出力端子に接続され、ｎチャネルＦＥＴ９６のゲートは第２の駆動用インバータ９４の出力端子に接続される。

上述したように、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、第１及び第２の駆動用ゲート９３および９４の両方は、論理“Ｈ”レベルの信号を出力する。したがって、ｐチャネルＦＥＴ９５のゲートとｎチャネルＦＥＴ９６のゲートには論理“Ｈ”レベルの信号が供給されるので、相補形ＭＯＳインバータ（９５，９６）は論理“Ｌ”レベルの信号を第１の接続端子１５−１又は１５−２に出力する。

以上のことから、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき（テストモード時）、論理Ｌレベル出力回路９０Ｌは、第１の接続端子１５−１又は１５−２に強制的に論理“Ｌ”レベルの信号を出力することが分かる。

尚、通常モード時ではテストモード制御信号ＴＥＳＴが論理“Ｌ”レベルである。この場合、論理Ｌレベル用入力回路９１Ｌのインバータゲート９１２は、読出しイネーブル信号ＯＵＴＥをそのまま出力する。一方、論理Ｌレベル用入力回路９１ＬのＮＡＮＤゲート９１３は、データ信号ＤＡＴＡを反転した信号を出力する。また、読出し時、読出しイネーブル信号ＯＵＴＥは論理“Ｈ”レベルなので、論理Ｌレベル用入力回路９１Ｌのインバータゲート９１２は、論理“Ｈ”レベルの信号を出力する。したがって、論理レベル設定回路９２のＮＯＲゲート９２３は、データ信号ＤＡＴＡと同じ論理レベルの信号を出力し、論理レベル設定回路９２のＮＡＮＤゲート９２４もデータ信号ＤＡＴＡと同じ論理レベルの信号を出力する。その結果、第１の接続端子１５−１又は１５−２には、データ信号ＤＡＴＡがそのまま出力される。

一方、動作しないとき、読出しイネーブル信号ＯＵＴＥは論理“Ｌ”レベルなので、論理Ｌレベル用入力回路９１Ｌのインバータゲート９１２は、論理“Ｌ”レベルの信号を出力する。したがって、論理レベル設定回路９２のＮＯＲゲート９２３は、論理“Ｌ”レベルの信号を出力し、論理レベル設定回路９２のＮＡＮＤゲート９２４は論理“Ｈ”レベルの信号を出力する。その結果、第１の駆動用インバータ９３はｐチャネルＦＥＴ９５のゲートに論理“Ｈ“レベルの信号を供給し、第２の駆動用インバータ９４はｎチャネルＦＥＴ９６のゲートに論理“Ｌ”レベルの信号を供給するので、相補形ＭＯＳインバータは動作しない。

次に、図３１（Ｂ）を参照して、論理Ｈレベル出力回路９０Ｈの構成および動作について説明する。

論理Ｈレベル出力回路９０Ｈは、論理Ｌレベル用入力回路９１Ｌの代わりに論理Ｈレベル用入力回路９１Ｈを備えている点を除いて、図３１（Ａ）に示した論理Ｌレベル出力回路９０Ｌと同様の構成を有する。すなわち、論理Ｈレベル出力回路９０Ｈは、論理Ｈレベル用入力回路９１Ｈと、論理レベル設定回路９２と、第１の駆動用インバータ９３と、第２の駆動用インバータ９４と、ｐチャネルＦＥＴ９５と、ｎチャネルＦＥＴ９６とから構成されている。ｐチャネルＦＥＴ９５とｎチャネルＦＥＴ９６とによって相補形ＭＯＳインバータが構成されている。したがって、図３１（Ａ）に示したものと同様の構成要素には同一の参照符号を付し、説明の簡略化のために、以下では異なる点のみについて説明する。

論理Ｈレベル用入力回路９１Ｈは、ＮＯＲゲート９１１と、インバータゲート９１２と、ＮＯＲゲート９１５とから構成される。すなわち、論理Ｈレベル用入力回路９１Ｈは、論理Ｌレベル用入力回路９１Ｌ中のＮＡＮＤゲート９１３およびインバータゲート９１４の代わりに、ＮＯＲゲート９１５を備えている。ＮＯＲゲート９１５には、テストモード制御信号ＴＥＳＴとデータ信号ＤＡＴＡとが供給される。ＮＯＲゲート９１５は、テストモード制御信号ＴＥＳＴとデータ信号ＤＡＴＡとＮＯＲをとって、ＮＯＲ結果信号を出力する。テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＮＯＲゲート９１５は論理“Ｌ”レベルの信号を出力する。尚、前述したように、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、論理Ｈレベル用入力回路９１Ｈのインバータゲート９１２は論理“Ｈ”レベルの信号を出力する。

テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、論理Ｈレベル用入力回路９１Ｈのインバータゲート９１２は論理“Ｈ”レベルの信号を出力し、ＮＯＲゲート９１５は論理“Ｌ”レベルの信号を出力するので、論理レベル設定回路９２のＮＯＲゲート９２３は、論理“Ｈ”レベルの信号を出力し、ＮＡＮＤゲート９２４は、論理“Ｈ”レベルの信号を出力する。従って、第１及び第２の駆動用インバータ９３および９４の両方は、論理“Ｌ”レベルの信号を出力する。したがって、ｐチャネルＦＥＴ９５のゲートとｎチャネルＦＥＴ９６のゲートには論理“Ｌ”レベルの信号が供給されるので、相補形ＭＯＳインバータ（９５，９６）は論理“Ｈ”レベルの信号を第１の接続端子１５−１又は１５−２に出力する。

以上のことから、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき（テストモード時）、論理Ｈレベル出力回路９０Ｈは、第１の接続端子１５−１又は１５−２に強制的に論理“Ｈ”レベルの信号を出力することが分かる。

尚、通常モード時ではテストモード制御信号ＴＥＳＴが論理“Ｌ”レベルである。この場合、論理Ｈレベル用入力回路９１Ｈのインバータゲート９１２は、読出しイネーブル信号ＯＵＴＥをそのまま出力する。一方、論理Ｈレベル用入力回路９１ＨのＮＯＲゲート９１５は、データ信号ＤＡＴＡを反転した信号を出力する。また、読出し時、読出しイネーブル信号ＯＵＴＥは論理“Ｈ”レベルなので、論理Ｈレベル用入力回路９１Ｈのインバータゲート９１２は、論理“Ｈ”レベルの信号を出力する。したがって、論理レベル設定回路９２のＮＯＲゲート９２３は、データ信号ＤＡＴＡと同じ論理レベルの信号を出力し、論理レベル設定回路９２のＮＡＮＤゲート９２４もデータ信号ＤＡＴＡと同じ論理レベルの信号を出力する。その結果、第１の接続端子１５−１又は１５−２には、データ信号ＤＡＴＡがそのまま出力される。

一方、動作しないとき、読出しイネーブル信号ＯＵＴＥは論理“Ｌ”レベルなので、論理Ｈレベル用入力回路９１Ｈのインバータゲート９１２は、論理“Ｌ”レベルの信号を出力する。したがって、論理レベル設定回路９２のＮＯＲゲート９２３は、論理“Ｌ”レベルの信号を出力し、論理レベル設定回路９２のＮＡＮＤゲート９２４は論理“Ｈ”レベルの信号を出力する。その結果、第１の駆動用インバータ９３はｐチャネルＦＥＴ９５のゲートに論理“Ｈ“レベルの信号を供給し、第２の駆動用インバータ９４はｎチャネルＦＥＴ９６のゲートの論理“Ｌ”レベルの信号を供給するので、相補形ＭＯＳインバータは動作しない。

図３０に戻って、半導体集積回路基板（マイクロコントローラ基板）１０Ｆ中の期待値判定回路１４について説明する。

期待値判定回路１４は、論理レベルを所定の論理レベルに揃える（一致させる）論理レベル一致回路１４２と、論理レベル一致回路１４２から出力される論理レベルが全て一致しているか否かを判定して、一致／不一致判定結果を出力するテスト判定回路１４４と、テストモード制御信号ＴＥＳＴに応答して、テスト判定回路１４４の一致／不一致判定結果をテスト判定結果に変換して出力する判定結果出力回路９０Ｒとから構成される。

論理レベル一致回路１４２は、複数の第２の接続端子１３２−１、１３４−１に接続され、これら第２の接続端子１３２−１、１３４−１に供給された複数の信号レベルを同じ所定の論理レベルに揃える（一致させる）回路である。図示の例では、同じ所定の論理レベルは、論理“Ｈ”レベルに設定されている。詳述すると、論理レベル一致回路１４２は、１つのインバータゲート１４２１のみから成る回路と、縦続接続された２つのインバータゲート１４２２．１４２３から成る回路とが、複数の第２の接続端子に対応して交互に配置された回路から構成される。

詳述すると、図３０に図示されているように、複数の第２の接続端子１３４−２、１３２−１を区別するために、左側から順にＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈと符号を付す。この場合、ボンディングワイヤ６１、６２が断線せず、かつ、ショートしていなければ、左側から数えて奇数番目の第２の接続端子Ａ、Ｃ、ＥおよびＧには、テスト時に論理“Ｈ”レベルの信号が供給され、左側から数えて偶数番目の第２の接続端子Ｂ、Ｄ、ＦおよびＨには、テストモード時に論理“Ｌ”レベルの信号が供給される。したがって、論理レベル一致回路１４２では、左側から数えて奇数番目の第２の接続端子Ａ、Ｃ、ＥおよびＧには縦続接続された２つのインバータゲート１４２２．１４２３から成る回路を接続し、左側から数えて偶数番目の第２の接続端子Ｂ、Ｄ、ＦおよびＨには１つのインバータゲート１４２１のみから成る回路を接続している。このような構成の論理レベル一致回路１４２では、ボンディングワイヤ６１、６２が断線せず、かつ、ショートしていなければ、その複数の出力端子１４２ａから論理“Ｈ”レベルの信号を出力する。逆に、もしボンディングワイヤ６１、６２が断線したりまたはショートしていれば、論理レベル一致回路１４２は、複数の出力端子１４２ａのすくなくとも１つから論理“Ｌ”レベルの信号を出力する。

テスト判定回路１４４は、論理レベル一致回路１４２の複数の出力端子１４２ａに接続されている。図示の例では、テスト判定回路１４４は、多入力ＮＡＮＤゲートから構成されている。したがって、ボンディングワイヤ６１、６２が断線せず、かつ、ショートしていなければ、テスト判定回路１４４は、一致／不一致判定結果として論理“Ｌ”レベルの信号を出力する。換言すれば、一致／不一致判定結果が論理“Ｌ”レベルであれば、半導体集積回路装置（マイクロコントローラ）２０Ｆは良品であることを示している。逆に、もしボンディングワイヤ６１、６２が断線したりまたはショートしていれば、テスト判定回路１４４は、一致／不一致判定結果として論理“Ｈ”レベルの信号を出力する。換言すれば、一致／不一致判定結果が論理“Ｈ”レベルであれば、半導体集積回路装置（マイクロコントローラ）２０Ｆが不良品であることを示している。

判定結果出力回路９０Ｒは、テストモード制御信号ＴＥＳＴに応答して、テスト判定回路１４４の一致／不一致判定結果をテスト判定結果に変換して出力する回路である。図示の判定結果出力回路９０Ｒは、論理Ｌレベル用入力回路９１Ｌの代わりに判定結果用入力回路９１Ｒを備えている点を除いて、図３１（Ａ）に示した論理Ｌレベル出力回路９０Ｌと同様の構成を有する。すなわち、判定結果出力回路９０Ｒは、判定結果用入力回路９１Ｒと、論理レベル設定回路９２と、第１の駆動用インバータ９３と、第２の駆動用インバータ９４と、ｐチャネルＦＥＴ９５と、ｎチャネルＦＥＴ９６とから構成されている。ｐチャネルＦＥＴ９５とｎチャネルＦＥＴ９６とによって相補形ＭＯＳインバータが構成されている。したがって、図３１（Ａ）に示したものと同様の構成要素には同一の参照符号を付し、説明の簡略化のために、以下では異なる点のみについて説明する。

判定結果用入力回路９１Ｒは、ＮＯＲゲート９１１と、インバータゲート９１２と、インバータゲート９１４と、２つのＡＮＤゲート９１６、９１７と、ＮＯＲゲート９１８と、インバータゲート９１９とから構成されている。すなわち、判定結果用入力回路９１Ｒは、論理Ｌレベル用入力回路９１Ｌ中のＮＡＮＤゲート９１３の代わりに、２つのＡＮＤゲート９１６、９１７、ＮＯＲゲート９１８、およびインバータゲート９１９を備えている。

テストモード制御信号ＴＥＳＴがＡＮＤゲート９１６の一方の入力端子に供給されている。ＡＮＤゲート９１６の他方の入力端子にはテスト判定回路（多入力ＮＡＮＤゲート）１４４からの一致／不一致判定結果が供給される。従って、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＡＮＤゲート９１６は、テスト判定回路（多入力ＮＡＮＤゲート）１４４の一致／不一致判定結果をそのまま出力する。また、テストモード制御信号ＴＥＳＴは、インバータゲート９１４で反転された後、ＡＮＤゲート９１７の一方の入力端子に供給されている。ＡＮＤゲート９１７の他方の入力端子には、他の信号が供給される。従って、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、ＡＮＤゲート９１７は論理“Ｌ”レベルの信号を出力する。換言すれば、ＡＮＤゲート９１７は、テストモード時に、上記他の信号を無効する。

ＡＮＤゲート９１６の出力端子は、ＮＯＲゲート９１８の一方の入力端子に接続され、ＡＮＤゲート９１７の出力端子はＮＯＲゲート９１８の他方の入力端子に接続されている。ＮＯＲゲート９１８の出力端子はインバータゲート９１９の入力端子に接続されている。したがって、ＮＯＲゲート９１８とインバータゲート９１９との組み合わせは、論理和（ＯＲ）ゲートとして働く。

したがって、インバータゲート９１４、２つのＡＮＤゲート９１６、９１７、ＮＯＲゲート９１８、およびインバータゲート９１９の組み合わせは、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき（テストモード時）、テスト判定回路（多入力ＮＡＮＤゲート）１４４の一致／不一致判定結果をそのまま出力し（有効とし）、テストモード制御信号ＴＥＳＴが論理“Ｌ”レベルのとき（通常モード時）、上記他の信号をそのまま出力する（有効とする）回路として働く。以下では、この回路をテスト有効／無効回路と呼ぶことにする。

テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、テスト判定回路（多入力ＮＡＮＤゲート）１４４の一致／不一致判定結果が論理“Ｌ”レベル（半導体集積回路２０Ｆが良品）であれば、テスト有効／無効回路は論理“Ｌ”レベルの信号を出力する。この状況では、論理レベル設定回路９２のＮＯＲゲート９２３は、論理“Ｈ”レベルの信号を出力し、ＮＡＮＤゲート９２４は、論理“Ｈ”レベルの信号を出力する。従って、第１及び第２の駆動用インバータ９３および９４の両方は、論理“Ｌ”レベルの信号を出力する。したがって、ｐチャネルＦＥＴ９５のゲートとｎチャネルＦＥＴ９６のゲートには論理“Ｌ”レベルの信号が供給されるので、相補形ＭＯＳインバータ（９５，９６）は論理“Ｈ”レベルの信号をテスト結果出力端子（ＴＥＳＴＯ）１０−１に出力する。このテスト結果出力端子（ＴＥＳＴＯ）１０−１から出力される論理“Ｈ”レベルの信号（テスト判定結果）は、半導体集積回路装置２０Ｆが良品であることを示している。

一方、テストモード制御信号ＴＥＳＴが論理“Ｈ”レベルのとき、テスト判定回路（多入力ＮＡＮＤゲート）１４４のテスト判定結果が論理“Ｈ”レベル（半導体集積回路２０Ｆが不良品）であったする。この場合、テスト有効／無効回路は論理“Ｈ”レベルの信号を出力する。この状況では、論理レベル設定回路９２のＮＯＲゲート９２３は、論理“Ｌ”レベルの信号を出力し、ＮＡＮＤゲート９２４は、論理“Ｌ”レベルの信号を出力する。従って、第１及び第２の駆動用インバータ９３および９４の両方は、論理“Ｈ”レベルの信号を出力する。したがって、ｐチャネルＦＥＴ９５のゲートとｎチャネルＦＥＴ９６のゲートには論理“Ｈ”レベルの信号が供給されるので、相補形ＭＯＳインバータ（９５，９６）は論理“Ｌ”レベルの信号をテスト結果出力端子（ＴＥＳＴＯ）１０−１に出力する。このテスト結果出力端子（ＴＥＳＴＯ）１０−１から出力される論理“Ｌ”レベルの信号は、半導体集積回路装置２０Ｆが良品であることを示している。

以上説明したように、期待値判定回路１４は、半導体集積回路装置２０Ｆの良品／不良品の判定を行ことができる。

少し具体的に説明する。例えば、複数の第１の接続端子１５−１、１５−２と複数の第２の接続端子１３２−１、１３４−１との間を接続する複数のボンディングワイヤ６１、６２のいずれか１つが断線していたとする。この場合、この断線したボンディングワイヤに接続されている第２の接続端子は、その論理レベルが不定となり、論理“Ｈ”レベルでも論理“Ｌ”レベルのいずれでもないレベルとなっている。したがって、半導体集積回路装置２０Ｆに供給すべき電源電圧を所定の範囲で上下動させながら試験を行うことにより、当該第２の接続端子を、論理“Ｈ”レベルや論理“Ｌ”レベルにすることができる。これにより、図３０に示したテスト出力制御回路１５４と期待値判定回路１４とを用いることにより、ボンディングワイヤ６１、６２のいずれか１つに断線があったことを判定することができる。すなわち、半導体集積回路装置２０Ｆが不良品であると判定できる。

一方、複数の第１の接続端子１５−１、１５−２と複数の第２の接続端子１３２−１、１３４−１との間を接続する複数のボンディングワイヤ６１、６２の内で、隣接する２つのボンディングワイヤでショート不良があったとする。この場合、このショート不良があった隣接する２つのボンディングワイヤに接続されている隣接する２つの第２の接続端子は、両方とも、論理“Ｌ”レベルか論理“Ｈ”レベルのいずれか一方になる。その結果、図３０に示したテスト出力制御回路１５４と期待値判定回路１４とを用いることにより、ボンディングワイヤ６１、６２の隣接する２つのボンディングワイヤにショート不良が発生したことを判定することができる。すなわち、半導体集積回路装置２０Ｆが不良品であると判定できる。なお、このようなショート不良が発生した場合、ＤＣテストによって、電源端子と接地端子との間に異常電流が発生するので、半導体集積回路装置２０Ｆの不良が、断線ではなく、ショート不良に起因するものであると判定することができる。

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、第１の半導体回路チップ１５Ｃの複数の第１の接続端子１５−１、１５−２と第２の半導体回路チップ１０Ｆ，１０Ｇの複数の第２の接続端子１３２−１，１３４−１と間の電気的接続がワイヤボンディング技術によってなされる半導体集積回路装置２０Ｆ、２０Ｇに適用した場合を例に挙げて説明しているが、本発明は、第１の半導体回路チップ１５Ａの複数の第１の接続端子１５Ａ−１、１５Ａ−２と第２の半導体回路チップ１０Ｄの複数の第２の接続端子１３２−１、１３４−１と間の電気的接続が、図１８及び図１９に図示したような、フェイスダウンボンディング技術によってなされる半導体集積回路装置２０Ｄにも適用可能である。さらに、上述した実施の形態では、期待値判定回路１４が、論理レベル一致回路１４２とテスト判定回路１４４と判定結果出力回路９０Ｒとから構成されているが、判定結果出力回路９０Ｒを省略して、テスト判定回路１４４の出力端子をリード線を介して、直接、テスト結果出力端子（ＴＥＳＴＯ）１１−１に接続しても良い。この場合、上記リード線は、テスト判定回路１４４の一致／不一致判定結果をテスト判定結果として出力する手段として働く。また、論理レベル一致回路１４２及びテスト判定回路１４４も、図３０に示したものに限定されず、種々の構成のものを採用して良いのは勿論である。

第１の半導体集積回路基板（第１のマイクロコントローラ基板）を示す概略平面図である。図１に示した第１の半導体集積回路基板（第１のマイクロコントローラ基板）にプログラマブルＲＯＭを接続した状態を示す概略平面図である。プログラマブルＲＯＭを第１の半導体集積回路基板（第１のマイクロコントローラ基板）上に積層した状態で、半導体パッケージ内に封止した第１の半導体集積回路装置（第１のマイクロコントローラ）を示す概略断面図である。図３に示した第１の半導体集積回路装置（第１のマイクロコントローラ）のプログラマブルＲＯＭに仮のプログラムを書き込む状態を示すブロック図である。仮のプログラムがプログラムＲＯＭに格納された第１の半導体集積回路装置（第１のマイクロコントローラ）の動作を試験する状態を示すブロック図である。第２の半導体集積回路基板（第２のマイクロコントローラ基板）を構成するマスクＲＯＭにイオン打ち込みにより最終プログラムを書き込む状態を示す、メモリセルの断面図である。図６において最終プログラムが記憶されたマスクＲＯＭを内部バスに電気的に接続する状態を示す、第２の半導体集積回路装置（第２のマイクロコントローラ）を示す概略平面図である。図３に示した第１の半導体集積回路装置（第１のマイクロコントローラ）を詳細に示す断面図である。マスクＲＯＭと内部バスとを物理的に切り離した状態を説明するための部分平面図である。マスクＲＯＭと内部バスとを電気的に切り離す例を説明するための、マスクＲＯＭと内部バスとを示すブロック図である。本発明の第１の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。本発明の第２の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。本発明の第３の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。本発明の第４の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的平面図である。図１４に示した第１の半導体集積回路装置（第１のマイクロコントローラ）において、第１の内部バスと内部アドレス用ボンディングパッドおよび内部データ用ボンディングパッドの配置関係を示す平面図である。図１５の一部を拡大して示す部分拡大平面図である。図１６の線ＸＶII−ＸＶIIについての断面図である。本発明の第５の電気的接続方法を説明するために、第１の半導体集積回路装置（第１のマイクロコントローラ）を、半導体パッケージを除去した状態で示す模式的断面図である。図１８に示した第１の半導体集積回路装置（第１のマイクロコントローラ）の模式的平面図である。プログラマブルＲＯＭを構成するメモリセルの構造を示す断面図である。パッケージピンをマルチプレクスさせた、従来の半導体集積回路装置（マイクロコントローラ）を示す概略平面図である。パッケージピンをマルチプレクスさせた、本発明の実施の形態に係る半導体集積回路装置（マイクロコントローラ）の概略平面図である。図２２に示した半導体集積回路装置（マイクロコントローラ）の平面配置のボンディング図である。図２２に示した半導体集積回路装置（マイクロコントローラ）のブロック図である。図２２に示した半導体集積回路装置（マイクロコントローラ）に使用されるプログラマブルＲＯＭのブロック図である。（Ａ）は図２５に示したプログラマブルＲＯＭに使用される高耐圧入力バッファのブロック図であり、（Ｂ）は高耐圧入力バッファの等価回路を示す回路図である。（Ａ）は、プログラマブルＲＯＭ（ＯＴＰ）にデータを書き込むために、電源／リセット用ボンディングパッド（電源供給／リセット端子）に１２Ｖの高電圧を印加したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）のブロック図であり、（Ｂ）は、ＣＰＵをリセットするために、電源／リセット用ボンディングパッド（電源供給／リセット端子）に通常電圧（低電圧）のリセット信号を入力したときの動作を説明するための、プログラマブルＲＯＭ（ＯＴＰ）のブロック図である。本発明の第１の実施の形態に係る半導体集積回路装置（マイクロコントローラ）を示す概略平面図である。本発明の第２の実施の形態に係る半導体集積回路装置（マイクロコントローラ）を示す概略平面図である。本発明に係る試験方法を実現するための回路の一例を示す、積層型半導体集積回路装置（マイクロコントローラ）の回路ブロック図である。図３０の積層型半導体集積回路装置のテスト出力制御回路を構成する、論理Ｌレベル出力回路（Ａ）と、論理Ｈレベル出力回路（Ｂ）とを示す回路図である。

符号の説明

１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｇ第１の半導体集積回路基板（第１のマイクロコントローラ基板、ベースチップ、第２の半導体回路チップ）
１０−１ベース用ボンディングパッド（基板接続端子）
１１マスクＲＯＭ
１１ＡマスクＲＯＭ領域
１２その他の集積回路
１２１ＣＰＵ
１２２ＲＡＭ
１２３周辺回路（入出力制御ＬＳＩ）
１３内部バス
１３２内部アドレスバス
１３２−１内部アドレス用ボンディングパッド（バス接続端子、第２の接続端子）
１３４内部データバス
１３４−１内部データ用ボンディングパッド（バス接続端子、第２の接続端子）
１４期待値判定回路
１４２論理レベル一致回路
１４２１、１４２２、１４２３インバータゲート
１４２ａ出力端子
１４４テスト判定回路（多入力ＮＡＮＤゲート）
１５、１５Ａ、１５Ｂ、１５ＣプログラマブルＲＯＭ（ＯＴＰ、第１の半導体回路チップ）
１５−１アドレス用ボンディングパッド（ＲＯＭ接続端子、第１の接続端子）
１５Ａ−１アドレス用バンプ（ＲＯＭ接続端子、第１の接続端子）
１５−２データ用ボンディングパッド（ＲＯＭ接続端子、第１の接続端子）
１５Ａ−２データ用バンプ（ＲＯＭ接続端子、第１の接続端子）
１５−３電源用ボンディングパッド（電源供給端子）
１５−４リセット出力端子
１５−５テストモード入力端子
１５１ＥＰＲＯＭ本体（第１のチップ本体）
１５２高耐圧用入力バッファ
１５２−１第１のＣ−ＭＯＳインバータ
１５２−１Ｎ第１のｎチャネルＦＥＴ
１５２−１Ｐ第１のｐチャネルＦＥＴ
１５２−２第２のＣ−ＭＯＳインバータ
１５２−２Ｎ第２のｎチャネルＦＥＴ
１５２−２Ｐ第２のｐチャネルＦＥＴ
１５３電流増幅用バッファ
１５４テスト出力制御回路
１７半導体パッケージ
１８電源線
１９制御信号線
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ第１の半導体集積回路装置（第１のマイクロコントローラ）
２２ＥＰＲＯＭプログラマ（ライタ）
２４アドレス、データ他の信号線
２６ＩＣソケット
２８評価用基板（ターゲットボード）
３０アドレス、データ他の信号線
３２インサーキットエミュレータ
４０マスクＲＯＭのメモリセル
４１Ｐ型基板
４２ソース（Ｎ＋領域）
４３ドレイン（Ｎ＋領域）
４４絶縁酸化膜
４５ゲート（金属電極）
４６高濃度不純物領域
５１リードフレーム（ダイパッド、配線基板）
５２、５２Ａダイスボンド材
５３ダイスボンド材
５５リード（外部接続端子、パッケージピン）
５５−１電源用ボンディングパッド（電源／リセット用ボンディングパッド）
５７Ａｌマスタスライス
６１、６２、６３、６５、６７ボンディングワイヤ
７０パッド専用配線層
７１メタル層間膜
７２、７３コンタクトホール
７４パッシベーション膜
８０プログラマブルＲＯＭのメモリセル
８１Ｐ型基板
８２ソース（Ｎ領域）
８３ドレイン（Ｎ領域）
８５フローティングゲート
８７コントロールゲート
９０Ｌ論理Ｌレベル出力回路
９０Ｈ論理Ｈレベル出力回路
９０Ｒ判定結果出力回路
９１Ｌ論理Ｌレベル用入力回路
９１Ｈ論理Ｈレベル用入力回路
９１Ｒ判定結果用入力回路
９１１ＮＯＲゲート
９１２インバータゲート
９１３ＮＡＮＤゲート
９１４インバータゲート
９１５ＮＯＲゲート
９１６、９１７ＡＮＤゲート
９１８ＮＯＲゲート
９１９インバータゲート
９２論理レベル設定回路
９２１，９２２インバータゲート
９２３ＮＯＲゲート
９２４ＮＡＮＤゲート
９３、９４駆動用インバータ
９５ｐチャネル電界効果トランジスタ
９６ｎチャネル電界効果トランジスタ
１００第２の半導体集積回路基板（第２のマイクロコントローラ基板）
１１０第２のマスクＲＯＭ
１２０その他の集積回路
１３０第２の内部バス
１４１内部アドレス用パッド領域
１４２内部データ用パッド領域
２００第２の半導体集積回路装置（第２のマイクロコントローラ）
ＶＰＰ電源供給端子
ＲＥＳ＃リセット端子（リセット出力端子、リセット入力端子）
ＶＰＰ／ＲＥＳ＃電源供給／リセット端子

Claims

１つの配線基板上に第１及び第２の半導体回路チップが搭載され、前記第１の半導体回路チップは複数の第１の接続端子を持ち、前記第２の半導体回路チップは複数の第２の接続端子を持ち、前記複数の第１の接続端子と前記複数の第２の接続端子とが互いに電気的に接続されてなる半導体集積回路装置において、
前記第１の半導体回路チップは、プログラムが書き込まれていないプログラマブルＲＯＭから構成され、
ＥＰＲＯＭ本体と、
該ＥＰＲＯＭ本体と前記複数の第１の接続端子との間に設けられたテスト出力制御回路であって、テストモード制御信号に応答して、隣接する第１の接続端子での論理レベルが交互に反転する予め定められたデータを前記複数の第１の接続端子へ出力する、前記テスト出力制御回路と、を備え、
前記第２の半導体回路チップは、
前記複数の第２の接続端子に接続された期待値判定回路であって、前記複数の第２の接続端子から入力された信号の期待値を判定して、テスト判定結果を出力する前記期待値判定回路を有する、
ことを特徴とする半導体集積回路装置。
前記テスト出力制御回路は、前記テストモード制御信号に応答して、テストモード時に強制的に論理“Ｌ”レベルの信号を出力する論理Ｌレベル出力回路と、前記テストモード制御信号に応答して、テストモード時に強制的に論理“Ｈ”レベルの信号を出力する論理Ｈレベル出力回路とが、前記複数の第１の接続端子に対応して交互に配置された回路から構成される、請求項１に記載の半導体集積回路装置。
前記期待値判定回路は、
前記複数の第２の接続端子に接続されて、前記複数の第２の接続端子に供給された複数の信号レベルを同じ所定の論理レベルに揃える論理レベル一致回路と、
該論理レベル一致回路から出力される複数の論理レベルが全て一致してるか否かを判定して、一致／不一致判定結果を出力するテスト判定回路と、
前記一致／不一致判定結果を前記テスト判定結果として出力する手段と、
から構成される請求項１又は２に記載の半導体集積回路装置。
前記論理レベル一致回路は、前記所定の論理レベルが論理“Ｈ”レベルであり、前記論理レベル一致回路は、１つのインバータゲートのみから成る回路と、縦続接続された２つのインバータゲートから成る回路とが、前記複数の第２の接続端子に対応して交互に配置された回路から構成される、請求項３に記載の半導体集積回路装置。
前記テスト判定回路は、前記論理レベル一致回路から出力された多数の論理レベルのＮＡＮＤをとる多入力ＮＡＮＤゲートから構成され、該多入力ＮＡＮＤゲートは、前記論理レベル一致回路から出力された多数の論理レベルが全て論理“Ｈ”レベルのとき、前記一致／不一致判定結果として論理“Ｌ”レベルの信号を出力する、請求項４に記載の半導体集積回路装置。
前記期待値判定回路は、
前記複数の第２の接続端子に接続されて、前記複数の第２の接続端子に供給された複数の信号レベルを同じ所定の論理レベルに揃える論理レベル一致回路と、
該論理レベル一致回路から出力される複数の論理レベルが全て一致してるか否かを判定して、一致／不一致判定結果を出力するテスト判定回路と、
前記テストモード制御信号に応答して、前記テスト判定回路の前記一致／不一致判定結果を前記テスト判定結果に変換して出力する判定結果出力回路と、
から構成される請求項１又は２に記載の半導体集積回路装置。
前記論理レベル一致回路は、前記所定の論理レベルが論理“Ｈ”レベルであり、前記論理レベル一致回路は、１つのインバータゲートのみから成る回路と、縦続接続された２つのインバータゲートから成る回路とが、前記複数の第２の接続端子に対応して交互に配置された回路から構成される、請求項６に記載の半導体集積回路装置。
前記テスト判定回路は、前記論理レベル一致回路から出力された多数の論理レベルのＮＡＮＤをとる多入力ＮＡＮＤゲートから構成され、該多入力ＮＡＮＤゲートは、前記論理レベル一致回路から出力された多数の論理レベルが全て論理“Ｈ”レベルのとき、前記一致／不一致判定結果として論理“Ｌ”レベルの信号を出力する、請求項７に記載の半導体集積回路装置。
前記判定結果出力回路は、前記一致／不一致判定結果が論理“Ｌ”レベルの信号のとき、前記テスト判定結果として論理“Ｈ”レベルの信号を出力する、請求項８に記載の半導体集積回路装置。
前記第２の半導体回路チップが前記配線基板上に搭載され、前記第１の半導体回路チップが前記第２の半導体回路チップ上に積層されてなる、請求項１乃至９のいずれか１つに記載の半導体集積回路装置。
前記第１及び前記第２の半導体回路チップが、前記配線基板上の同一平面上に搭載されている、請求項１乃至９のいずれか１つに記載の半導体集積回路装置。
前記複数の第１の接続端子と前記複数の第２の接続端子との間の電気的接続がワイヤボンディング技術によってなされる、請求項１０又は１１に記載の半導体集積回路装置。
前記複数の第１の接続端子と前記複数の第２の接続端子との間の電気的接続がフェイスダウンボンディング技術によってなされる、請求項１０に記載の半導体集積回路装置。
前記第１の半導体回路チップが不揮発性メモリ装置から構成され、前記第２の半導体回路チップが半導体集積回路基板から構成される、請求項１乃至１３のいずれか１つに記載の半導体集積回路装置。
請求項１に記載の半導体集積回路装置を試験する方法であって、
前記テストモード制御信号をテストモードにして、前記テスト出力制御回路から前記複数の第１の接続端子へ隣接する第１の接続端子での論理レベルが交互に反転するデータを出力させる工程と、
前記期待値判定回路から前記テスト判定結果を出力させる工程と、
を含む半導体集積回路装置の試験方法。