JPH09152979A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09152979A JPH09152979A JP8116138A JP11613896A JPH09152979A JP H09152979 A JPH09152979 A JP H09152979A JP 8116138 A JP8116138 A JP 8116138A JP 11613896 A JP11613896 A JP 11613896A JP H09152979 A JPH09152979 A JP H09152979A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- electrode pad
- semiconductor device
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Dram (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 開発工数の増大を招くことなく、高速で動作
する共に高機能を有するエミュレータを提供する。 【解決手段】 マイコンチップ１０１には、ＣＰＵコ
ア、周辺回路、内蔵ＲＯＭ及び内蔵ＲＡＭが形成されて
いる。エミュレーション機能チップ１０２にはエミュレ
ーション全体の制御を行なうエミュレーション制御回路
が形成されている。マイコンチップ１０１の機能面に形
成された第１の電極パッド１０３とエミュレーション機
能チップ１０２の機能面に形成された第２の電極パッド
１０４とは接続用バンプ１０５を介して電気的に接続さ
れており、両者が接続された状態で、マイコンチップ１
０１とエミュレーション機能チップ１０２とは絶縁樹脂
１０６によってモジュール化されている。
する共に高機能を有するエミュレータを提供する。 【解決手段】 マイコンチップ１０１には、ＣＰＵコ
ア、周辺回路、内蔵ＲＯＭ及び内蔵ＲＡＭが形成されて
いる。エミュレーション機能チップ１０２にはエミュレ
ーション全体の制御を行なうエミュレーション制御回路
が形成されている。マイコンチップ１０１の機能面に形
成された第１の電極パッド１０３とエミュレーション機
能チップ１０２の機能面に形成された第２の電極パッド
１０４とは接続用バンプ１０５を介して電気的に接続さ
れており、両者が接続された状態で、マイコンチップ１
０１とエミュレーション機能チップ１０２とは絶縁樹脂
１０６によってモジュール化されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にプログラム開発ツールである、エミュレーション（イ
ンサーキットエミュレーション：ＩＣＥ）機能を有する
マイコン又はＯＴＰ（ワンタイムプログラマブル）マイ
コンよりなる半導体装置、及び半導体チップがフェイス
ダウンにより他の半導体チップ又は回路基板に搭載され
てなる半導体装置に関するものである。
にプログラム開発ツールである、エミュレーション（イ
ンサーキットエミュレーション：ＩＣＥ）機能を有する
マイコン又はＯＴＰ（ワンタイムプログラマブル）マイ
コンよりなる半導体装置、及び半導体チップがフェイス
ダウンにより他の半導体チップ又は回路基板に搭載され
てなる半導体装置に関するものである。
【０００２】
【従来の技術】従来より、マイコン（組み込み制御用マ
イコン）を開発する際には、制御用のユーザプログラム
の開発を行なうために、エミュレータやＯＴＰマイコン
が用いられる。
イコン）を開発する際には、制御用のユーザプログラム
の開発を行なうために、エミュレータやＯＴＰマイコン
が用いられる。
【０００３】マイコンの開発は、ユーザの要求仕様に応
じて、半導体メーカ側でマイコン内の周辺回路としてユ
ーザ回路を組み込むハード開発と、ユーザ側におけるプ
ログラム開発（ソフト開発）との２本立てで行なわれ
る。
じて、半導体メーカ側でマイコン内の周辺回路としてユ
ーザ回路を組み込むハード開発と、ユーザ側におけるプ
ログラム開発（ソフト開発）との２本立てで行なわれ
る。
【０００４】ユーザ側におけるソフト開発には、デバッ
ガ、アセンブラ／リンカ、ソフトウェアシュミレータ等
と合わせ、エミュレータ（インサーキットエミュレー
タ）が必要である。これらは、マイコン開発ツールとし
て、半導体メーカからユーザへ供給される。このうち、
特に組み込み機器用マイコンの場合、実システム機器内
での割り込み処理などの確認を実時間で行なう必要があ
り、エミュレータは不可欠となっている。
ガ、アセンブラ／リンカ、ソフトウェアシュミレータ等
と合わせ、エミュレータ（インサーキットエミュレー
タ）が必要である。これらは、マイコン開発ツールとし
て、半導体メーカからユーザへ供給される。このうち、
特に組み込み機器用マイコンの場合、実システム機器内
での割り込み処理などの確認を実時間で行なう必要があ
り、エミュレータは不可欠となっている。
【０００５】このエミュレータにより、ユーザはマイコ
ンを動作させながらプログラムのバグ取りなどのデバッ
グを行なってユーザプログラムを完成させる。その後、
完成したユーザプログラムを半導体メーカ側でマスクＲ
ＯＭに書き込み、最終量産マイコンが完成する。
ンを動作させながらプログラムのバグ取りなどのデバッ
グを行なってユーザプログラムを完成させる。その後、
完成したユーザプログラムを半導体メーカ側でマスクＲ
ＯＭに書き込み、最終量産マイコンが完成する。
【０００６】前述したように、エミュレータは、ユーザ
プログラムが組み込まれた最終量産仕様のマイコンチッ
プが完成する前に、ユーザプログラムのデバッグやマイ
コンと搭載機器との動作確認などを行なうために用いら
れる。
プログラムが組み込まれた最終量産仕様のマイコンチッ
プが完成する前に、ユーザプログラムのデバッグやマイ
コンと搭載機器との動作確認などを行なうために用いら
れる。
【０００７】以下、図１９を参照しながら、第１の従来
例に係る半導体装置としてのエミュレータについて説明
する。
例に係る半導体装置としてのエミュレータについて説明
する。
【０００８】エミュレータは、通常、ＣＰＵコア（マイ
コン本体）１０、ユーザロジック（周辺回路）１１、内
蔵ＲＡＭ１２及びエミュレーション動作を制御するため
の第１の制御回路１３Ａが組み込まれたマイコンチップ
（評価用チップ、ｅｖａｌｕａｔｉｏｎ ｃｈｉｐ）１
５と、エミュレーション動作を制御するための第２の制
御回路１３Ｂ、エミュレーションメモリ１７及びトレー
スメモリ１８が組み込まれたエミュレーション機能チッ
プ２０とから構成される。また、マイコンチップ１５
は、ＰＯＤと呼ばれるモジュール基板２１に実装された
状態で、ユーザのシステムボード上のソケットに直接に
接続される。エミュレーション機能チップ２０とモジュ
ール基板２１とはケーブル２２（数１０ｃｍの長さを有
するフラットケーブル）を介して接続されており、エミ
ュレータの動作時には、エミュレーション機能チップ２
０とマイコンチップ１５との間でケーブル２２を介して
データ転送が頻繁に行われる。マイコンの動作速度が高
速になると、ケーブル２２が或る程度の長さを持ってい
るために、データ転送の際にエラーが発生するという問
題がある。
コン本体）１０、ユーザロジック（周辺回路）１１、内
蔵ＲＡＭ１２及びエミュレーション動作を制御するため
の第１の制御回路１３Ａが組み込まれたマイコンチップ
（評価用チップ、ｅｖａｌｕａｔｉｏｎ ｃｈｉｐ）１
５と、エミュレーション動作を制御するための第２の制
御回路１３Ｂ、エミュレーションメモリ１７及びトレー
スメモリ１８が組み込まれたエミュレーション機能チッ
プ２０とから構成される。また、マイコンチップ１５
は、ＰＯＤと呼ばれるモジュール基板２１に実装された
状態で、ユーザのシステムボード上のソケットに直接に
接続される。エミュレーション機能チップ２０とモジュ
ール基板２１とはケーブル２２（数１０ｃｍの長さを有
するフラットケーブル）を介して接続されており、エミ
ュレータの動作時には、エミュレーション機能チップ２
０とマイコンチップ１５との間でケーブル２２を介して
データ転送が頻繁に行われる。マイコンの動作速度が高
速になると、ケーブル２２が或る程度の長さを持ってい
るために、データ転送の際にエラーが発生するという問
題がある。
【０００９】そこで、日経エレクトロニクス１９９４．
１２．５、Ｎｏ．６２３、ｐ９９−ｐ１０９において示
される、エミュレーション機能を内蔵したマイコンチッ
プが提案されている。以下、図２０を参照しながら、第
２の従来例に係るエミュレーション機能を内蔵したマイ
コンチップ３０について説明する。
１２．５、Ｎｏ．６２３、ｐ９９−ｐ１０９において示
される、エミュレーション機能を内蔵したマイコンチッ
プが提案されている。以下、図２０を参照しながら、第
２の従来例に係るエミュレーション機能を内蔵したマイ
コンチップ３０について説明する。
【００１０】第２の従来例に係るマイコンチップ３０
は、ＣＰＵコア３１、ユーザロジック（周辺回路）３２
及び内蔵ＲＡＭ３３のほかに、エミュレーション制御回
路３４、トレース用メモリ３５、デバッグモニタ用メモ
リ３６及びエミュレーション用メモリ３７などのエミュ
レーション機能を内蔵している。このマイコンチップ３
０は、エミュレーション機能を内蔵することにより、エ
ミュレーション機能チップと実際のマイコンチップ（実
チップ）との間の電気的動作特性の差を低減すること、
及び割り込み処理等のデバッグのリアルタイム性を向上
することを図っている。この第２の従来例においては、
第１の従来例におけるエミュレーション機能チップ２０
とマイコンチップ１５とを接続するケーブル２２が不要
であるため、データを転送する際のエラーを防止するこ
とができる。
は、ＣＰＵコア３１、ユーザロジック（周辺回路）３２
及び内蔵ＲＡＭ３３のほかに、エミュレーション制御回
路３４、トレース用メモリ３５、デバッグモニタ用メモ
リ３６及びエミュレーション用メモリ３７などのエミュ
レーション機能を内蔵している。このマイコンチップ３
０は、エミュレーション機能を内蔵することにより、エ
ミュレーション機能チップと実際のマイコンチップ（実
チップ）との間の電気的動作特性の差を低減すること、
及び割り込み処理等のデバッグのリアルタイム性を向上
することを図っている。この第２の従来例においては、
第１の従来例におけるエミュレーション機能チップ２０
とマイコンチップ１５とを接続するケーブル２２が不要
であるため、データを転送する際のエラーを防止するこ
とができる。
【００１１】次に、図２１を参照しながら、第３の従来
例に係るＯＴＰ内蔵マイコン４０について説明する。第
３の従来例に係るＯＴＰ内蔵マイコン４０は、ＣＰＵコ
ア４１及び周辺回路４２のほかに、ＯＴＰメモリ４３
（例えば、紫外線消去型のＥＰＲＯＭや電気的に書き換
え可能なＥＥＰＲＯＭ）を内蔵しており、マイコンの品
種毎に開発される。
例に係るＯＴＰ内蔵マイコン４０について説明する。第
３の従来例に係るＯＴＰ内蔵マイコン４０は、ＣＰＵコ
ア４１及び周辺回路４２のほかに、ＯＴＰメモリ４３
（例えば、紫外線消去型のＥＰＲＯＭや電気的に書き換
え可能なＥＥＰＲＯＭ）を内蔵しており、マイコンの品
種毎に開発される。
【００１２】以下、図２２〜図２４を参照しながら、第
４の従来例に係る、半導体チップがフリップチップ実装
された半導体装置について説明する。
４の従来例に係る、半導体チップがフリップチップ実装
された半導体装置について説明する。
【００１３】半導体チップをＰＧＡやＱＦＰなどのパッ
ケージに封止することなく、裸の半導体チップを他の半
導体チップ又は回路基板にフェースダウン方式により搭
載する、フリップチップ実装は電子機器の小型化及び軽
量化に非常に効果的である。フリップチップ実装に使用
する半導体チップの電極パッドとしては、半導体チップ
の周縁部に配置されるペリフェラル型と半導体チップの
中央部に配置されるエリア型とが知られている。半導体
チップの電極パッドの配置としては、エリア型が半導体
チップの面積をほぼ全部使用して配置できるため、多ピ
ン化には有利である。
ケージに封止することなく、裸の半導体チップを他の半
導体チップ又は回路基板にフェースダウン方式により搭
載する、フリップチップ実装は電子機器の小型化及び軽
量化に非常に効果的である。フリップチップ実装に使用
する半導体チップの電極パッドとしては、半導体チップ
の周縁部に配置されるペリフェラル型と半導体チップの
中央部に配置されるエリア型とが知られている。半導体
チップの電極パッドの配置としては、エリア型が半導体
チップの面積をほぼ全部使用して配置できるため、多ピ
ン化には有利である。
【００１４】図２２は、第４の従来例に係る半導体装置
の断面構造を示しており、該半導体装置は、半導体チッ
プ５１が回路基板５２にフリップチップ実装されてな
る。また、図２３は第４の従来例に係る半導体装置の半
導体チップ５１の平面構造を示している。
の断面構造を示しており、該半導体装置は、半導体チッ
プ５１が回路基板５２にフリップチップ実装されてな
る。また、図２３は第４の従来例に係る半導体装置の半
導体チップ５１の平面構造を示している。
【００１５】図２２に示すように、半導体チップ５１に
形成されたエリア電極パッド５３と回路基板５２に形成
された電極パッド５４とは接続用バンプ５５を介して電
気的に接続されており、両者が接続された状態で、半導
体チップ５１は回路基板５２に絶縁樹脂５６によって固
定されている。また、図２３に示すように、エリア電極
パッド５３は半導体チップ５１の中央部に分散されて形
成されている。
形成されたエリア電極パッド５３と回路基板５２に形成
された電極パッド５４とは接続用バンプ５５を介して電
気的に接続されており、両者が接続された状態で、半導
体チップ５１は回路基板５２に絶縁樹脂５６によって固
定されている。また、図２３に示すように、エリア電極
パッド５３は半導体チップ５１の中央部に分散されて形
成されている。
【００１６】図２４は、第４の従来例に係る半導体装置
の半導体チップ５１の断面構造を示しており、半導体基
板に形成されたトランジスタの拡散領域６０の上には第
１層の配線６１が形成されている。第１層の配線６１と
第２層の配線６２とは第１のコンタクト６３により接続
され、第２層の配線６２と第３層の配線６４とは第２の
コンタクト６５により接続され、第３層の配線６４と最
上層のパッド引き出し配線６６とは第３のコンタクト６
７により接続されている。
の半導体チップ５１の断面構造を示しており、半導体基
板に形成されたトランジスタの拡散領域６０の上には第
１層の配線６１が形成されている。第１層の配線６１と
第２層の配線６２とは第１のコンタクト６３により接続
され、第２層の配線６２と第３層の配線６４とは第２の
コンタクト６５により接続され、第３層の配線６４と最
上層のパッド引き出し配線６６とは第３のコンタクト６
７により接続されている。
【００１７】また、最上層においてパッド引き出し配線
６６と接続されたエリア電極パッド５３の上には接続用
バンプ５５が形成されている。エリア電極パッド５３の
ピッチは２００〜２５０μｍ程度であって、エリア電極
パッド５３の占有する面積が大きいため、最上層にエリ
ア電極パッド５３と接続される引き出し用配線６６を形
成している。すなわち、最上層は第１のエリア電極パッ
ド５３と接続される引き出し配線６６の専用層となって
いる。このようにすることにより、半導体チップ５１の
ほぼ全面に亘ってエリア電極パッド５３を形成すること
ができる。
６６と接続されたエリア電極パッド５３の上には接続用
バンプ５５が形成されている。エリア電極パッド５３の
ピッチは２００〜２５０μｍ程度であって、エリア電極
パッド５３の占有する面積が大きいため、最上層にエリ
ア電極パッド５３と接続される引き出し用配線６６を形
成している。すなわち、最上層は第１のエリア電極パッ
ド５３と接続される引き出し配線６６の専用層となって
いる。このようにすることにより、半導体チップ５１の
ほぼ全面に亘ってエリア電極パッド５３を形成すること
ができる。
【００１８】接続用バンプ５５はＰｂ／Ｓｎなどのハン
ダよりなり、回路基板５２はセラミック又はガラスエポ
キシなどよりなる。半導体チップ５１は回路基板５２に
次のようにしてフリップチップ実装される。すなわち、
半導体チップ５１の接続用バンプ５５と回路基板５２の
電極パッド５４との位置合わせをした後、半導体チップ
５１を回路基板５２上に搭載する。この際、半導体チッ
プ５１を加熱して回路基板５２に対して加圧することに
より、接続用バンプ５５と回路基板５２の電極パッド５
４とを接触させる。その後、半導体チップ５１が搭載さ
れた回路基板５２を加熱することにより、接続用バンプ
５５を溶融させて接続用バンプ５５と電極パッド５４と
を電気的に接続する。
ダよりなり、回路基板５２はセラミック又はガラスエポ
キシなどよりなる。半導体チップ５１は回路基板５２に
次のようにしてフリップチップ実装される。すなわち、
半導体チップ５１の接続用バンプ５５と回路基板５２の
電極パッド５４との位置合わせをした後、半導体チップ
５１を回路基板５２上に搭載する。この際、半導体チッ
プ５１を加熱して回路基板５２に対して加圧することに
より、接続用バンプ５５と回路基板５２の電極パッド５
４とを接触させる。その後、半導体チップ５１が搭載さ
れた回路基板５２を加熱することにより、接続用バンプ
５５を溶融させて接続用バンプ５５と電極パッド５４と
を電気的に接続する。
【００１９】
【発明が解決しようとしている課題】しかしながら、第
１の従来例に係るエミュレータによると、前述のよう
に、マイコンチップ１５とエミュレーション機能チップ
２０とが異なる回路基板上に搭載された状態で、或る程
度の長さを持つケーブル２２により接続されているた
め、マイコンチップ１５とエミュレーション機能チップ
２０との間のデータ転送の際、信号遅延や波形の歪みが
生じるので、エミュレータとしての動作周波数に限界が
ある。このため、１００ＭＨｚ以上の高速なマイコンで
は、第１の従来例に係るエミュレータによるデバッグは
困難になるという問題がある。
１の従来例に係るエミュレータによると、前述のよう
に、マイコンチップ１５とエミュレーション機能チップ
２０とが異なる回路基板上に搭載された状態で、或る程
度の長さを持つケーブル２２により接続されているた
め、マイコンチップ１５とエミュレーション機能チップ
２０との間のデータ転送の際、信号遅延や波形の歪みが
生じるので、エミュレータとしての動作周波数に限界が
ある。このため、１００ＭＨｚ以上の高速なマイコンで
は、第１の従来例に係るエミュレータによるデバッグは
困難になるという問題がある。
【００２０】また、第２の従来例によると、マイコンチ
ップ３０がエミュレーション機能を内蔵しているため、
第１の従来例が持つ問題は解消し、リアルタイム性及び
電気的特性の点で満足できる。ところが、第２の従来例
によると、マイコンの品種毎にエミュレーション機能を
内蔵したマイコンチップ３０を開発する必要があるの
で、マイコンの品種が多くなると、開発工数の増加を招
くという問題がある。
ップ３０がエミュレーション機能を内蔵しているため、
第１の従来例が持つ問題は解消し、リアルタイム性及び
電気的特性の点で満足できる。ところが、第２の従来例
によると、マイコンの品種毎にエミュレーション機能を
内蔵したマイコンチップ３０を開発する必要があるの
で、マイコンの品種が多くなると、開発工数の増加を招
くという問題がある。
【００２１】また、第３の従来例においても、ＯＴＰ内
蔵マイコン４０がＯＴＰメモリ４３を内蔵しているた
め、マイコンの品種毎に開発を行なう必要がある。ま
た、ＣＰＵコア４１及び周辺回路４２はマイコンプロセ
ス（ＣＭＯＳプロセス）により形成される一方、ＯＴＰ
メモリ４３はＯＴＰプロセスにより形成されるため、マ
イコンの世代進展に合わせて、マイコンプロセスの開発
と共にＯＴＰプロセスの開発も必要になるので、開発工
数の増加と共に開発期間の長期化を招くという問題があ
る。
蔵マイコン４０がＯＴＰメモリ４３を内蔵しているた
め、マイコンの品種毎に開発を行なう必要がある。ま
た、ＣＰＵコア４１及び周辺回路４２はマイコンプロセ
ス（ＣＭＯＳプロセス）により形成される一方、ＯＴＰ
メモリ４３はＯＴＰプロセスにより形成されるため、マ
イコンの世代進展に合わせて、マイコンプロセスの開発
と共にＯＴＰプロセスの開発も必要になるので、開発工
数の増加と共に開発期間の長期化を招くという問題があ
る。
【００２２】また、第４の従来例によると、半導体チッ
プ５１内の機能素子の形成に必要な第１〜第３の配線６
１，６２，６４のほかに、エリア電極パッド５３を形成
するための専用層が必要になる。すなわち、第１〜第３
の配線６１，６２，６４を形成するための３層の配線層
にパッド専用層を加えた４層の配線層が必要になる。こ
のため、エリア型の電極パッドを有する半導体装置にお
いては、エリア電極パッド形成のための専用層のプロセ
スコストが必要になると共に、配線層の増加に伴う歩留
まりの低下が避けられないので、最終チップコストが高
くなるという問題がある。さらに、機能素子内の入出力
ポイントからエリア電極パッド５３までパッド引き出し
配線６６を引き回すため、配線部分の負荷が高速動作を
妨げる原因になるという問題もある。
プ５１内の機能素子の形成に必要な第１〜第３の配線６
１，６２，６４のほかに、エリア電極パッド５３を形成
するための専用層が必要になる。すなわち、第１〜第３
の配線６１，６２，６４を形成するための３層の配線層
にパッド専用層を加えた４層の配線層が必要になる。こ
のため、エリア型の電極パッドを有する半導体装置にお
いては、エリア電極パッド形成のための専用層のプロセ
スコストが必要になると共に、配線層の増加に伴う歩留
まりの低下が避けられないので、最終チップコストが高
くなるという問題がある。さらに、機能素子内の入出力
ポイントからエリア電極パッド５３までパッド引き出し
配線６６を引き回すため、配線部分の負荷が高速動作を
妨げる原因になるという問題もある。
【００２３】前記に鑑み、本発明は、開発工数の増大を
招くことなく、高速で動作すると共に高機能を有するエ
ミュレータ又はＯＴＰ内蔵マイコンよりなる半導体装置
を提供することを第１の目的とし、エリア型の電極パッ
ドを有する半導体装置におけるチップコストの低減及び
配線部分の負荷を低減することを第２の目的とする。
招くことなく、高速で動作すると共に高機能を有するエ
ミュレータ又はＯＴＰ内蔵マイコンよりなる半導体装置
を提供することを第１の目的とし、エリア型の電極パッ
ドを有する半導体装置におけるチップコストの低減及び
配線部分の負荷を低減することを第２の目的とする。
【００２４】
【課題を解決するための手段】前記第１の目的を達成す
るため、請求項１の発明が講じた解決手段は、半導体装
置を、ＣＰＵコア、周辺回路及び内蔵ＲＡＭを有する一
方、エミュレーション機能素子を有しないマイコンチッ
プよりなる第１の半導体チップと、該第１の半導体チッ
プよりも面積が大きく且つエミュレーション機能素子を
有する第２の半導体チップとを備え、前記第１の半導体
チップの電極パッドと前記第２の半導体チップの電極パ
ッドとはバンプを介して電気的に接続されている構成と
するものである。
るため、請求項１の発明が講じた解決手段は、半導体装
置を、ＣＰＵコア、周辺回路及び内蔵ＲＡＭを有する一
方、エミュレーション機能素子を有しないマイコンチッ
プよりなる第１の半導体チップと、該第１の半導体チッ
プよりも面積が大きく且つエミュレーション機能素子を
有する第２の半導体チップとを備え、前記第１の半導体
チップの電極パッドと前記第２の半導体チップの電極パ
ッドとはバンプを介して電気的に接続されている構成と
するものである。
【００２５】請求項１の構成により、ＣＰＵコア、周辺
回路及び内蔵ＲＡＭを有するマイコンチップよりなる第
１の半導体チップの電極パッドと、エミュレーション機
能素子を有する第２の半導体チップの電極パッドとはバ
ンプを介して接続されているため、第１の半導体チップ
のマイコンチップ内のＣＰＵコアと、第２の半導体チッ
プのエミュレーション機能素子との距離が短くなる。ま
た、ＣＰＵコアを有するマイコンチップよりなる第１の
半導体チップと、エミュレーション機能素子を有する第
２の半導体チップとを別個に形成したので、異なる品種
のマイコンを開発する際には、ＣＰＵコアが形成された
マイコンチップを交換するだけでよく、エミュレーショ
ン機能素子を有する第２の半導体チップとしては同一の
ものを用いることができる。
回路及び内蔵ＲＡＭを有するマイコンチップよりなる第
１の半導体チップの電極パッドと、エミュレーション機
能素子を有する第２の半導体チップの電極パッドとはバ
ンプを介して接続されているため、第１の半導体チップ
のマイコンチップ内のＣＰＵコアと、第２の半導体チッ
プのエミュレーション機能素子との距離が短くなる。ま
た、ＣＰＵコアを有するマイコンチップよりなる第１の
半導体チップと、エミュレーション機能素子を有する第
２の半導体チップとを別個に形成したので、異なる品種
のマイコンを開発する際には、ＣＰＵコアが形成された
マイコンチップを交換するだけでよく、エミュレーショ
ン機能素子を有する第２の半導体チップとしては同一の
ものを用いることができる。
【００２６】前記第１の目的を達成するため、請求項２
の発明が講じた解決手段は、半導体装置を、ＣＰＵコ
ア、周辺回路及び内蔵ＲＡＭを有する一方、消去型又は
書換え型の不揮発性メモリを有しないマイコンチップよ
りなる第１の半導体チップと、該第１の半導体チップよ
りも面積が大きく且つ消去型又は書換え型の不揮発性メ
モリを有する第２の半導体チップとを備え、前記第１の
半導体チップの電極パッドと前記第２の半導体チップの
電極パッドとはバンプを介して電気的に接続されている
構成とするものである。
の発明が講じた解決手段は、半導体装置を、ＣＰＵコ
ア、周辺回路及び内蔵ＲＡＭを有する一方、消去型又は
書換え型の不揮発性メモリを有しないマイコンチップよ
りなる第１の半導体チップと、該第１の半導体チップよ
りも面積が大きく且つ消去型又は書換え型の不揮発性メ
モリを有する第２の半導体チップとを備え、前記第１の
半導体チップの電極パッドと前記第２の半導体チップの
電極パッドとはバンプを介して電気的に接続されている
構成とするものである。
【００２７】請求項２の構成により、ＣＰＵコア、周辺
回路及び内蔵ＲＡＭを有するマイコンチップよりなる第
１の半導体チップの電極パッドと、消去型又は書換え型
の不揮発性メモリを有する第２の半導体チップの電極パ
ッドとはバンプを介して接続されているため、第１の半
導体チップのマイコンチップ内のＣＰＵコアと、第２の
半導体チップの消去型又は書換え型の不揮発性メモリと
の距離が短くなる。また、ＣＰＵコアを有するマイコン
チップよりなる第１の半導体チップと、不揮発性メモリ
を有する第２の半導体チップとを別個に形成したので、
異なる品種のマイコンを開発する際には、ＣＰＵコアが
形成されたマイコンチップを交換するだけでよく、不揮
発性メモリを有する第２の半導体チップとしては同一の
ものを用いることができる。
回路及び内蔵ＲＡＭを有するマイコンチップよりなる第
１の半導体チップの電極パッドと、消去型又は書換え型
の不揮発性メモリを有する第２の半導体チップの電極パ
ッドとはバンプを介して接続されているため、第１の半
導体チップのマイコンチップ内のＣＰＵコアと、第２の
半導体チップの消去型又は書換え型の不揮発性メモリと
の距離が短くなる。また、ＣＰＵコアを有するマイコン
チップよりなる第１の半導体チップと、不揮発性メモリ
を有する第２の半導体チップとを別個に形成したので、
異なる品種のマイコンを開発する際には、ＣＰＵコアが
形成されたマイコンチップを交換するだけでよく、不揮
発性メモリを有する第２の半導体チップとしては同一の
ものを用いることができる。
【００２８】前記第２の目的を達成するため、請求項３
の発明が講じた解決手段は、半導体装置を、第１の機能
素子が形成された第１の半導体チップと、第２の機能素
子が形成された第２の半導体チップとを備え、前記第１
の半導体チップと前記第２の半導体チップとは、前記第
１の機能素子が形成された機能面と前記第２の機能素子
が形成された機能面とが互いに対向するように設けら
れ、前記第１の半導体チップの第１の電極パッドと前記
第２の半導体チップの第２の電極パッドとはバンプを介
して電気的に接続されており、前記第１の電極パッド
は、前記第１の機能素子を構成する配線層のうちの最上
層の配線層と同一の層における前記第１の機能素子が形
成されている領域の上に形成されている構成とするもの
である。
の発明が講じた解決手段は、半導体装置を、第１の機能
素子が形成された第１の半導体チップと、第２の機能素
子が形成された第２の半導体チップとを備え、前記第１
の半導体チップと前記第２の半導体チップとは、前記第
１の機能素子が形成された機能面と前記第２の機能素子
が形成された機能面とが互いに対向するように設けら
れ、前記第１の半導体チップの第１の電極パッドと前記
第２の半導体チップの第２の電極パッドとはバンプを介
して電気的に接続されており、前記第１の電極パッド
は、前記第１の機能素子を構成する配線層のうちの最上
層の配線層と同一の層における前記第１の機能素子が形
成されている領域の上に形成されている構成とするもの
である。
【００２９】請求項３の構成により、第１の半導体チッ
プの第１の電極パッドは、第１の機能素子を構成する配
線層のうちの最上層の配線層と同一の層に形成されてい
るため、第１の電極パッドの引き回し配線の専用層が不
要になると共に、第１の電極パッドの引き回し配線の負
荷が低減する。また、第１の電極パッドが第１の機能素
子が形成されている領域の上に形成されているため、第
１の機能素子と第１の電極パッドとを接続する配線の長
さが極めて短くなる。
プの第１の電極パッドは、第１の機能素子を構成する配
線層のうちの最上層の配線層と同一の層に形成されてい
るため、第１の電極パッドの引き回し配線の専用層が不
要になると共に、第１の電極パッドの引き回し配線の負
荷が低減する。また、第１の電極パッドが第１の機能素
子が形成されている領域の上に形成されているため、第
１の機能素子と第１の電極パッドとを接続する配線の長
さが極めて短くなる。
【００３０】請求項４の発明は、請求項３の構成に、前
記第１の電極パッドは、前記第１の機能素子を構成する
機能ブロックの周辺部領域の上に形成され且つ前記機能
ブロックに対して前記第１の半導体チップの外部と信号
の入出力を行なう構成を付加するものである。
記第１の電極パッドは、前記第１の機能素子を構成する
機能ブロックの周辺部領域の上に形成され且つ前記機能
ブロックに対して前記第１の半導体チップの外部と信号
の入出力を行なう構成を付加するものである。
【００３１】請求項５の発明は、請求項３の構成に、前
記第１の電極パッドは、前記第１の機能素子を構成する
機能ブロックの内部領域の上に形成され且つ前記機能ブ
ロックに対して前記第１の半導体チップの外部と信号の
入出力を行なう構成を付加するものである。
記第１の電極パッドは、前記第１の機能素子を構成する
機能ブロックの内部領域の上に形成され且つ前記機能ブ
ロックに対して前記第１の半導体チップの外部と信号の
入出力を行なう構成を付加するものである。
【００３２】請求項６の発明は、請求項４又は５の構成
に、前記第１の半導体チップはマイコンチップであり、
前記機能ブロックはＣＰＵコアである構成を付加するも
のである。
に、前記第１の半導体チップはマイコンチップであり、
前記機能ブロックはＣＰＵコアである構成を付加するも
のである。
【００３３】請求項７の発明は、請求項３の構成に、前
記第１の電極パッドは、前記第１の機能素子を構成する
信号入出力回路素子の上に形成されている構成を付加す
るものである。
記第１の電極パッドは、前記第１の機能素子を構成する
信号入出力回路素子の上に形成されている構成を付加す
るものである。
【００３４】請求項８の発明は、請求項３の構成に、前
記第１の半導体チップは、ＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有する一方、エミュレーション機能素子を有
しないマイコンチップであり、前記第２の半導体チップ
はエミュレーション機能素子を有する構成を付加するも
のである。
記第１の半導体チップは、ＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有する一方、エミュレーション機能素子を有
しないマイコンチップであり、前記第２の半導体チップ
はエミュレーション機能素子を有する構成を付加するも
のである。
【００３５】請求項９の発明は、請求項３の構成に、前
記第１の半導体チップは、ＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有する一方、消去型又は書換え型の不揮発性
メモリを有しないマイコンチップであり、前記第２の半
導体チップは消去型又は書換え型の不揮発性メモリを有
する構成を付加するものである。
記第１の半導体チップは、ＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有する一方、消去型又は書換え型の不揮発性
メモリを有しないマイコンチップであり、前記第２の半
導体チップは消去型又は書換え型の不揮発性メモリを有
する構成を付加するものである。
【００３６】前記第２の目的を達成するため、請求項１
０の発明が講じた解決手段は、半導体装置を、機能素子
が形成された半導体チップと、該半導体チップがフェイ
スダウンにより実装された回路基板とを備え、前記半導
体チップの第１の電極パッドと前記回路基板の第２の電
極パッドとはバンプを介して電気的に接続されており、
前記第１の電極パッドは、前記機能素子を構成する配線
層のうちの最上層の配線層と同一の層における前記機能
素子が形成されている領域の上に形成されている構成と
するものである。
０の発明が講じた解決手段は、半導体装置を、機能素子
が形成された半導体チップと、該半導体チップがフェイ
スダウンにより実装された回路基板とを備え、前記半導
体チップの第１の電極パッドと前記回路基板の第２の電
極パッドとはバンプを介して電気的に接続されており、
前記第１の電極パッドは、前記機能素子を構成する配線
層のうちの最上層の配線層と同一の層における前記機能
素子が形成されている領域の上に形成されている構成と
するものである。
【００３７】請求項１０の構成により、半導体チップの
第１の電極パッドは、機能素子を構成する配線層のうち
の最上層の配線層と同一の層に形成されているため、第
１の電極パッドの引き回し配線の専用層が不要になると
共に、第１の電極パッドの引き回し配線の負荷が低減す
る。また、第１の電極パッドが機能素子が形成されてい
る領域の上に形成されているため、機能素子と第１の電
極パッドとを接続する配線の長さが極めて短くなる。
第１の電極パッドは、機能素子を構成する配線層のうち
の最上層の配線層と同一の層に形成されているため、第
１の電極パッドの引き回し配線の専用層が不要になると
共に、第１の電極パッドの引き回し配線の負荷が低減す
る。また、第１の電極パッドが機能素子が形成されてい
る領域の上に形成されているため、機能素子と第１の電
極パッドとを接続する配線の長さが極めて短くなる。
【００３８】請求項１１の発明は、請求項１０の構成
に、前記第１の電極パッドは、前記機能素子を構成する
機能ブロックの周辺部領域の上に形成され且つ前記機能
ブロックに対して前記半導体チップの外部と信号の入出
力を行なう構成を付加するものである。
に、前記第１の電極パッドは、前記機能素子を構成する
機能ブロックの周辺部領域の上に形成され且つ前記機能
ブロックに対して前記半導体チップの外部と信号の入出
力を行なう構成を付加するものである。
【００３９】請求項１２の発明は、請求項１０の構成
に、前記第１の電極パッドは、前記の機能素子を構成す
る機能ブロックの内部領域の上に形成され且つ前記機能
ブロックに対して前記半導体チップの外部と信号の入出
力を行なう構成を付加するものである。
に、前記第１の電極パッドは、前記の機能素子を構成す
る機能ブロックの内部領域の上に形成され且つ前記機能
ブロックに対して前記半導体チップの外部と信号の入出
力を行なう構成を付加するものである。
【００４０】請求項１３の発明は、請求項１１又は１２
の構成に、前記半導体チップはマイコンチップであり、
前記機能ブロックはＣＰＵコアである構成を付加するも
のである。
の構成に、前記半導体チップはマイコンチップであり、
前記機能ブロックはＣＰＵコアである構成を付加するも
のである。
【００４１】請求項１４の発明は、請求項１０の構成
に、前記第１の電極パッドは、前記機能素子を構成する
信号入出力回路素子の上に形成されている構成を付加す
るものである。
に、前記第１の電極パッドは、前記機能素子を構成する
信号入出力回路素子の上に形成されている構成を付加す
るものである。
【００４２】
【発明の実施の形態】以下、本発明の各実施形態に係る
半導体装置について図面を参照しながら説明する。
半導体装置について図面を参照しながら説明する。
【００４３】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体装置であるエミュレータ１００
の断面構造を示しており、該エミュレータ１００は、第
１の半導体チップとしてのマイコンチップ１０１と、マ
イコンチップ１０１よりも面積が大きい第２の半導体チ
ップとしてのエミュレーション機能チップ１０２とがそ
れぞれの機能面（半導体素子が形成された面）を互いに
対向させた状態でモジュール化されてなる。
の実施形態に係る半導体装置であるエミュレータ１００
の断面構造を示しており、該エミュレータ１００は、第
１の半導体チップとしてのマイコンチップ１０１と、マ
イコンチップ１０１よりも面積が大きい第２の半導体チ
ップとしてのエミュレーション機能チップ１０２とがそ
れぞれの機能面（半導体素子が形成された面）を互いに
対向させた状態でモジュール化されてなる。
【００４４】マイコンチップ１０１の機能面に形成され
た第１の電極パッド１０３とエミュレーション機能チッ
プ１０２の機能面に形成された第２の電極パッド１０４
とは接続用バンプ１０５を介して電気的に接続されてお
り、両者が接続された状態で、マイコンチップ１０１と
エミュレーション機能チップ１０２とは光硬化型の絶縁
樹脂１０６によって固定されている。また、エミュレー
ション機能チップ１０２の周縁部には外部接続用電極１
０７が形成されている。
た第１の電極パッド１０３とエミュレーション機能チッ
プ１０２の機能面に形成された第２の電極パッド１０４
とは接続用バンプ１０５を介して電気的に接続されてお
り、両者が接続された状態で、マイコンチップ１０１と
エミュレーション機能チップ１０２とは光硬化型の絶縁
樹脂１０６によって固定されている。また、エミュレー
ション機能チップ１０２の周縁部には外部接続用電極１
０７が形成されている。
【００４５】尚、接続用バンプ１０５としては、例え
ば、ハンダバンプ、又は電解メッキ若しくは無電解メッ
キにより形成された金などよりなる金属バンプを用いる
ことができる。
ば、ハンダバンプ、又は電解メッキ若しくは無電解メッ
キにより形成された金などよりなる金属バンプを用いる
ことができる。
【００４６】図２はエミュレータ１００の機能ブロック
を示しており、マイコンチップ１０１内には、ＣＰＵコ
ア１１１、周辺回路１１２、内蔵ＲＯＭ１１３及び内蔵
ＲＡＭ１１４が形成されており、エミュレーション機能
チップ１０２内には、エミュレーション全体の制御を行
なうエミュレーション制御回路１１５が形成されてい
る。尚、図２において、１１６はマイコンチップ１０１
とエミュレーションチップ１０２とを接続する内部バ
ス、１１７はエミュレーション用メモリ、１１８はトレ
ース用メモリであって、これら２つのメモリはエミュレ
ータの主要な機能を担うものである。
を示しており、マイコンチップ１０１内には、ＣＰＵコ
ア１１１、周辺回路１１２、内蔵ＲＯＭ１１３及び内蔵
ＲＡＭ１１４が形成されており、エミュレーション機能
チップ１０２内には、エミュレーション全体の制御を行
なうエミュレーション制御回路１１５が形成されてい
る。尚、図２において、１１６はマイコンチップ１０１
とエミュレーションチップ１０２とを接続する内部バ
ス、１１７はエミュレーション用メモリ、１１８はトレ
ース用メモリであって、これら２つのメモリはエミュレ
ータの主要な機能を担うものである。
【００４７】図３及び図４はエミュレータ１００が回路
基板１２０上に実装された状態を示しており、図３は断
面図であり、図４は斜視図である。
基板１２０上に実装された状態を示しており、図３は断
面図であり、図４は斜視図である。
【００４８】図３及び図４に示すように、マイコンチッ
プ１０１とエミュレーション機能チップ１０２とが一体
化されてなるエミュレータ１００は、プリント基板又は
セラミック基板よりなる回路基板１２０の上に実装され
ている。この場合、エミュレーション機能チップ１０２
の外部接続用電極１０７と回路基板１２０上の接続用電
極１２１とはボンディングワイヤ１２２により電気的に
接続されている。また、エミュレーションメモリ１１７
及びトレースメモリ１１８も回路基板１２０の上に搭載
されており、これらのメモリもワイヤボンド又はＴＡＢ
により回路基板１２０に電気的に接続されている。
プ１０１とエミュレーション機能チップ１０２とが一体
化されてなるエミュレータ１００は、プリント基板又は
セラミック基板よりなる回路基板１２０の上に実装され
ている。この場合、エミュレーション機能チップ１０２
の外部接続用電極１０７と回路基板１２０上の接続用電
極１２１とはボンディングワイヤ１２２により電気的に
接続されている。また、エミュレーションメモリ１１７
及びトレースメモリ１１８も回路基板１２０の上に搭載
されており、これらのメモリもワイヤボンド又はＴＡＢ
により回路基板１２０に電気的に接続されている。
【００４９】図５は、エミュレータ１００、エミュレー
ションメモリ１１７及びトレースメモリ１１８が搭載さ
れた回路基板１２０をユーザボード１２５上に搭載する
状態を示しており、ユーザボード１２５上にはシステム
機器側のユーザロジック１２６が実装されており、マイ
コンを実際に動作させた状態で、マイコンを動作させる
ためのユーザプログラムのデバッグを行なう。
ションメモリ１１７及びトレースメモリ１１８が搭載さ
れた回路基板１２０をユーザボード１２５上に搭載する
状態を示しており、ユーザボード１２５上にはシステム
機器側のユーザロジック１２６が実装されており、マイ
コンを実際に動作させた状態で、マイコンを動作させる
ためのユーザプログラムのデバッグを行なう。
【００５０】図１９に示した第１の従来例によると、Ｃ
ＰＵコア１０は、マイコンチップ１５内にあり、エミュ
レーションメモリ１７やトレースメモリ１８が搭載され
ているエミュレーション機能チップ２０とはケーブル２
２により接続されているため、つまり、マイコンチップ
１５とエミュレーション機能チップ２０との距離が長い
と共に、エミュレータを制御するための回路は、マイコ
ンチップ１５上に形成された第１の制御回路１３Ａとエ
ミュレーション機能チップ２０上に形成された第２の制
御回路１３Ｂとに分かれているため、マイコンの動作を
実時間でエミュレーションを行なう場合、ＣＰＵコア１
０からエミュレーションメモリ１７までの信号伝送時間
の遅延のため、ＣＰＵコア１０が高速になると動作が保
証できない、すなわち、実時間でエミュレーションでき
ない場合が発生する。一般的に、５０ＭＨｚ以上では、
信号遅延や途中でのノイズの影響により動作が困難にな
ってくる。
ＰＵコア１０は、マイコンチップ１５内にあり、エミュ
レーションメモリ１７やトレースメモリ１８が搭載され
ているエミュレーション機能チップ２０とはケーブル２
２により接続されているため、つまり、マイコンチップ
１５とエミュレーション機能チップ２０との距離が長い
と共に、エミュレータを制御するための回路は、マイコ
ンチップ１５上に形成された第１の制御回路１３Ａとエ
ミュレーション機能チップ２０上に形成された第２の制
御回路１３Ｂとに分かれているため、マイコンの動作を
実時間でエミュレーションを行なう場合、ＣＰＵコア１
０からエミュレーションメモリ１７までの信号伝送時間
の遅延のため、ＣＰＵコア１０が高速になると動作が保
証できない、すなわち、実時間でエミュレーションでき
ない場合が発生する。一般的に、５０ＭＨｚ以上では、
信号遅延や途中でのノイズの影響により動作が困難にな
ってくる。
【００５１】ところが、第１の実施形態によると、ＣＰ
Ｕコア１１１が形成されたマイコンチップ１０１と、エ
ミュレーション用メモリ１１７及びトレース用メモリ１
１８が形成されたエミュレーション機能チップ１０２と
は接続用バンプ１０５により接続されているため、つま
りマイコンチップ１０１とエミュレーション機能チップ
１０２との距離が極めて短いので、ＣＰＵコア１１１が
高速になっても、実時間でエミュレーションを行なうこ
とができる。すなわち、マイコンチップ１０１内のＣＰ
Ｕコア１１１と、エミュレーション制御回路１１５、エ
ミュレーションメモリ１１７及びトレースメモリ１１８
とが物理的に近くなるため、信号遅延やノイズの影響を
受け難いため、実時間でエミュレーションを行なうこと
ができる。マイコンチップ１０１とエミュレーション機
能チップ１０２とを接続用バンプ１０５により直接に接
続したため、ＣＰＵコア１１１からエミュレーション機
能チップ１０２への信号遅延を大幅に低減することがで
きるので、１００ＭＨｚ以上の高速動作が可能になる。
Ｕコア１１１が形成されたマイコンチップ１０１と、エ
ミュレーション用メモリ１１７及びトレース用メモリ１
１８が形成されたエミュレーション機能チップ１０２と
は接続用バンプ１０５により接続されているため、つま
りマイコンチップ１０１とエミュレーション機能チップ
１０２との距離が極めて短いので、ＣＰＵコア１１１が
高速になっても、実時間でエミュレーションを行なうこ
とができる。すなわち、マイコンチップ１０１内のＣＰ
Ｕコア１１１と、エミュレーション制御回路１１５、エ
ミュレーションメモリ１１７及びトレースメモリ１１８
とが物理的に近くなるため、信号遅延やノイズの影響を
受け難いため、実時間でエミュレーションを行なうこと
ができる。マイコンチップ１０１とエミュレーション機
能チップ１０２とを接続用バンプ１０５により直接に接
続したため、ＣＰＵコア１１１からエミュレーション機
能チップ１０２への信号遅延を大幅に低減することがで
きるので、１００ＭＨｚ以上の高速動作が可能になる。
【００５２】また、ＣＰＵコア１１１が形成されたマイ
コンチップ１０１と、エミュレーション用メモリ１１７
及びトレース用メモリ１１８が形成されたエミュレーシ
ョン機能チップ１０２とを別個に形成したため、異なる
品種のマイコンを開発する際には、ＣＰＵコア１１１が
形成されたマイコンチップ１０１を交換するだけでよ
く、エミュレーション機能チップ１０２としては同一の
ものを用いることができるので、効率的に動作確認を行
なうことができる。この場合、マイコンチップ１０１の
第１の電極パッド１０３とエミュレーション機能チップ
１０２の第２の電極パッド１０４との仕様（ピン配置、
パッドの物理的仕様）を標準的に規定しておけば、マイ
コンチップ１０１の品種が変わった場合でも、エミュレ
ーション機能チップ１０２は全く共通に使用できるの
で、エミュレータの開発工数及び開発期間を大幅に削減
することが可能になる。この点は、第１の従来例の利点
を利用したものである。
コンチップ１０１と、エミュレーション用メモリ１１７
及びトレース用メモリ１１８が形成されたエミュレーシ
ョン機能チップ１０２とを別個に形成したため、異なる
品種のマイコンを開発する際には、ＣＰＵコア１１１が
形成されたマイコンチップ１０１を交換するだけでよ
く、エミュレーション機能チップ１０２としては同一の
ものを用いることができるので、効率的に動作確認を行
なうことができる。この場合、マイコンチップ１０１の
第１の電極パッド１０３とエミュレーション機能チップ
１０２の第２の電極パッド１０４との仕様（ピン配置、
パッドの物理的仕様）を標準的に規定しておけば、マイ
コンチップ１０１の品種が変わった場合でも、エミュレ
ーション機能チップ１０２は全く共通に使用できるの
で、エミュレータの開発工数及び開発期間を大幅に削減
することが可能になる。この点は、第１の従来例の利点
を利用したものである。
【００５３】また、第１の実施形態によると、マイコン
チップ１０１を、ユーザプログラムを格納する内蔵ＲＯ
Ｍを除いて最終的に量産されるマイコンチップと全く同
じレイアウトにできるため、量産マイコンチップとは別
に、第１の従来例に示すマイコンチップ１５又は第２の
従来例に示すエミュレーション機能が内蔵されたマイコ
ンチップ３０を開発する必要がない。すなわち、レイア
ウトが最終量産仕様であるマイコンチップを用いてエミ
ュレータを構成できるため、動作確認の結果、良と判断
され、マイコンチップを量産する際に、再度ＣＰＵコ
ア、周辺回路、内蔵ＲＡＭのレイアウト設計等をやり直
す必要性がないので、マイコンチップの開発工数を大き
く低減することができる。
チップ１０１を、ユーザプログラムを格納する内蔵ＲＯ
Ｍを除いて最終的に量産されるマイコンチップと全く同
じレイアウトにできるため、量産マイコンチップとは別
に、第１の従来例に示すマイコンチップ１５又は第２の
従来例に示すエミュレーション機能が内蔵されたマイコ
ンチップ３０を開発する必要がない。すなわち、レイア
ウトが最終量産仕様であるマイコンチップを用いてエミ
ュレータを構成できるため、動作確認の結果、良と判断
され、マイコンチップを量産する際に、再度ＣＰＵコ
ア、周辺回路、内蔵ＲＡＭのレイアウト設計等をやり直
す必要性がないので、マイコンチップの開発工数を大き
く低減することができる。
【００５４】図６は、エミュレータの場合のマイコン開
発のフローを、第２の従来例の開発手法と第１の実施形
態の開発手法との間で比較したものである。前述の説明
及び図６に示すフローから明らかなように、従来におい
ては、マイコンの開発が評価用マイコンチップの開発と
量産マイコンチップの開発との２工程に分かれていた
が、第１の実施形態によると、評価用マイコンチップの
開発工程を省略することができると共に、ＭＡＳＫ−Ｒ
ＯＭが外付けの場合にはユーザプログラムが確定すると
同時に量産マイコンチップが完成することになる。
発のフローを、第２の従来例の開発手法と第１の実施形
態の開発手法との間で比較したものである。前述の説明
及び図６に示すフローから明らかなように、従来におい
ては、マイコンの開発が評価用マイコンチップの開発と
量産マイコンチップの開発との２工程に分かれていた
が、第１の実施形態によると、評価用マイコンチップの
開発工程を省略することができると共に、ＭＡＳＫ−Ｒ
ＯＭが外付けの場合にはユーザプログラムが確定すると
同時に量産マイコンチップが完成することになる。
【００５５】（第２の実施形態）図７は、第２の実施例
に係る半導体装置であるＯＴＰマイコン２００の機能ブ
ロックを示しており、ＯＴＰマイコン２００は第１の半
導体チップとしてのマイコンチップ２０１と第２の半導
体チップとしてのＯＴＰメモリチップ２０２とからな
る。マイコンチップ２０１内には、ＣＰＵコア２１１、
周辺回路２１２、内蔵ＲＯＭ２１３及び内蔵ＲＡＭ２１
４が形成され、ＯＴＰチップ２０２内には、ＯＴＰ（紫
外線消去型ＲＯＭ）２１５及びＯＴＰ制御回路２１６が
形成されており、マイコンチップ２０１とＯＴＰチップ
２０２とは内部接続バス２１７により接続されている。
に係る半導体装置であるＯＴＰマイコン２００の機能ブ
ロックを示しており、ＯＴＰマイコン２００は第１の半
導体チップとしてのマイコンチップ２０１と第２の半導
体チップとしてのＯＴＰメモリチップ２０２とからな
る。マイコンチップ２０１内には、ＣＰＵコア２１１、
周辺回路２１２、内蔵ＲＯＭ２１３及び内蔵ＲＡＭ２１
４が形成され、ＯＴＰチップ２０２内には、ＯＴＰ（紫
外線消去型ＲＯＭ）２１５及びＯＴＰ制御回路２１６が
形成されており、マイコンチップ２０１とＯＴＰチップ
２０２とは内部接続バス２１７により接続されている。
【００５６】図８は、ＯＴＰマイコン２００の断面構造
を示しており、該ＯＴＰマイコン２００は、マイコンチ
ップ２０１とＯＴＰチップ２０２とが機能面（半導体素
子が形成された面）を互いに対向させた状態でモジュー
ル化されてなる。マイコンチップ２０１の機能面に形成
された第１の電極パッド２０３とＯＴＰチップ２０２の
機能面に形成された第２の電極パッド２０４とは接続用
バンプ２０５を介して電気的に接続されており、マイコ
ンチップ２０１とＯＴＰメモリチップ２０２とが一体化
されてなるＯＴＰマイコン２００はダイパッド２０７に
ダイボンドされている。また、ＯＴＰメモリチップ２０
２の周縁部には外部接続用電極２０８が形成されてお
り、外部接続用電極２０８とリードフレーム２０９とは
ボンディングワイヤ２１０により接続され、この状態の
ＯＴＰマイコン２００は絶縁樹脂２０６によってＱＦＰ
パッケージに封止されている。このようにパッケージン
グすることにより、外見上は、通常の１チップＯＴＰマ
イコンと何ら変わることなく使用できる。尚、マイコン
チップ２０１とＯＴＰメモリチップ２０２とを接続する
内部接続バス２１７は、物理的には接続用バンプ２０５
によって実現されている。
を示しており、該ＯＴＰマイコン２００は、マイコンチ
ップ２０１とＯＴＰチップ２０２とが機能面（半導体素
子が形成された面）を互いに対向させた状態でモジュー
ル化されてなる。マイコンチップ２０１の機能面に形成
された第１の電極パッド２０３とＯＴＰチップ２０２の
機能面に形成された第２の電極パッド２０４とは接続用
バンプ２０５を介して電気的に接続されており、マイコ
ンチップ２０１とＯＴＰメモリチップ２０２とが一体化
されてなるＯＴＰマイコン２００はダイパッド２０７に
ダイボンドされている。また、ＯＴＰメモリチップ２０
２の周縁部には外部接続用電極２０８が形成されてお
り、外部接続用電極２０８とリードフレーム２０９とは
ボンディングワイヤ２１０により接続され、この状態の
ＯＴＰマイコン２００は絶縁樹脂２０６によってＱＦＰ
パッケージに封止されている。このようにパッケージン
グすることにより、外見上は、通常の１チップＯＴＰマ
イコンと何ら変わることなく使用できる。尚、マイコン
チップ２０１とＯＴＰメモリチップ２０２とを接続する
内部接続バス２１７は、物理的には接続用バンプ２０５
によって実現されている。
【００５７】第２の実施形態に係るＯＴＰマイコン２０
０によると、第１の実施形態に係るエミュレータ１００
と同様、マイコンチップ２０１は最初から最終量産仕様
の状態で形成できるため、開発工数を著しく低減するこ
とが可能となる。
０によると、第１の実施形態に係るエミュレータ１００
と同様、マイコンチップ２０１は最初から最終量産仕様
の状態で形成できるため、開発工数を著しく低減するこ
とが可能となる。
【００５８】図９は、ＯＴＰマイコンのときのプロセス
開発工数を、第３の従来例の開発手法と第２の実施形態
に係る開発手法との間で比較したものである。前述した
説明及び図９のフローから明らかなように、第３の従来
例によると、ＯＴＰメモリ又はフラッシュメモリを同一
のチップに搭載するために必要な派生プロセスが必要に
なるのに対して、第１の実施形態によると、既存のプロ
セスを利用できるので派生プロセスが不要である。ま
た、第３の従来例によると、プロセス世代の交代毎に派
生プロセスが必要になると共にＣＭＯＳと各メモリ部と
は一体化されるためにデザインルールを合わせる必要が
あるので同一世代のプロセスでなければならないが、第
２の実施形態によると、プロセス世代の交代毎に派生プ
ロセスを開発する必要がないと共に、ＣＭＯＳと各メモ
リ部とは別体であるためデザインルールを合わせる必要
がないのでＣＭＯＳと各メモリ部とは同一世代のプロセ
スでなくてもよい。
開発工数を、第３の従来例の開発手法と第２の実施形態
に係る開発手法との間で比較したものである。前述した
説明及び図９のフローから明らかなように、第３の従来
例によると、ＯＴＰメモリ又はフラッシュメモリを同一
のチップに搭載するために必要な派生プロセスが必要に
なるのに対して、第１の実施形態によると、既存のプロ
セスを利用できるので派生プロセスが不要である。ま
た、第３の従来例によると、プロセス世代の交代毎に派
生プロセスが必要になると共にＣＭＯＳと各メモリ部と
は一体化されるためにデザインルールを合わせる必要が
あるので同一世代のプロセスでなければならないが、第
２の実施形態によると、プロセス世代の交代毎に派生プ
ロセスを開発する必要がないと共に、ＣＭＯＳと各メモ
リ部とは別体であるためデザインルールを合わせる必要
がないのでＣＭＯＳと各メモリ部とは同一世代のプロセ
スでなくてもよい。
【００５９】尚、第２の実施形態におけるＯＴＰメモリ
チップ２０２に代えて、消去型又は書換え型の不揮発メ
モリ、例えばフラッシュメモリを用いることができる。
チップ２０２に代えて、消去型又は書換え型の不揮発メ
モリ、例えばフラッシュメモリを用いることができる。
【００６０】（第３の実施形態）図１０は、本発明の第
３の実施形態に係る半導体装置３００の断面構造を示し
ており、該半導体装置３００は、例えばマイコンチップ
よりなる第１の半導体チップ３０１と第２の半導体チッ
プ３０２とが機能面（半導体素子が形成された面）を互
いに対向させた状態でモジュール化されてなる。また、
図１１は第１の半導体チップ３０１の平面構造を示し、
図１２は半導体装置３００の平面構造を示している。
３の実施形態に係る半導体装置３００の断面構造を示し
ており、該半導体装置３００は、例えばマイコンチップ
よりなる第１の半導体チップ３０１と第２の半導体チッ
プ３０２とが機能面（半導体素子が形成された面）を互
いに対向させた状態でモジュール化されてなる。また、
図１１は第１の半導体チップ３０１の平面構造を示し、
図１２は半導体装置３００の平面構造を示している。
【００６１】図１０に示すように、第１の半導体チップ
３０１の機能面に形成された第１のエリア電極パッド３
０３と第２の半導体チップ３０２の機能面に形成された
第２のエリア電極パッド３０４とは接続用バンプ３０５
を介して電気的に接続されており、両者が接続された状
態で、第１の半導体チップ３０１と第２の半導体チップ
３０２とは絶縁樹脂３０６によって固定されている。
３０１の機能面に形成された第１のエリア電極パッド３
０３と第２の半導体チップ３０２の機能面に形成された
第２のエリア電極パッド３０４とは接続用バンプ３０５
を介して電気的に接続されており、両者が接続された状
態で、第１の半導体チップ３０１と第２の半導体チップ
３０２とは絶縁樹脂３０６によって固定されている。
【００６２】また、図１０及び図１２に示すように、第
２の半導体チップ３０２の機能面における周縁部には外
部接続用電極３０７が形成されており、図１１に示すよ
うに、第１の半導体チップ３０１内にはＣＰＵコア３０
８が形成され、第１の半導体チップ３０１の機能面にお
けるＣＰＵコア３０８の周辺部には第１のエリア電極パ
ッド３０３が形成されている。
２の半導体チップ３０２の機能面における周縁部には外
部接続用電極３０７が形成されており、図１１に示すよ
うに、第１の半導体チップ３０１内にはＣＰＵコア３０
８が形成され、第１の半導体チップ３０１の機能面にお
けるＣＰＵコア３０８の周辺部には第１のエリア電極パ
ッド３０３が形成されている。
【００６３】図１３は、第１の半導体チップ３０１の断
面構造を示しており、半導体基板に形成されたトランジ
スタの拡散領域３１０の上には第１層の配線３１１が形
成されている。第１層の配線３１１と第２層の配線３１
２とは第１のコンタクト３１３により接続されており、
第２層の配線３１２と第３層の配線３１４とは第２のコ
ンタクト３１５により接続されている。
面構造を示しており、半導体基板に形成されたトランジ
スタの拡散領域３１０の上には第１層の配線３１１が形
成されている。第１層の配線３１１と第２層の配線３１
２とは第１のコンタクト３１３により接続されており、
第２層の配線３１２と第３層の配線３１４とは第２のコ
ンタクト３１５により接続されている。
【００６４】第３の実施形態の特徴として、第３層の配
線３１４と接続された第１のエリア電極パッド３０３の
上には接続用バンプ３０５が形成されている。すなわ
ち、第１のエリア電極パッド３０３は、機能素子を構成
する配線層の最上層（通常、機能ブロック間の配線であ
るグローバル配線が形成される層）と同一の層に形成さ
れている。
線３１４と接続された第１のエリア電極パッド３０３の
上には接続用バンプ３０５が形成されている。すなわ
ち、第１のエリア電極パッド３０３は、機能素子を構成
する配線層の最上層（通常、機能ブロック間の配線であ
るグローバル配線が形成される層）と同一の層に形成さ
れている。
【００６５】前記のように、第１のエリア電極パッド３
０３と第３層の配線３１４とを同一の配線層に形成する
ためには、第１のエリア電極パッド３０３及び接続用バ
ンプ３０５を微細に形成する必要がある。
０３と第３層の配線３１４とを同一の配線層に形成する
ためには、第１のエリア電極パッド３０３及び接続用バ
ンプ３０５を微細に形成する必要がある。
【００６６】そこで、第３の実施形態においては、バン
プ接続技術として、例えば松下電器産業株式会社が開発
したＭＢＢ（マイクロバンプボンディング）技術を用い
ることにより、３０μｍピッチ以下の微細接続が可能に
なる。
プ接続技術として、例えば松下電器産業株式会社が開発
したＭＢＢ（マイクロバンプボンディング）技術を用い
ることにより、３０μｍピッチ以下の微細接続が可能に
なる。
【００６７】図１４は第３の実施形態に係る半導体装置
３００における第１の半導体チップ３０１の平面構造を
示しており、図１４において、３１６は第１のエリア電
極パッド３０３の下側に形成されている入出力セル（Ｓ
ＣＡＤ）（トランジスタの拡散領域３１０に相当す
る。）である。図１４に示すように、第１のエリア電極
パッド３０３の大きさを微細にすることにより、第３層
の配線３１４を第１のエリア電極パッド３０３同士の間
に形成することが可能になる。例えば、第１のエリア電
極パッド３０３のサイズを２０μｍ角、ピッチを３０μ
ｍとすると、パッド間スペースは１０μｍとなり、１μ
ｍ以下のサブミクロンの幅を持つ第３層の配線３１４を
第１のエリア電極パッド３０３同士の間に形成すること
は十分に可能である。
３００における第１の半導体チップ３０１の平面構造を
示しており、図１４において、３１６は第１のエリア電
極パッド３０３の下側に形成されている入出力セル（Ｓ
ＣＡＤ）（トランジスタの拡散領域３１０に相当す
る。）である。図１４に示すように、第１のエリア電極
パッド３０３の大きさを微細にすることにより、第３層
の配線３１４を第１のエリア電極パッド３０３同士の間
に形成することが可能になる。例えば、第１のエリア電
極パッド３０３のサイズを２０μｍ角、ピッチを３０μ
ｍとすると、パッド間スペースは１０μｍとなり、１μ
ｍ以下のサブミクロンの幅を持つ第３層の配線３１４を
第１のエリア電極パッド３０３同士の間に形成すること
は十分に可能である。
【００６８】また、第１の半導体チップ３０１の第１の
エリア電極パッド３０３と第２の半導体チップ３０２の
第２のエリア電極パッド３０４とを接続用バンプ３０５
を介して接続する際、所定の荷重以下の低荷重接合プロ
セスを採用することにより、第１のエリア電極パッド３
０３の下側に形成された、第１層及び第２層の配線３１
１，３１２、第１及び第２のコンタクト３１３，３１
５、並びにトランジスタの拡散領域３１０に悪影響を与
えないようにすることができる。この場合、接続用バン
プ３０５としては、例えばＩｎなどの柔らかい金属を用
いることが好ましい。
エリア電極パッド３０３と第２の半導体チップ３０２の
第２のエリア電極パッド３０４とを接続用バンプ３０５
を介して接続する際、所定の荷重以下の低荷重接合プロ
セスを採用することにより、第１のエリア電極パッド３
０３の下側に形成された、第１層及び第２層の配線３１
１，３１２、第１及び第２のコンタクト３１３，３１
５、並びにトランジスタの拡散領域３１０に悪影響を与
えないようにすることができる。この場合、接続用バン
プ３０５としては、例えばＩｎなどの柔らかい金属を用
いることが好ましい。
【００６９】以上説明したように、第３の実施形態によ
ると、第１のエリア電極パッド３０３は最上層の配線３
１４とコンタクトを介することなく接続される構造のた
め、第１のエリア電極パッド３０３と第３層の配線３１
４とを同一の配線層に形成することができるので、第１
のエリア電極パッド３０３のための引き回し配線が不要
になる。このため、従来に比べて、引き回し配線のため
の１層分のプロセスコストが不要になると共に、配線層
の追加に伴う歩留まりの低下が避けられるので、最終チ
ップコストを抑制できる。また、機能素子内の入出力ポ
イントから、電極パッド層までの配線引き回しが不要に
なるので、引き回し配線の抵抗負荷が高速動作を妨げる
事態を回避することができる。
ると、第１のエリア電極パッド３０３は最上層の配線３
１４とコンタクトを介することなく接続される構造のた
め、第１のエリア電極パッド３０３と第３層の配線３１
４とを同一の配線層に形成することができるので、第１
のエリア電極パッド３０３のための引き回し配線が不要
になる。このため、従来に比べて、引き回し配線のため
の１層分のプロセスコストが不要になると共に、配線層
の追加に伴う歩留まりの低下が避けられるので、最終チ
ップコストを抑制できる。また、機能素子内の入出力ポ
イントから、電極パッド層までの配線引き回しが不要に
なるので、引き回し配線の抵抗負荷が高速動作を妨げる
事態を回避することができる。
【００７０】（第４の実施形態）図１５は、本発明の第
４の実施形態に係る半導体装置４００の断面構造を示し
ており、該半導体装置４００は、例えばマイコンチップ
などよりなる第１の半導体チップ４０１と第２の半導体
チップ４０２とが機能面を互いに対向させた状態でモジ
ュール化されてなる。
４の実施形態に係る半導体装置４００の断面構造を示し
ており、該半導体装置４００は、例えばマイコンチップ
などよりなる第１の半導体チップ４０１と第２の半導体
チップ４０２とが機能面を互いに対向させた状態でモジ
ュール化されてなる。
【００７１】図１５に示すように、第１の半導体チップ
４０１の機能面に形成された第１のエリア電極パッド４
０３と第２の半導体チップ４０２の機能面に形成された
第２のエリア電極パッド４０４とは接続用バンプ４０５
を介して電気的に接続されており、両者が接続された状
態で、第１の半導体チップ４０１と第２の半導体チップ
４０２とは絶縁樹脂４０６によって固定されている。
４０１の機能面に形成された第１のエリア電極パッド４
０３と第２の半導体チップ４０２の機能面に形成された
第２のエリア電極パッド４０４とは接続用バンプ４０５
を介して電気的に接続されており、両者が接続された状
態で、第１の半導体チップ４０１と第２の半導体チップ
４０２とは絶縁樹脂４０６によって固定されている。
【００７２】図１６は、第１の半導体チップ４０１の機
能ブロックの平面構造の一部を示しており、図１６にお
いて、４１０は第１の半導体チップ４０１の機能面に形
成された機能ブロック例えばＣＰＵコアである。また、
４１１はＣＰＵコア４１０内に形成された例えばデータ
パス部であって、第１のエリア電極パッド４０３はデー
タパス部４１１の内部領域に形成されている。第１のエ
リア電極パッド４０３をデータパス部４１１の内部領域
に配置することにより、信号を必要なポイントから取り
出したり、入力したりすることができるため、余分な配
線遅延の影響を削減することができ、信号のより高速伝
送が可能になるので、ＣＰＵコア４１０のより高速な動
作が可能になる。
能ブロックの平面構造の一部を示しており、図１６にお
いて、４１０は第１の半導体チップ４０１の機能面に形
成された機能ブロック例えばＣＰＵコアである。また、
４１１はＣＰＵコア４１０内に形成された例えばデータ
パス部であって、第１のエリア電極パッド４０３はデー
タパス部４１１の内部領域に形成されている。第１のエ
リア電極パッド４０３をデータパス部４１１の内部領域
に配置することにより、信号を必要なポイントから取り
出したり、入力したりすることができるため、余分な配
線遅延の影響を削減することができ、信号のより高速伝
送が可能になるので、ＣＰＵコア４１０のより高速な動
作が可能になる。
【００７３】図１７は、第１のエリア電極パッド４０３
の部分を拡大して示したものであって、４１２は第１の
エリア電極パッド４０３のＩ／Ｏセル、いわゆるＳＣＡ
Ｄ回路を示している。このように、第１のエリア電極パ
ッド４０３をＳＣＡＤ回路４１２の上に配置することに
より、第１のエリア電極パッド４０３の専有面積を見掛
上無くすことができる。また、第１のエリア電極パッド
４０３をセル上パッドとして設計ライブラリに登録する
ことにより、設計効率を向上させることができる。
の部分を拡大して示したものであって、４１２は第１の
エリア電極パッド４０３のＩ／Ｏセル、いわゆるＳＣＡ
Ｄ回路を示している。このように、第１のエリア電極パ
ッド４０３をＳＣＡＤ回路４１２の上に配置することに
より、第１のエリア電極パッド４０３の専有面積を見掛
上無くすことができる。また、第１のエリア電極パッド
４０３をセル上パッドとして設計ライブラリに登録する
ことにより、設計効率を向上させることができる。
【００７４】（第５の実施形態）図１８は、本発明の第
５の実施形態に係る半導体装置５００の断面構造を示し
ており、該半導体装置５００は、半導体チップ５０１と
回路基板５０２とがモジュール化されてなる。第５の実
施形態は、半導体チップ５０１をいわゆるフリップチッ
プ実装により回路基板５０２に搭載したものである。
５の実施形態に係る半導体装置５００の断面構造を示し
ており、該半導体装置５００は、半導体チップ５０１と
回路基板５０２とがモジュール化されてなる。第５の実
施形態は、半導体チップ５０１をいわゆるフリップチッ
プ実装により回路基板５０２に搭載したものである。
【００７５】回路基板５０２は、一般的な樹脂基板（プ
リント回路基板）、セラミック多層基板又はガラス基板
などよりなる。
リント回路基板）、セラミック多層基板又はガラス基板
などよりなる。
【００７６】図１８に示すように、半導体チップ５０１
の機能面に形成されたエリア電極パッド５０３と回路基
板５０２に形成された電極パッド５０４とは接続用バン
プ５０５を介して電気的に接続されており、両者が接続
された状態で、半導体チップ５０１は回路基板５０２に
絶縁樹脂５０６によって固定されている。
の機能面に形成されたエリア電極パッド５０３と回路基
板５０２に形成された電極パッド５０４とは接続用バン
プ５０５を介して電気的に接続されており、両者が接続
された状態で、半導体チップ５０１は回路基板５０２に
絶縁樹脂５０６によって固定されている。
【００７７】第５の実施形態においても、エリア電極パ
ッド５０３を半導体チップ５０１の内部に配置するエリ
ア型パッドを採用することにより、ペリフェラル型パッ
ドに比べて多ピン化への対応が可能である。
ッド５０３を半導体チップ５０１の内部に配置するエリ
ア型パッドを採用することにより、ペリフェラル型パッ
ドに比べて多ピン化への対応が可能である。
【００７８】
【発明の効果】請求項１の発明に係る半導体装置による
と、第１の半導体チップのマイコンチップ内のＣＰＵコ
アと、第２の半導体チップのエミュレーション機能素子
との距離が短くなるため、信号遅延やノイズの影響が低
減するので、実時間で１００ＭＨｚ以上の高速のエミュ
レーションを行なうことができる。また、異なる品種の
マイコンを開発する際には、ＣＰＵコアが形成されたマ
イコンチップを交換するだけでよく、エミュレーション
機能素子を有する第２の半導体チップとしては同一のも
のを用いることができるため、最初から量産仕様のマイ
コンチップを開発できるので、マイコンチップの開発工
程数及び開発コストが大きく低減する。
と、第１の半導体チップのマイコンチップ内のＣＰＵコ
アと、第２の半導体チップのエミュレーション機能素子
との距離が短くなるため、信号遅延やノイズの影響が低
減するので、実時間で１００ＭＨｚ以上の高速のエミュ
レーションを行なうことができる。また、異なる品種の
マイコンを開発する際には、ＣＰＵコアが形成されたマ
イコンチップを交換するだけでよく、エミュレーション
機能素子を有する第２の半導体チップとしては同一のも
のを用いることができるため、最初から量産仕様のマイ
コンチップを開発できるので、マイコンチップの開発工
程数及び開発コストが大きく低減する。
【００７９】請求項２の発明に係る半導体装置による
と、第１の半導体チップのマイコンチップ内のＣＰＵコ
アと、第２の半導体チップの消去型又は書換え型の不揮
発性メモリとの距離が短くなるので、信号遅延やノイズ
の影響が低減する。また、異なる品種のマイコンを開発
する際には、ＣＰＵコアが形成されたマイコンチップを
交換するだけでよく、不揮発性メモリを有する第２の半
導体チップとしては同一のものを用いることができるた
め、最初から量産仕様のマイコンチップを開発できるの
で、マイコンチップの開発工程数及び開発コストが大き
く低減する。さらに、不揮発性メモリをマイコンチップ
上に搭載するための派生プロセスが不要になると共に、
ＣＰＵコアのＣＭＯＳと不揮発性メモリとのルールを合
わせる必要がないのでＣＭＯＳと不揮発性メモリとは同
一世代のプロセスでなくてもよい。
と、第１の半導体チップのマイコンチップ内のＣＰＵコ
アと、第２の半導体チップの消去型又は書換え型の不揮
発性メモリとの距離が短くなるので、信号遅延やノイズ
の影響が低減する。また、異なる品種のマイコンを開発
する際には、ＣＰＵコアが形成されたマイコンチップを
交換するだけでよく、不揮発性メモリを有する第２の半
導体チップとしては同一のものを用いることができるた
め、最初から量産仕様のマイコンチップを開発できるの
で、マイコンチップの開発工程数及び開発コストが大き
く低減する。さらに、不揮発性メモリをマイコンチップ
上に搭載するための派生プロセスが不要になると共に、
ＣＰＵコアのＣＭＯＳと不揮発性メモリとのルールを合
わせる必要がないのでＣＭＯＳと不揮発性メモリとは同
一世代のプロセスでなくてもよい。
【００８０】請求項３の発明に係る半導体装置による
と、第１の電極パッドの引き回し配線の専用層が不要に
なるため、プロセスコストが低減すると共に歩留まりが
向上するので、半導体装置の製造コストを低減できる。
また、第１の電極パッドの引き回し配線の容量及び抵抗
負荷が低減するので、半導体装置の動作速度を高速化す
ることができる。
と、第１の電極パッドの引き回し配線の専用層が不要に
なるため、プロセスコストが低減すると共に歩留まりが
向上するので、半導体装置の製造コストを低減できる。
また、第１の電極パッドの引き回し配線の容量及び抵抗
負荷が低減するので、半導体装置の動作速度を高速化す
ることができる。
【００８１】請求項４の発明に係る半導体装置による
と、第１の電極パッドは、第１の機能素子を構成する機
能ブロックの周辺部領域の上に形成され且つ機能ブロッ
クに対して第１の半導体チップの外部と信号の入出力を
行なうため、機能ブロックと第１の電極パッドとの距離
が極めて短くなるので、容量及び抵抗負荷が低減すると
共に、機能ブロックと第１の電極パッドとを１つの設計
ライブラリとして登録できるので、半導体装置の設計効
率が向上する。
と、第１の電極パッドは、第１の機能素子を構成する機
能ブロックの周辺部領域の上に形成され且つ機能ブロッ
クに対して第１の半導体チップの外部と信号の入出力を
行なうため、機能ブロックと第１の電極パッドとの距離
が極めて短くなるので、容量及び抵抗負荷が低減すると
共に、機能ブロックと第１の電極パッドとを１つの設計
ライブラリとして登録できるので、半導体装置の設計効
率が向上する。
【００８２】請求項５の発明に係る半導体装置による
と、第１の電極パッドは、第１の機能素子を構成する機
能ブロックの内部領域の上に形成され且つ機能ブロック
に対して第１の半導体チップの外部と信号の入出力を行
なうため、機能ブロックと第１の電極パッドとの距離が
極めて短くなるので、容量及び抵抗負荷が低減すると共
に、機能ブロックと第１の電極パッドとを１つの設計ラ
イブラリとして登録でき、半導体装置の設計効率が向上
する。
と、第１の電極パッドは、第１の機能素子を構成する機
能ブロックの内部領域の上に形成され且つ機能ブロック
に対して第１の半導体チップの外部と信号の入出力を行
なうため、機能ブロックと第１の電極パッドとの距離が
極めて短くなるので、容量及び抵抗負荷が低減すると共
に、機能ブロックと第１の電極パッドとを１つの設計ラ
イブラリとして登録でき、半導体装置の設計効率が向上
する。
【００８３】請求項６の発明に係る半導体装置による
と、第１の半導体チップはマイコンチップであり、機能
ブロックはＣＰＵコアであるため、ＣＰＵコアの動作速
度を高速化できると共にＣＰＵコアと第１の電極パッド
とを１つの設計ライブラリとして登録することができ
る。
と、第１の半導体チップはマイコンチップであり、機能
ブロックはＣＰＵコアであるため、ＣＰＵコアの動作速
度を高速化できると共にＣＰＵコアと第１の電極パッド
とを１つの設計ライブラリとして登録することができ
る。
【００８４】請求項７の発明に係る半導体装置による
と、第１の電極パッドは、第１の機能素子を構成する信
号入出力回路素子の上に形成されているため、第１の電
極パッドの占有面積を見掛上無くすことができると共
に、第１の電極パッドを信号入出力回路素子上のパッド
として設計ライブラリに登録をすることができる。
と、第１の電極パッドは、第１の機能素子を構成する信
号入出力回路素子の上に形成されているため、第１の電
極パッドの占有面積を見掛上無くすことができると共
に、第１の電極パッドを信号入出力回路素子上のパッド
として設計ライブラリに登録をすることができる。
【００８５】請求項８の発明に係る半導体装置による
と、第１の半導体チップはＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有するマイコンチップであり、第２の半導体
チップはエミュレーション機能素子を有しているため、
請求項１の発明の効果と請求項３の発明の効果とを合わ
せ持つことができる。
と、第１の半導体チップはＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有するマイコンチップであり、第２の半導体
チップはエミュレーション機能素子を有しているため、
請求項１の発明の効果と請求項３の発明の効果とを合わ
せ持つことができる。
【００８６】請求項９の発明に係る半導体装置による
と、第１の半導体チップはＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有するマイコンチップであり、第２の半導体
チップは消去型又は書換え型の不揮発性メモリを有して
いるため、請求項２の発明の効果と請求項３の発明の効
果とを合せ持つことができる。
と、第１の半導体チップはＣＰＵコア、周辺回路及び内
蔵ＲＡＭを有するマイコンチップであり、第２の半導体
チップは消去型又は書換え型の不揮発性メモリを有して
いるため、請求項２の発明の効果と請求項３の発明の効
果とを合せ持つことができる。
【００８７】請求項１０の発明に係る半導体装置による
と、第１の電極パッドの引き回し配線の専用層が不要に
なるため、プロセスコストが低減すると共に歩留まりが
向上するので、半導体装置の製造コストを低減できる。
また、第１の電極パッドの引き回し配線の容量及び抵抗
負荷が低減するので、半導体装置の動作速度を高速化す
ることができる。
と、第１の電極パッドの引き回し配線の専用層が不要に
なるため、プロセスコストが低減すると共に歩留まりが
向上するので、半導体装置の製造コストを低減できる。
また、第１の電極パッドの引き回し配線の容量及び抵抗
負荷が低減するので、半導体装置の動作速度を高速化す
ることができる。
【００８８】請求項１１の発明に係る半導体装置による
と、請求項４の発明と同様、機能ブロックと第１の電極
パッドとの距離が極めて短くなるので、容量及び抵抗負
荷が低減すると共に、機能ブロックと第１の電極パッド
とを１つの設計ライブラリとして登録でき、半導体装置
の設計効率が向上する。
と、請求項４の発明と同様、機能ブロックと第１の電極
パッドとの距離が極めて短くなるので、容量及び抵抗負
荷が低減すると共に、機能ブロックと第１の電極パッド
とを１つの設計ライブラリとして登録でき、半導体装置
の設計効率が向上する。
【００８９】請求項１２の発明に係る半導体装置による
と、請求項５の発明と同様、機能ブロックと第１の電極
パッドとの距離が極めて短くなるので、容量及び抵抗負
荷が低減すると共に、機能ブロックと第１の電極パッド
とを１つの設計ライブラリとして登録でき、半導体装置
の設計効率が向上する。
と、請求項５の発明と同様、機能ブロックと第１の電極
パッドとの距離が極めて短くなるので、容量及び抵抗負
荷が低減すると共に、機能ブロックと第１の電極パッド
とを１つの設計ライブラリとして登録でき、半導体装置
の設計効率が向上する。
【００９０】請求項１３の発明に係る半導体装置による
と、請求項６の発明と同様、ＣＰＵコアの動作速度を高
速化できると共にＣＰＵコアと第１の電極パッドとを１
つの設計ライブラリとして登録することができる。
と、請求項６の発明と同様、ＣＰＵコアの動作速度を高
速化できると共にＣＰＵコアと第１の電極パッドとを１
つの設計ライブラリとして登録することができる。
【００９１】請求項１４の発明に係る半導体装置による
と、請求項７の発明と同様、第１の電極パッドの占有面
積を見掛上無くすことができると共に、第１の電極パッ
ドを信号入出力回路素子上のパッドとして設計ライブラ
リに登録をすることができる。
と、請求項７の発明と同様、第１の電極パッドの占有面
積を見掛上無くすことができると共に、第１の電極パッ
ドを信号入出力回路素子上のパッドとして設計ライブラ
リに登録をすることができる。
【図１】本発明の第１の実施形態に係る半導体装置とし
てのエミュレータの断面図である。
てのエミュレータの断面図である。
【図２】前記エミュレータの機能ブロック図である。
【図３】前記エミュレータが配線基板の上に実装された
状態を示す断面図である。
状態を示す断面図である。
【図４】前記エミュレータが配線基板の上に実装された
状態を示す斜視図である。
状態を示す斜視図である。
【図５】前記エミュレータが実装された配線基板をユー
ザボードの上に搭載する状態を示す斜視図である。
ザボードの上に搭載する状態を示す斜視図である。
【図６】本発明の第１の実施形態及び第２の従来例のエ
ミュレータを用いる場合のマイコン開発のフローを比較
して説明する図である。
ミュレータを用いる場合のマイコン開発のフローを比較
して説明する図である。
【図７】本発明の第２の実施形態に係る半導体装置とし
てのＯＴＰマイコンの機能ブロック図である。
てのＯＴＰマイコンの機能ブロック図である。
【図８】前記ＯＴＰマイコンの断面図である。
【図９】本発明の第２の実施形態及び第２の従来例のＯ
ＴＰマイコンを用いる場合のプロセス開発工数を比較し
て説明する図である。
ＴＰマイコンを用いる場合のプロセス開発工数を比較し
て説明する図である。
【図１０】本発明の第３の実施形態に係る半導体装置の
断面図である。
断面図である。
【図１１】前記第３の実施形態に係る半導体装置を構成
する第１の半導体チップの平面図である。
する第１の半導体チップの平面図である。
【図１２】前記第３の実施形態に係る半導体装置の平面
図である。
図である。
【図１３】前記第３の実施形態に係る半導体装置を構成
する第１の半導体チップの断面図である。
する第１の半導体チップの断面図である。
【図１４】前記第３の実施形態に係る半導体装置を構成
する第１の半導体チップの平面図である。
する第１の半導体チップの平面図である。
【図１５】本発明の第４の実施形態に係る半導体装置の
断面図である。
断面図である。
【図１６】前記第４の実施形態に係る半導体装置を構成
する第１の半導体チップの平面図である。
する第１の半導体チップの平面図である。
【図１７】前記第４の実施形態に係る半導体装置を構成
する第１の半導体チップの第１のエリア電極パッドの平
面図である。
する第１の半導体チップの第１のエリア電極パッドの平
面図である。
【図１８】本発明の第５の実施形態に係る半導体装置の
断面図である。
断面図である。
【図１９】第１の従来例に係る半導体装置であるエミュ
レータの平面図である。
レータの平面図である。
【図２０】第２の従来例に係る半導体装置であるエミュ
レータの平面図である。
レータの平面図である。
【図２１】第３の従来例に係る半導体装置であるＯＴＰ
マイコンの平面図である。
マイコンの平面図である。
【図２２】第４の従来例に係る半導体装置の断面図であ
る。
る。
【図２３】前記第４の従来例に係る半導体装置を構成す
る半導体チップの平面図である。
る半導体チップの平面図である。
【図２４】前記第４の従来例に係る半導体装置を構成す
る半導体チップの断面図である。
る半導体チップの断面図である。
１００ エミュレータ １０１ マイコンチップ １０２ エミュレーション機能チップ １０３ 第１の電極パッド １０４ 第２の電極パッド １０５ 接続用バンプ １０６ 絶縁樹脂 １０７ 外部接続用電極 １１１ ＣＰＵコア １１２ 周辺回路 １１３ 内蔵ＲＯＭ １１４ 内蔵ＲＡＭ １１５ エミュレーション制御回路 １１６ 内部バス １１７ エミュレーション用メモリ １１８ トレース用メモリ １２０ 回路基板 １２１ 接続用電極 １２２ ボンディングワイヤ １２５ ユーザボード １２６ ユーザロジック ２００ ＯＴＰマイコン ２０１ マイコンチップ ２０２ ＯＴＰメモリチップ ２０３ 第１の電極パッド ２０４ 第２の電極パッド ２０６ 絶縁樹脂 ２０７ ダイパッド ２０８ 外部接続用電極 ２０９ リードフレーム ２１０ ボンディングワイヤ ２１１ ＣＰＵコア ２１２ 周辺回路 ２１３ 内蔵ＲＯＭ ２１４ 内蔵ＲＡＭ ２１５ ＯＴＰ ２１６ ＯＴＰ制御回路 ２１７ 内部接続バス ３００ 半導体装置 ３０１ 第１の半導体チップ ３０２ 第２の半導体チップ ３０３ 第１のエリア電極パッド ３０４ 第２のエリア電極パッド ３０５ 接続用バンプ ３０６ 絶縁樹脂 ３０７ 外部接続用電極 ３０８ ＣＰＵコア ３１０ トランジスタの拡散領域 ３１１ 第１層の配線 ３１２ 第２層の配線 ３１３ 第１のコンタクト ３１４ 第３層の配線 ３１５ 第２のコンタクト ３１６ 入出力セル ４００ 半導体装置 ４０１ 第１の半導体チップ ４０２ 第２の半導体チップ ４０３ 第１のエリア電極パッド ４０４ 第２のエリア電極パッド ４０５ 接続用バンプ ４０６ 絶縁樹脂 ４１０ ＣＰＵコア ４１１ データパス部 ４１２ ＳＣＡＤ回路 ５００ 半導体装置 ５０１ 第１の半導体チップ ５０２ 回路基板 ５０３ エリア電極パッド ５０４ 電極パッド ５０５ 接続用バンプ ５０６ 絶縁樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山根 一郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 春日 義昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山下 太紀夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 松木 敏夫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (14)
- 【請求項１】 ＣＰＵコア、周辺回路及び内蔵ＲＡＭを
有する一方、エミュレーション機能素子を有しないマイ
コンチップよりなる第１の半導体チップと、該第１の半
導体チップよりも面積が大きく且つエミュレーション機
能素子を有する第２の半導体チップとを備え、 前記第１の半導体チップの電極パッドと前記第２の半導
体チップの電極パッドとはバンプを介して電気的に接続
されていることを特徴とする半導体装置。 - 【請求項２】 ＣＰＵコア、周辺回路及び内蔵ＲＡＭを
有する一方、消去型又は書換え型の不揮発性メモリを有
しないマイコンチップよりなる第１の半導体チップと、
該第１の半導体チップよりも面積が大きく且つ消去型又
は書換え型の不揮発性メモリを有する第２の半導体チッ
プとを備え、 前記第１の半導体チップの電極パッドと前記第２の半導
体チップの電極パッドとはバンプを介して電気的に接続
されていることを特徴とする半導体装置。 - 【請求項３】 第１の機能素子が形成された第１の半導
体チップと、第２の機能素子が形成された第２の半導体
チップとを備え、 前記第１の半導体チップと前記第２の半導体チップと
は、前記第１の機能素子が形成された機能面と前記第２
の機能素子が形成された機能面とが互いに対向するよう
に設けられ、 前記第１の半導体チップの第１の電極パッドと前記第２
の半導体チップの第２の電極パッドとはバンプを介して
電気的に接続されており、 前記第１の電極パッドは、前記第１の機能素子を構成す
る配線層のうちの最上層の配線層と同一の層における前
記第１の機能素子が形成されている領域の上に形成され
ていることを特徴とする半導体装置。 - 【請求項４】 前記第１の電極パッドは、前記第１の機
能素子を構成する機能ブロックの周辺部領域の上に形成
され且つ前記機能ブロックに対して前記第１の半導体チ
ップの外部と信号の入出力を行なうことを特徴とする請
求項３に記載の半導体装置。 - 【請求項５】 前記第１の電極パッドは、前記第１の機
能素子を構成する機能ブロックの内部領域の上に形成さ
れ且つ前記機能ブロックに対して前記第１の半導体チッ
プの外部と信号の入出力を行なうことを特徴とする請求
項３に記載の半導体装置。 - 【請求項６】 前記第１の半導体チップはマイコンチッ
プであり、前記機能ブロックはＣＰＵコアであることを
特徴とする請求項４又は５に記載の半導体装置。 - 【請求項７】 前記第１の電極パッドは、前記第１の機
能素子を構成する信号入出力回路素子の上に形成されて
いることを特徴とする請求項３に記載の半導体装置。 - 【請求項８】 前記第１の半導体チップは、ＣＰＵコ
ア、周辺回路及び内蔵ＲＡＭを有する一方、エミュレー
ション機能素子を有しないマイコンチップであり、 前記第２の半導体チップはエミュレーション機能素子を
有することを特徴とする請求項３に記載の半導体装置。 - 【請求項９】 前記第１の半導体チップは、ＣＰＵコ
ア、周辺回路及び内蔵ＲＡＭを有する一方、消去型又は
書換え型の不揮発性メモリを有しないマイコンチップで
あり、 前記第２の半導体チップは消去型又は書換え型の不揮発
性メモリを有することを特徴とする請求項３に記載の半
導体装置。 - 【請求項１０】 機能素子が形成された半導体チップ
と、該半導体チップがフェイスダウンにより実装された
回路基板とを備え、 前記半導体チップの第１の電極パッドと前記回路基板の
第２の電極パッドとはバンプを介して電気的に接続され
ており、 前記第１の電極パッドは、前記機能素子を構成する配線
層のうちの最上層の配線層と同一の層における前記機能
素子が形成されている領域の上に形成されていることを
特徴とする半導体装置。 - 【請求項１１】 前記第１の電極パッドは、前記機能素
子を構成する機能ブロックの周辺部領域の上に形成され
且つ前記機能ブロックに対して前記半導体チップの外部
と信号の入出力を行なうことを特徴とする請求項１０に
記載の半導体装置。 - 【請求項１２】 前記第１の電極パッドは、前記の機能
素子を構成する機能ブロックの内部領域の上に形成され
且つ前記機能ブロックに対して前記半導体チップの外部
と信号の入出力を行なうことを特徴とする請求項１０に
記載の半導体装置。 - 【請求項１３】 前記半導体チップはマイコンチップで
あり、前記機能ブロックはＣＰＵコアであることを特徴
とする請求項１１又は１２に記載の半導体装置。 - 【請求項１４】 前記第１の電極パッドは、前記機能素
子を構成する信号入出力回路素子の上に形成されている
ことを特徴とする請求項１０に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116138A JPH09152979A (ja) | 1995-09-28 | 1996-05-10 | 半導体装置 |
| KR1019960042467A KR970018485A (ko) | 1995-09-28 | 1996-09-25 | 반도체 장치 |
| US08/721,390 US5805865A (en) | 1995-09-28 | 1996-09-26 | Semiconductor device |
| EP96115479A EP0766311A3 (en) | 1995-09-28 | 1996-09-26 | Semiconductor Chip-on-Chip assembly |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25115295 | 1995-09-28 | ||
| JP7-251152 | 1995-09-28 | ||
| JP8116138A JPH09152979A (ja) | 1995-09-28 | 1996-05-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09152979A true JPH09152979A (ja) | 1997-06-10 |
Family
ID=26454509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116138A Pending JPH09152979A (ja) | 1995-09-28 | 1996-05-10 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5805865A (ja) |
| EP (1) | EP0766311A3 (ja) |
| JP (1) | JPH09152979A (ja) |
| KR (1) | KR970018485A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000022074A (ja) * | 1998-07-03 | 2000-01-21 | Rohm Co Ltd | 半導体装置 |
| JP2002516033A (ja) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 三次元構造メモリ |
| US6777801B2 (en) | 2000-03-17 | 2004-08-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7146543B2 (en) | 2002-09-04 | 2006-12-05 | Renesas Technology Corp. | Semiconductor device mounting chip having tracing function |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6289300B1 (en) * | 1998-02-06 | 2001-09-11 | Analog Devices, Inc. | Integrated circuit with embedded emulator and emulation system for use with such an integrated circuit |
| US6385689B1 (en) | 1998-02-06 | 2002-05-07 | Analog Devices, Inc. | Memory and a data processor including a memory |
| EP0935195A2 (en) | 1998-02-06 | 1999-08-11 | Analog Devices, Inc. | "An integrated circuit with a high resolution analog-to-digital converter, a microcontroller and high density memory and an emulator for an integrated circuit |
| US6701395B1 (en) | 1998-02-06 | 2004-03-02 | Analog Devices, Inc. | Analog-to-digital converter that preseeds memory with channel identifier data and makes conversions at fixed rate with direct memory access |
| US6668242B1 (en) * | 1998-09-25 | 2003-12-23 | Infineon Technologies North America Corp. | Emulator chip package that plugs directly into the target system |
| EP1065718A1 (en) * | 1999-06-17 | 2001-01-03 | Ming-Tung Shen | Semiconductor chip module and method for manufacturing the same |
| DE10030994A1 (de) | 2000-06-30 | 2002-01-17 | Infineon Technologies Ag | Halbleiter-Chip |
| JP2003099414A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3918818B2 (ja) * | 2004-02-16 | 2007-05-23 | ソニー株式会社 | 半導体装置 |
| JP4274013B2 (ja) * | 2004-03-18 | 2009-06-03 | セイコーエプソン株式会社 | 基板接合体の製造方法、基板接合体 |
| JP2006134107A (ja) * | 2004-11-05 | 2006-05-25 | Nec Electronics Corp | マイクロコンピュータチップ及びエミュレータ |
| JP2008033724A (ja) * | 2006-07-31 | 2008-02-14 | Mitsumi Electric Co Ltd | シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法 |
| JP5080762B2 (ja) | 2006-07-31 | 2012-11-21 | ミツミ電機株式会社 | 半導体集積回路装置 |
| JP5110247B2 (ja) * | 2006-07-31 | 2012-12-26 | ミツミ電機株式会社 | 半導体集積回路装置 |
| KR100837554B1 (ko) * | 2006-09-28 | 2008-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US7827336B2 (en) * | 2008-11-10 | 2010-11-02 | Freescale Semiconductor, Inc. | Technique for interconnecting integrated circuits |
| US20100117242A1 (en) * | 2008-11-10 | 2010-05-13 | Miller Gary L | Technique for packaging multiple integrated circuits |
| TWI384603B (zh) | 2009-02-17 | 2013-02-01 | Advanced Semiconductor Eng | 基板結構及應用其之封裝結構 |
| US8619432B2 (en) | 2010-09-30 | 2013-12-31 | International Business Machines Corporation | Implementing high-speed signaling via dedicated printed circuit-board media |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527234A (en) * | 1982-08-02 | 1985-07-02 | Texas Instruments Incorporated | Emulator device including a semiconductor substrate having the emulated device embodied in the same semiconductor substrate |
| US4783690A (en) * | 1983-09-06 | 1988-11-08 | General Electric Company | Power semiconductor device with main current section and emulation current section |
| JPS629642A (ja) * | 1985-07-05 | 1987-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
| JPH025455A (ja) * | 1988-06-24 | 1990-01-10 | Hitachi Ltd | チップオンチップの半導体装置 |
| US4901259A (en) * | 1988-08-15 | 1990-02-13 | Lsi Logic Corporation | Asic emulator |
| EP0486829B1 (en) * | 1990-10-22 | 1997-04-23 | Seiko Epson Corporation | Semiconductor device and semiconductor device packaging system |
| JP3173055B2 (ja) * | 1991-09-05 | 2001-06-04 | 日本電気株式会社 | インサーキットエミュレータ |
| JPH07146803A (ja) * | 1993-11-25 | 1995-06-06 | Matsushita Electric Works Ltd | 表面実装型の集積回路へのエミュレータの接続装置 |
| US5604888A (en) * | 1994-04-07 | 1997-02-18 | Zycad Corporation | Emulation system employing motherboard and flexible daughterboards |
| US5546562A (en) * | 1995-02-28 | 1996-08-13 | Patel; Chandresh | Method and apparatus to emulate VLSI circuits within a logic simulator |
-
1996
- 1996-05-10 JP JP8116138A patent/JPH09152979A/ja active Pending
- 1996-09-25 KR KR1019960042467A patent/KR970018485A/ko not_active Application Discontinuation
- 1996-09-26 EP EP96115479A patent/EP0766311A3/en not_active Withdrawn
- 1996-09-26 US US08/721,390 patent/US5805865A/en not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002516033A (ja) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 三次元構造メモリ |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
| US8933570B2 (en) | 1997-04-04 | 2015-01-13 | Elm Technology Corp. | Three dimensional structure memory |
| US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
| JP2000022074A (ja) * | 1998-07-03 | 2000-01-21 | Rohm Co Ltd | 半導体装置 |
| US6777801B2 (en) | 2000-03-17 | 2004-08-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US6905913B2 (en) | 2000-03-17 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7414320B2 (en) | 2000-03-17 | 2008-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US7146543B2 (en) | 2002-09-04 | 2006-12-05 | Renesas Technology Corp. | Semiconductor device mounting chip having tracing function |
| US7490271B2 (en) | 2002-09-04 | 2009-02-10 | Renesas Technology Corp. | Semiconductor device mounting chip having tracing function |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0766311A2 (en) | 1997-04-02 |
| KR970018485A (ko) | 1997-04-30 |
| EP0766311A3 (en) | 1998-11-11 |
| US5805865A (en) | 1998-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09152979A (ja) | 半導体装置 | |
| US7300816B2 (en) | Method of sensor packaging | |
| US7892865B2 (en) | Method of manufacturing a single chip semiconductor integrated circuit device including a mask ROM in a short time | |
| JP2001267488A (ja) | 半導体装置 | |
| JP5110247B2 (ja) | 半導体集積回路装置 | |
| US7199469B2 (en) | Semiconductor device having stacked semiconductor chips sealed with a resin seal member | |
| JP5080762B2 (ja) | 半導体集積回路装置 | |
| JP5293940B2 (ja) | 半導体集積回路装置およびその試験方法 | |
| JPH11176901A (ja) | エミュレーション回路装置の製造方法および２つの集積回路を有する装置 | |
| US7521918B2 (en) | Microcomputer chip with function capable of supporting emulation | |
| JP5166903B2 (ja) | 半導体装置 | |
| JP5311078B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100699838B1 (ko) | 롬 인터페이스 용 패드를 구비하는 반도체장치 | |
| JP5234298B2 (ja) | シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法 | |
| JP2000049287A (ja) | 半導体集積回路装置 | |
| US7883940B1 (en) | Ball grid array including redistribution layer, packaged integrated circuit including the same, and methods of making and using the same | |
| JP2004007017A (ja) | 半導体装置 | |
| JP2002026061A (ja) | 半導体集積回路、半導体パッケージ及び情報処理機器 | |
| JP2004096123A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020521 |