JP3918818B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の半導体チップを積層して構成される半導体装置に関する。
従来、複数の半導体チップを、３次元方向（高さ方向）に積層して１つのパッケージに集積化するＳＩＰ（System in package）技術が開発されている。図５及び図６は、従来のこの種の半導体装置の構成例を示した図である。図５は断面で示してあり、図６は上から見た平面図である。この例では、第１のチップ１０の上に、第２のチップ２０を積層するようにしてあり、第１のチップ１０内には、メモリ（ＤＲＡＭ）１１などが集積回路として構成させてあり、第２のチップ２０には、ＣＰＵ（中央制御ユニット）ブロック２１などが集積回路で構成させてある。また、第１のチップ１０は、第２のチップ２０よりも若干大きなサイズとしてある。
第１のチップ１０内のメモリ１１は、複数個のＤＲＡＭで構成してあり、その複数個のＤＲＡＭを選択するセレクタ１２が用意してあり、メモリ１１が、セレクタ１２を介して第２のチップ２０側のＣＰＵブロック２１と接続される構成としてある。ＣＰＵブロック２１側にも、セレクタを有する。これらのセレクタを介した接続構成の詳細については後述するが、各セレクタは、データを一時的に保持するレジスタ機能も有する。
このメモリ１１とＣＰＵブロック２１とを接続するための構成としては、図６に示すように、第１のチップ１０側に、セレクタ１２と内部配線で接続されたパッド１３ａを用意して、第２のチップ２０側に、ＣＰＵブロック２１と内部配線で接続されたパッド２２ａを用意する。そして、第１のチップ１０側のパッド１３ａと、第２のチップ２０側のパッド２２ａとを、銅線などのワイヤ３１で接続する。なお、図６では説明を簡単にするために、パッド１３ａ，２２ａとワイヤ３１は、１組だけを示してあるが、実際には複数個配置してあり、パラレルデータの転送が行なえる構成としてある。
また、ＣＰＵブロック２１と外部とを接続するために、ＣＰＵブロック２１と内部配線で接続されたパッド２２ｂを、第２のチップ２０側に所定数用意する。第１のチップ１０側には、各パッド２２ｂと近接した位置にパッド１３ｂを所定数用意し、さらに、第１のチップ１０の周縁部に、パッド１３ｂと内部配線で接続されたパッド１３ｃを所定数用意する。そして、第２のチップ２０側のパッド２２ｂと、第１のチップ１０側のパッド１３ｂとを、ワイヤ３１で接続し、第１のチップ１０の周縁部のパッド１３ｃを、ワイヤ３２でパッケージ（図示せず）側の電極と接続する。
ここで、第２のチップ２０側のＣＰＵブロック２１と、第１のチップ１０側のメモリ１１との従来の接続状態の例を、図７に示す。図７の例では、メモリ１１として、４個のＤＲＡＭ１１ａ，１１ｂ，１１ｃ，１１ｄで構成される例としてあり、各ＤＲＡＭ１１ａ〜１１ｄが、チップ１０内の内部配線を介してレジスタ及びセレクタ１２と接続してある。セレクタ１２は、チップ１０，２０間を接続したワイヤ３１を介して、ＣＰＵブロック２１側のレジスタ及びセレクタ２１ａと接続してあり、レジスタ及びセレクタ２１ａが、ＣＰＵブロック２１内の回路と内部配線を介して接続してある。
この図７に示すように、レジスタ及びセレクタ１２，２１ａを介して、ＣＰＵブロック２１側とＤＲＡＭ１１ａ〜１１ｄ側とを接続して、４つのＤＲＡＭ１１ａ〜１１ｄの読出し又は書き込みを選択的に行なうと共に、さらに選択された１つのＤＲＡＭの中でも分割して、読出し又は書き込みを行なうようにしてある。例えば、１つのＤＲＡＭで本来は１２８ビットのデータをパラレルで読出し又は書き込みを行なう場合に、両セレクタ１２，２１ａの間は、３２本のワイヤで接続して、１２８ビットの読出し又は書き込みを、４回に分割して行なう構成とする。
特許文献１には、このような構成で複数の半導体チップを積層させることについての開示がある。
特開平８−１６７７０３号公報
ところで、図５〜図７に示した構成では、第１のチップ１０のＣＰＵブロックと、第２のチップ２０のメモリとの接続として、レジスタ及びセレクタを介した接続としてあるが、これは、両チップ１０，２０間を接続するワイヤ３１（及びそのワイヤを接続するパッド）を、比較的少ない数として、２つのチップ部品の間を接続するワイヤを少なくするためである。ワイヤの本数が増えると、チップ部品間の接続作業に手間がかかり、好ましくない。また、チップ上にパッドを配置できる面積にも限りがあるので、接続できる数そのものに物理的な制約があるためでもある。
ところが、上述したようにセレクタを介して接続して分割して書込みや読出しを行なうようにすると、それだけメモリへのアクセスに時間がかかる問題がある。アクセスに要する時間を短縮するためには、データの転送レートを上げる必要があるが、ワイヤで接続した場合には、ワイヤ部分のインダクタンス成分が大きいため、転送レートの高速化で波形に歪みが発生し易くなる問題があり、また不要輻射が増えたり、消費電力の増加にもつながる。
また、このように２つのチップを積層接続した場合には、一方のチップ内部の回路ブロックをパッケージ側の電極と接続するためだけに、他方のチップ部品にワイヤで接続する必要があり、接続構成が複雑化する問題があった。具体的には、例えば図５，図６の例では、第２のチップ２０側のＣＰＵブロック２１を、パッケージ側の電極と接続するために、パッド２２ｂ，ワイヤ３１，パッド１３ｂで、第１のチップ１０側の内部配線に接続し、さらに、その第１のチップ１０の周縁部のパッド１３ｃからワイヤでパッケージ側の電極と接続する構成としてあり、接続構成が複雑であった。また、このようなＣＰＵブロック２１とパッケージ側の電極とを接続するためのワイヤ（ワイヤ３１の一部）と、ＣＰＵブロック２１とメモリ１１とを接続するためのワイヤ（ワイヤ３１の一部）とが、近接して配置されていると、上述した不要輻射の影響を相互に受けて、特性上好ましくない。
本発明の目的は、複数の半導体チップを積層した場合に、接続構成を簡単することができると共に、特性的にも良好な特性とすることができる半導体装置を提供することにある。
本発明は、複数のメモリ素子を有する第１の半導体チップとＣＰＵブロックを有する第２の半導体チップとを積層して構成される半導体装置において、第１の半導体チップと第２の半導体チップとの間の接続については、微小バンプ接続を行なう構成として、その微小バンプ接続で、第１の半導体チップ内の回路ブロックと第２の半導体チップ内の回路ブロックとを接続すると共に、第２の半導体チップ内の回路ブロックを第１の半導体チップを介して外部電極と接続するための接続についても、微小バンプ接続で行なうようにしたものである。この場合に、第１及び第２の半導体チップの一部の電極部をチップの周辺部の近傍に配置し、他の電極部をチップの中央部の近傍に配置したものである。
このようにしたことで、２つの半導体チップの間の接続を、微小バンプ接続で簡単かつ良好に接続できるようになる。微小バンプ接続の場合、１つの端子の接続に要する面積がワイヤ接続の場合に比べて少なく、端子数を増やすことが可能になる。
本発明によると、２つの半導体チップの間の接続を、微小バンプ接続で接続したので、２つの半導体チップの間を簡単に多数の端子数で接続できるようになる。従って、例えば第１の半導体チップにメモリの回路ブロックを設け、第２の半導体チップに制御部の回路ブロックを設けて、制御部とメモリとを接続する場合に、メモリへの書込みや読出しを行なうのに必要なビット数で接続することが可能になり、メモリを選択するためのセレクタなどを設ける必要がなく、構成を簡単にすることができる。
また、例えば第１の半導体チップ内の回路ブロックと、第２の第１の半導体チップ内の回路ブロックとを微小バンプ接続するための電極部と、それ以外の微小バンプ接続するための電極部とを、チップ上の異なる位置に配置したことで、２つの半導体チップ内の回路ブロック間でのデータ転送と、半導体装置の外部とのデータ転送とが、全く干渉しない状態で行なえる配置とすることが可能になり、良好な特性の半導体装置とすることができる。
以下、本発明の一実施の形態を、図１〜図４を参照して説明する。
図１及び図２は、本例の半導体装置の構成を、２つのチップ１００，２００を接合する前の状態で示した図であり、図１は断面図として示し、図２は斜視図として示してある。また、図３は、チップ１００を図２とは反転させて示してある。
本例においては、第１のチップ１００の上に、第２のチップ２００を積層するようにしてあり、第１のチップ１００内には、メモリであるＤＲＡＭ１１１，１１２，１１３，１１４などが集積回路として構成させてあり、第２のチップ２００には、ＣＰＵ（中央制御ユニット）ブロック２１０などが集積回路で構成させてある。また、第１のチップ１００は、第２のチップ２００よりも若干大きなサイズとしてある。第１のチップ１００内の４個のＤＲＡＭ１１１〜１１４は、第２のチップ２００側のＣＰＵブロック２１０と微小バンプ付きの電極１２１，２２１を介して直接接続する構成としてある。
この第１のチップ１００内の４個のＤＲＡＭ１１１〜１１４を、第２のチップ２００側のＣＰＵブロック２１０とを接続する微小バンプ付きの電極１２１については、図２に示すように、第１のチップ１００のほぼ中央に、所定のピッチでマトリクス状に多数配置してある。
また、図３に示すように、第２のチップ２００の中央部にも、第１のチップ１００側のマトリクス状の電極１２１と同じ個数かつ同じ配列で、同様のサイズの導電部材の突起で構成された微小バンプ付きの電極２２１を設けてある。電極１２１，２２１は、１個の電極が、例えば約３０μｍの直径の導電部材の突起で構成されたバンプを有し、ＳｎＡｇなどでメッキを施してある。後述する微小バンプ付きの他の電極１２２，２２２についても、同様の構成である。
そして、第１のチップ１００の上に第２のチップ２００を取付ける際には、第１のチップ１００側の微小バンプ付電極１２１と第２のチップ２００側の微小バンプ付電極２２１とを、位置に正確を一致させて接触させた上で、加熱などの固定処理を行ない、接触した微小バンプ同士を電気的に導通させた状態で固定させる。このように固定させることで、例えば図１に示すように、第１のチップ１００内のＤＲＡＭ１１１は、内部配線１０１と微小バンプ付電極１２１，２２１と内部配線２０１を介してＣＰＵブロック２１０と接続される。第１のチップ１００内のＤＲＡＭ１１２は、内部配線１０２と微小バンプ付電極１２１，２２１と内部配線２０２を介してＣＰＵブロック２１０と接続される。第１のチップ１００内のＤＲＡＭ１１３は、内部配線１０３と微小バンプ付電極１２１，２２１と内部配線２０３を介してＣＰＵブロック２１０と接続される。第１のチップ１００内のＤＲＡＭ１１４は、内部配線１０４と微小バンプ付電極１２１，２２１と内部配線２０４を介してＣＰＵブロック２１０と接続される。
本例の場合には、ＣＰＵブロック２１０と各ＤＲＡＭ１１１〜１１４の入力バス及び出力バスを、それぞれのＤＲＡＭで必要なビット幅で個別に用意してある。例えばバスのビット幅が１２８ビットであるとすると、ＤＲＡＭ１個当たり入力バスと出力バスとで１２８ビットずつ、合計で２５６ビット幅が必要で、さらにＤＲＡＭが４個配置してあるため、２５６×４＝１０２４ビットのバス幅が必要である。従って、第１のチップ１００側の微小バンプ付電極１２１と、第２のチップ２００側の微小バンプ付電極２２１は、それぞれが少なくとも１０２４個配置されている。実際には、制御データなどのやり取りを行なうラインも必要であるので、さらにそれよりも多い数の微小バンプ付電極１２１，２２１を配置してある。
また、第２のチップ２００内のＣＰＵブロック２１０は、第１のチップ１００に取付けられたワイヤ３０１を介して、チップ１００，２００を収納したパッケージ（図示せず）に取付けられた電極と接続する構成としてあり、この接続のために、例えばＣＰＵブロック２１０と内部配線２０５（図１参照）で接続された微小バンプ付き電極２２２を用意する。この微小バンプ付き電極２２２については、図３に示すように、第２のチップ２００の周縁部に配置してある。この微小バンプ付き電極２２２についても、数百からそれ以上の個数を有する。
そして、この微小バンプ付き電極２２２と対向する第１のチップ１００側の位置にも、微小バンプ付き電極１２２を同じ個数配置する。この微小バンプ付き電極１２２は、第１のチップ１００の内部配線１０５（図１参照）を介して、第１のチップ１００の周縁部に配置した導電部材で構成される複数のパッド１３１に個別に接続してある。それぞれのパッド１３１は、図１，図２に示すように、それぞれ別のワイヤ３０１を介してパッケージ側の電極（図示せず）とワイヤボンド接続を行なう。
上述した第１のチップ１００と第２のチップ２００との接続作業時には、両チップ１００，２００の周縁部の微小バンプ付き電極１２２，２２２についても、同時に接続される。
図４は、本例の第１のチップ１００内の各ＤＲＡＭ１１１〜１１４と、第２のチップ２００内のＣＰＵブロック２１０との回路的な接続状態を示したブロック図である。本例の場合には、既に説明したように、各ＤＲＡＭ１１１〜１１４が必要な入力バス及び出力バス（それぞれ例えば１２８ビット幅）を、個別にＣＰＵ２１１と接続してある。従って、図７に示した従来例で必要であったレジスタやセレクタは不要であり、ＣＰＵ２１０が直接的に各ＤＲＡＭ１１１〜１１４とアクセスできることになる。
また、ＣＰＵブロック２１０内には、制御部であるＣＰＵ２１１の他に、ＳＲＡＭ２１２，データ入出力用のインターフェース２１３，アナログ／デジタル変換器２１４などを有し、ＣＰＵブロック２１０内のこれらの回路に接続されたバスなどの信号線が、必要なビット数で、微小バンプ付き電極１２２，２２２とパッド１３１とワイヤ３０１を介してパッケージ側の電極と接続されるようにしてある。
以上説明した本例の構成の半導体装置によると、第１のチップ１００内の複数のメモリ素子１１１〜１１４と、第２のチップ内のＣＰＵブロック２１０とが、それぞれのメモリ素子が入力バス及び出力バスとして必要なビット幅で直接的に接続され、レジスタやセレクタを介した接続でないので、制御構成が簡単であると共に、必要なデータをダイレクトで入出力させることができ、転送レートをそれほど高くしなくても、２つのチップ間で迅速にデータのやり取りが行なえる。また、転送レートの高速化が必要ないことと、セレクタなどが不要の点から、消費電力を抑えることもできる。
さらに、このメモリ素子１１１〜１１４とＣＰＵブロック２１０との間でデータの入出力を行なうための微小バンプ付き電極１２１，２２１を、それぞれのチップ１００，２００のほぼ中央部に配置し、ＣＰＵブロック２１０をパッケージに取付けられた電極と接続するための微小バンプ付き電極１２２，２２２を周縁部に配置して、離れた位置（異なる位置）としたことで、ＣＰＵブロック２１０とメモリ素子１１１〜１１４との間でやり取りされるデータと、ＣＰＵブロック２１０とパッケージの外部との間でやり取りされるデータとの干渉を防止でき、半導体装置としての電気的な特性を優れたものにすることができる。
なお、上述した実施の形態では、第１のチップ側にＤＲＡＭを配置し、第２のチップ側にＣＰＵブロックを配置するようにしたが、これらの回路ブロックの配置が逆のチップであっても良い。また、それぞれのチップに、制御部であるＣＰＵブロックやメモリ素子であるＤＲＡＭ以外の回路ブロックを配置して、両チップ間の回路ブロックを微小バンプを介して直接接続するようにしても良い。
本発明の一実施の形態による断面構造の例を示した断面図である。 本発明の一実施の形態による接合前の状態の例を示した斜視図である。 本発明の一実施の形態による第２のチップを、図１，図２と反転した状態で示した斜視図である。 本発明の一実施の形態の装置の回路ブロックの接続例を示したブロック図である。 従来の半導体装置の断面構造の例を示した断面図である。 従来の半導体装置の例を示した平面図である。 従来の半導体装置のブロック接続例を示したブロック図である。
符号の説明
１０…第１のチップ、１１，１１ａ〜１１ｄ…ＤＲＡＭ、１２…レジスタ及びセレクタ、１３ａ〜１３ｃ…パッド、２０…第２のチップ、２１…ＣＰＵブロック、２１ａ…レジスタ及びセレクタ、２２ａ，２２ｂ…パッド、３１…ワイヤ、１００…第１のチップ、１０１〜１０５…内部配線、１１１〜１１４…ＤＲＡＭ、１２１，１２２…微小バンプ付き電極、１３１…パッド、２００…第２のチップ、２０１〜１０５…内部配線、２１０…ＣＰＵブロック、２１１…ＣＰＵ、２１２…ＳＲＡＭ、２１３…インターフェース、２１４…アナログ／デジタル変換器、２２１，２２２…微小バンプ付き電極、３０１…ワイヤ

Claims (2)

  1. 複数のメモリ素子を有する第１の半導体チップとＣＰＵブロックを有する第２の半導体チップとを積層して構成される半導体装置において、
    前記第１の半導体チップとして、
    外部電極とワイヤ接続するための第１の電極部と、
    前記第２の半導体チップ内のＣＰＵブロックを、前記第１の電極部に接続するための微小バンプを有する第２の電極部と、
    前記第１の半導体チップ内のメモリ素子を、前記第２の半導体チップ内のＣＰＵブロックと接続するための微小バンプを有する第３の電極部とを備え、
    前記第２の半導体チップとして、
    前記第１の半導体チップの第２の電極部と接続するための微小バンプを有する第４の電極部と、
    前記第１の半導体チップの第３の電極部と接続するための微小バンプを有する第５の電極部とを備え、
    前記第１の半導体チップの第２の電極部と、前記第２の半導体チップの第４の電極部は、それぞれのチップの周辺部の近傍に配置し、
    前記第１の半導体チップの第３の電極部と、前記第２の半導体チップの第５の電極部は、それぞれのチップの中央部の近傍に配置した
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第３及び第５の電極部を構成する微小バンプは、少なくとも前記第１の半導体チップが有するメモリ素子の並列に読出し又は書き込みを行なうビット数に対応した数だけ配置した
    半導体装置。
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KR100837554B1 (ko) * 2006-09-28 2008-06-12 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100843214B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117252A (ja) * 1982-12-24 1984-07-06 Hitachi Micro Comput Eng Ltd 半導体装置
JPH05109977A (ja) * 1991-10-18 1993-04-30 Mitsubishi Electric Corp 半導体装置
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5838603A (en) * 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
JPH09152979A (ja) * 1995-09-28 1997-06-10 Matsushita Electric Ind Co Ltd 半導体装置
JPH10200062A (ja) 1997-01-04 1998-07-31 T I F:Kk 半導体装置
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
TW456005B (en) 1999-10-12 2001-09-21 Agilent Technologies Inc Integrated circuit package with stacked dies
DE10142119B4 (de) * 2001-08-30 2007-07-26 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung

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