CN104699639B - 电路板及电子设备 - Google Patents

Abstract

本发明公开了一种电路板及电子设备，所述电子设备包括处理芯片，设置于所述电路板上；存储器，设置于所述电路板上，电性连接所述处理芯片；其中，所述存储器中布设有导线，且所述导线连接至所述存储器的管脚，所述管脚能够插入所述处理芯片的管脚口中。

Description

电路板及电子设备

技术领域

本发明涉及计算机技术领域，尤其涉及一种电路板及电子设备。

背景技术

随着电子设备的飞速发展，电子设备在日常生活中应用得越来越广泛。现有的电子设备的功能逐渐丰富如智能手机和PAD等、处理能力的强大，以及随时随地的网络接入，使其变得越来越普及。现有的电子设备向着越来越薄，越来越轻的趋势发展，使得电路板制作的越来越小是现有技术的发展趋势。

但是，现有的电路板通常是通过定制一个总线位宽为128位的内存来使得电路板制作的更小，但是由于内存不能离CPU太近，使得电路板的尺寸进行了限制，进而存在制作的电路板的尺寸存在瓶颈的技术问题。

发明内容

本申请实施例通过提供一种电路板及电子设备，用以解决现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题。

本申请实施例提供了一种电路板，所述电路板包括：处理芯片，设置于所述电路板上；存储器，设置于所述电路板上，电性连接所述处理芯片；其中，所述存储器中布设有导线，且所述导线连接至所述存储器的管脚，所述管脚能够插入所述处理芯片的管脚口中，所述存储器具体为动态随机存储器DRAM，所述DRAM至少包含第一通道和第二通道，总线位宽不小于128位；所述导线包括第一类导线和第二类导线，所述第一类导线的第一端连接所述第一通道对应的总线，所述第一类导线的第二端连接所述存储器的第一组管脚；所述第二类导线的第一端连接所述第二通道对应的总线，且所述第二类导线的第二端连接所述DRAM中的与所述第一组管脚不同的第二组管脚。

可选的，所述第一类导线的第一长度和所述第二类导线的第二长度相同。

可选的，所述存储器与所述处理芯片的距离不大于0.5cm。

本申请另一实施例还提供了一种电子设备，包括：壳体；电路板，设置在所述壳体内，其中，在所述电路板上设置有处理芯片和存储器，且所述存储器电性连接所述处理芯片。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于本申请实施例是在所述存储器中布设导线，且所述导线连接至所述管脚，所述管脚能够插入所述处理芯片的管脚口中，如此，使得原本布设在PCB上的导线而布设在所述存储器中，进而使得所述存储器能够紧邻所述处理芯片，从而能够使得所述电路板能够制的更小，从而解决了现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题，进而实现了制作的电路板更小的技术效果。

附图说明

图1为本申请实施例中电路板的结构图；

图2为现有技术中的电路板的结构图；

图3为本申请实施例中存储器和处理器的连接结构图；

图4为本申请实施例中电子设备的结构图。

具体实施方式

本申请实施例通过提供一种电路板及电子设备，用以解决现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题。

本申请实施例的技术方案为解决上述技术的问题，总体思路如下：

由于本申请实施例是在所述存储器中布设导线，且所述导线连接至所述管脚，所述管脚能够插入所述处理芯片的管脚口中，如此，使得原本布设在PCB上的导线而布设在所述存储器中，进而使得所述存储器能够紧邻所述处理芯片，从而能够使得所述电路板能够制的更小，从而解决了现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题，进而实现了制作的电路板更小的技术效果。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

本申请一实施例提供了一种电路板，所述电路板具体可以为PCB板，下面具体以PCB板为例。

参见图1，PCB板16包括：处理器15，设置于PCB板16上；存储器10，设置于PCB板16上，电性连接处理器15。

其中，处理器15例如可以是CPU，单独的处理芯片等电子设备，进一步的，存储器10例如可以是动态随机存储器(Dynamic Random Access Memory简称DRAM)等电子设备。

其中，存储器10中布设有导线，且所述导线连接至存储器10的管脚，所述管脚能够插入处理器15的管脚口中。下面具体以存储器10为DRAM为例。

其中，为了提高DRAM的运行速度，所述DRAM至少包含第一通道和第二通道，所述DRAM的总线位宽不小于128位，下面具体以DRAM具有双通道为例。

参见图1，存储器10的总线位宽为128bit，且包含第一通道和第二通道，所述第一通道的总线位宽是64bit，所述第二通道的总线位宽也为64bit，由于存储器10具有双通道，相应的，与所述双通道连接的所述导线也具有第一类导线11和第二类导线12，第一类导线11的第一端连接所述第一通道对应的总线，第二端连接存储器10的第一组管脚13；第二类导线12的第一端连接所述第二通道对应的总线，且第二端连接存储器10中的第二组管脚14，其中，第一组管脚13和第二组管脚14不同。

进一步的，为了使得数据在通过所述导线传输更精确以及降低干扰，可以使得第一类导线11中的每一根导线保持等长，使得第一类导线11中的每一根导线的长度均为第一长度例如是1cm、2cm等，同样，也可以使得第二类导线12中的每一根导线保持等长，使得第一类导线12中的每一根导线的长度均为第二长度例如是1cm、2cm等，且所述第一长度和所述第二长度相同，例如在所述第一长度为3cm时，所述第二长度也为3cm。

由于工艺问题，第一类导线11和第二类导线12的长度不可能完全相同，在所述第一长度和所述第二长度之间的差距在正负100密尔(mil)以内，则可以判定所述第一长度与所述第二长度相同。

进一步的，参见图1，第一组管脚13插入处理器15的第一组管脚口18中，第二组管脚14插入处理器15的第二组管脚口17内，其中，第一组管脚口18与第二组管脚口17不同，如此，使得所述导线不用布设在PCB上，可以将存储器10与处理器15的距离进行缩短，导致存储器10与处理器15的距离不大于0.5cm，进而能够缩短PCB板16的长度，使得PCB板16的尺寸也减小。

而且，参见图2，现有技术中，存储器20上设置有第一组管脚23和第二组管脚24，相应的，处理器25上设置第三组管脚28和第四组管脚27，且导线布设在PCB板26上，所述导线包括第一类导线21和第二类导线22，其中，第一类导线21的第一端连接第一组管脚23，第二端连接第三组管脚28,；第二类导线22的第一端连接第二组管脚24，第二端连接第四组管脚27，由于第一类导线21和第二类导线22是在PCB板26上进行绕线，使得PCB板26的高度和长度均有限制。

参见图1，而本申请技术方案中的导线是布设在存储器10中，使得所述导线不会对PCB板16的高度进行限制，进而能够缩短PCB板16的高度，而且使得存储器10和处理器15的距离更近，进而能够缩短PCB板16的长度，由于PCB板16的长度和高度均能够缩短，使得PCB板16尺寸得以减小，在实际应用过程中，电路板的长度能够缩短8mm，高度能够缩短2mm。

下面具体叙述处理器15和存储器11中的总线连接，其中，总线包括数据线和控制线，具体如下：

参见图3，DQ的英文全称是DATA，具体为数据线，CHB的英文全称是Channel B，具体为通道B，即为所述第二通道，DQ CHB 32-63表示通道B的32-63位的数据线，同理DQ CHB 0-31表示通道B的0-31位的数据线，CHA的英文全称是Channel A，具体为通道A，即为所述第一通道，DQ CHA 32-63表示通道A的32-63位的数据线，同理DQ CHA 0-31表示通道A的0-31位的数据线，CAB的英文全称是Command B，具体为控制线B，CAA的英文全称是Command A，具体为控制线A，其中，CHA CAA表示通道A的控制线A，CHA CAB表示通道A的控制线B，CHB CAA表示通道B的控制线A，CHB CAB表示通道B的控制线B。

其中，在存储器11中具有所述第一通道和所述第二通道时，相应的，在处理器15中也具有与之相应的第一通道和第二通道，处理器15中的DQ CHB32-63通过导线30与存储器11中的DQ CHB 32-63连接，处理器15中的DQ CHB 0-31通过导线36与存储器11中的DQ CHB0-31连接，使得处理器15和存取器11中的通道B的数据线相互连接，处理器15中的CHB CAA通过导线31与存储器11中的CHB CAA连接，处理器15中的CHB CAB通过导线37与存储器11中的CHB CAB连接，使得处理器15和存取器11中的通道B的控制线相互连接，进而使得处理器15和存取器11中的通道B能够正常工作。

进一步的，处理器15中的DQ CHA 32-63通过导线34与存储器11中的DQ CHA 32-63连接，处理器15中的DQ CHA 0-31通过导线35与存储器11中的DQ CHA0-31连接，使得处理器15和存取器11中的通道A的数据线相互连接，处理器15中的CHA CAA通过导线33与存储器11中的CHA CAA连接，处理器15中的CHA CAB通过导线32与存储器11中的CHA CAB连接，使得处理器15和存取器11中的通道A的控制线相互连接，进而使得处理器15和存取器11中的通道A能够正常工作，由于通道A和通道B均能正常工作，使得处理器15能够控制存储器11进行相应的数据运算。

如此，由于通道A为所述第一通道，通道B为所述第二通道，使得所述第一导线为导线32、导线33、导线34和导线35，以及所述第二类导线为导线30、导线31、导线36和导线37，基于图3中的导线的布设方式，可以将存储器11中的导线布设的更为简单，直接将对应的控制线和数据线相连即可，无需在PCB板16进行布设导线。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于本申请实施例是在所述存储器中布设导线，且所述导线连接至所述管脚，所述管脚能够插入所述处理芯片的管脚口中，如此，使得原本布设在PCB上的导线而布设在所述存储器中，进而使得所述存储器能够紧邻所述处理芯片，从而能够使得所述电路板能够制的更小，从而解决了现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题，进而实现了制作的电路板更小的技术效果。

本申请一实施例还提供了一种电子设备，所述电子设备例如是平板电脑、智能手机、笔记本电脑等电子设备。

参见图4，所述电子设备包括：壳体401；电路板402，设置在壳体401内，其中，在电路板402上设置有处理芯片403和存储器404，且存储器404电性连接处理芯片403。

其中，处理芯片403例如可以是CPU，单独的处理芯片等电子设备，进一步的，存储器404例如可以是动态随机存储器(Dynamic Random Access Memory简称DRAM)等电子设备。

其中，存储器404中布设有导线，且所述导线连接至存储器404的管脚，所述管脚能够插入处理芯片403的管脚口中。

其中，为了提高DRAM的运行速度，所述DRAM至少包含第一通道和第二通道，所述DRAM的总线位宽不小于128位bit，下面具体以DRAM具有双通道为例。

可选的，所述存储器具体为动态随机存储器DRAM。

可选的，所述DRAM至少包含第一通道和第二通道，总线位宽不小于128位bit。

可选的，所述导线包括第一类导线和第二类导线，所述第一类导线的第一端连接所述第一通道对应的总线，第二端连接所述存储器的第一组管脚；所述第二类导线的第一端连接所述第二通道对应的总线，且第二端连接所述DRAM中的与所述第一组管脚不同的第二组管脚。

可选的，所述第一类导线的第一长度和所述第二类导线的第二长度相同。

可选的，所述存储器与所述处理芯片的距离不大于0.5cm。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于本申请实施例是在所述存储器中布设导线，且所述导线连接至所述管脚，所述管脚能够插入所述处理芯片的管脚口中，如此，使得原本布设在PCB上的导线而布设在所述存储器中，进而使得所述存储器能够紧邻所述处理芯片，从而能够使得所述电路板能够制的更小，从而解决了现有技术在制作电路板时，存在制作的电路板的尺寸存在瓶颈的技术问题，进而实现了制作的电路板更小的技术效果。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种电路板，所述电路板包括：

处理芯片，设置于所述电路板上；

存储器，设置于所述电路板上，电性连接所述处理芯片；

其中，所述存储器中布设有导线，且所述导线连接至所述存储器的管脚，所述管脚能够插入所述处理芯片的管脚口中；

所述存储器具体为动态随机存储器DRAM；所述DRAM至少包含第一通道和第二通道，总线位宽不小于128位；

所述导线包括第一类导线和第二类导线，所述第一类导线的第一端连接所述第一通道对应的总线，所述第一类导线的第二端连接所述存储器的第一组管脚；所述第二类导线的第一端连接所述第二通道对应的总线，且所述第二类导线的第二端连接所述DRAM中的与所述第一组管脚不同的第二组管脚。

2.如权利要求1所述的电路板，其特征在于，所述第一类导线的第一长度和所述第二类导线的第二长度相同。

3.如权利要求1-2任一项所述的电路板，其特征在于，所述存储器与所述处理芯片的距离不大于0.5cm。

4.一种电子设备，其特征在于，包括：

壳体；

如权利要求1-3任一项所述的电路板，设置在所述壳体内，其中，在所述电路板上设置有处理芯片和存储器，且所述存储器电性连接所述处理芯片。