KR20220134433A - 디바이스-대-디바이스 접속을 위한 접지 핀 - Google Patents

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KR20220134433A
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샹 리
조지 버기스
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인텔 코포레이션
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Abstract

본 명세서에 설명되는 예들은 핀 배열에 관련되고, 이는 제1 신호 핀; 제2 신호 핀; 및 제1 및 제2 신호 핀들 사이에 배치되는 다수의 병렬 접지 핀들을 포함한다. 일부 예들에서, 다수의 병렬 접지 핀들은 제1 디바이스에 연결되는 단일 핀 커넥터 및 제2 디바이스에 연결되는 단일 핀 커넥터에 연결된다. 일부 예들에서, 다수의 병렬 접지 핀들의 제1 레그는 제1 신호 핀의 일부에 병렬로 배치되고, 다수의 병렬 접지 핀들의 제2 레그는 제2 신호 핀의 일부에 병렬로 배치된다. 일부 예들에서, 다수의 병렬 접지 핀들은 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 크다.

Description

디바이스-대-디바이스 접속을 위한 접지 핀{GROUND PIN FOR DEVICE-TO-DEVICE CONNECTION}
휘발성 메모리는 디바이스로의 전력이 중단되면 그것의 상태(및 따라서 그것에 저장되는 데이터)가 불확정적인 메모리이다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 하나의 예는 DRAM(Dynamic Random Access Memory), 또는 SDRAM(Synchronous DRAM)과 같은 일부 변형을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(Double Data Rate 버전 3, 2007년 6월 27일 JEDEC(Joint Electronic Device Engineering Council)에 의한 오리지널 릴리스)과 같은 다수의 메모리 기술들과 호환가능할 수 있다. DDR4(DDR 버전 4, JEDEC에 의해 2012년 9월에 공개된 초기 사양), DDR4E(DDR 버전 4), LPDDR3(Low Power DDR 버전 3, JESD209-3B, JEDEC에 의한 2013년 8월자), LPDDR4(LPDDR 버전 4, JESD209-4, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), WIO2(Wide Input/Output 버전 2, JESD229-2, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), HBM(High Bandwidth Memory, JESD325, 2013년 10월에 JEDEC에 의해 처음으로 공개됨), DDR5(DDR 버전 5, JEDEC에 의해 현재 논의중임), LPDDR5(JEDEC에 의해 현재 논의중임), HBM2(HBM 버전 2, JEDEC에 의해 현재 논의중임) 등 또는 메모리 기술들의 조합들, 및 이러한 사양들의 파생들 또는 확장들에 기초하는 기술들.
1:1 신호 대 접지 비율을 갖는 SMT(surface mount connector) 커넥터로서 DDR5 U(unregistered), R(registered), LR(load reduce) DIMM(dual in-line memory module) 커넥터들이 정의된다. 도 1은 1:1 신호-대-접지 핀 (S/G) 비율로 신호 핀들 및 접지 핀들의 배열을 갖는 DDR5 핀아웃의 예를 도시한다. SMT 커넥터 신호 핀들은 신호 핀들 사이의 크로스토크를 감소시키기 위해 2개의 데이터 (DQ) 신호 핀들 사이에 배치되는 하나의 접지 핀으로서 접지 핀들에 의해 차폐된다.
도 2는 커넥터 핀 설계의 다른 도면을 도시한다. 신호 핀들은 DIMM GF(gold fingers)를 대응하는 MB(motherboard) SMT 패드들에 접속한다. 접지 핀들은 신호 핀들 사이에 배치되고, 다른 DIMM 골드 핑거들을 대응하는 MB(motherboard) SMT 패드들에 접속한다.
도 1은 신호 핀들 및 접지 핀들의 배열의 예를 도시한다.
도 2는 커넥터 핀 설계의 다른 도면을 도시한다.
도 3a 내지 도 3g는 접지 핀 및 신호 핀 배열 및 설계의 예들을 도시한다.
도 4는 다양한 실시예들을 사용하는 NEXT(near end cross talk) 및 FEXT(far end cross talk) 감소의 예를 도시한다.
도 5a 및 도 5b는 예시적인 프로세스들을 묘사한다.
도 6은 시스템을 묘사한다.
도 7은 예시적인 환경을 묘사한다.
상이한 신호 핀들을 사용하여 송신되는 신호들은 하나의 신호 핀 상에서 송신되는 신호가 하나 이상의 다른 신호 핀 상에서 송신되는 신호들에 간섭을 야기할 수 있는 크로스 토크를 경험할 수 있다. 일부 경우들에서, 크로스토크는 용량성, 유도성, 또는 전도성 연결에 의해 야기될 수 있다. 일부 경우들에서, 도 1 및 도 2의 예들에서와 같이, 접지 핀은 2개 이상의 인접한 신호 핀들을 사용하여 송신되는 신호들 사이의 크로스 토크에 대한 충분한 보호를 제공하지 않을 수 있고, 신호 간섭은 바람직하지 않은 레벨들에 도달할 수 있다.
단일 접지 핀은 주변 신호 핀들 사이의 크로스 토크에 대한 충분한 보호를 제공하지 않을 수 있다. 해결책은 별개의 신호 핀들에 더 많은 접지 핀들을 추가하는 것 및 MB(motherboard)에서의 접지 핀 및/또는 신호 핀 커넥터 위치들 및 DIMM GF(golden finger) 패드들의 위치들을 변경하는 것을 포함할 수 있다. 그러나, DDR5는 GF(gold fingers) 뿐만 아니라 SMT 패드들에 대한 신호 핀 접속들과 접지 핀 접속들 사이의 물리적 거리들을 갖는 모듈 핀아웃을 정의한다. 따라서, DDR5 일치 시스템들에 대해, 크로스 토크를 감소시키기 위한 더 많은 접지 핀들의 추가는 접지 핀 접속들의 설정된 물리적 배열이 존재하기 때문에 실현가능하지 않을 수 있다.
다양한 실시예들은 DDR5 일치 DIMM 및 마더보드 레이아웃에서 접지 핀 커넥터에 접속할 수 있는 접지 핀의 제1 단부 및 GF 커넥터 위치들에 접속될 수 있는 접지 핀의 제2 단부를 갖는 분할 병렬 접지 핀 레그들을 접지 핀에 제공한다. 제1 신호 핀에 병렬로 연장되도록 제1 접지 핀 레그가 배향될 수 있는 반면, 제2, 상이한, 신호 핀에 병렬로 연장되도록 제2 접지 핀 레그가 배향될 수 있다. 일부 예들에서, 접지 핀은 2개보다 많은 레그들을 포함할 수 있다. 다양한 실시예들은 DDR5 GF 배열들과의 호환성, SMT 패드 레이아웃들의 DDR5 마더보드 설계들과의 호환성, 및 DDR5 DIMM 설계들과의 호환성 및 잠재적으로 개선된 신호-대-접지 비율을 제공한다.
도 3a 내지 도 3g는 접지 핀 및 신호 핀 배열 및 설계의 예들을 도시한다. 도 3a 내지 도 3g는, DIMM 골드 핑거 및 MB SMT 패드에 접속되는, 동일한 접지 핀 위치에서의 2개의 접지 핀들의 예들을 도시한다. 일부 예들에서, 접지 핀 커넥터(302-1)가 레그들(302-1-A 및 302-1-B)를 포함할 수 있다. 제1 접지 핀 레그(302-1-A)가 제1 신호 핀(306-1)의 일부에 병렬로 배치될 수 있다. 제2 접지 핀 레그(302-1-B)가 제2 신호 핀(306-2)의 일부에 병렬로 배치될 수 있다. 접지 핀 커넥터(302-1)가, 하나의 단부에서, MB SMT 패드(304-2)에 그리고, 다른 단부에서, DIMM GF(308-2)에 연결될 수 있다. 신호 핀(306-1)이, 하나의 단부에서, MB SMT 패드(304-1)에 그리고, 다른 단부에서, DIMM GF(308-1)에 연결될 수 있다. 신호 핀(306-2)이, 하나의 단부에서, MB SMT 패드(304-3)에 그리고, 다른 단부에서, DIMM GF(308-3)에 연결될 수 있다.
단일 레그 대신에, 2개의 접지 핀 레그들의 사용은 1:1에서 1:2(또는 1:N의 다른 신호 대 접지 비율들, N은 1보다 큼)로 신호 대 접지 비율을 변경하고 신호 핀들 사이의 크로스토크를 감소시킬 수 있지만, MB SMT 패드들 및 DIMM GF와의 인터페이스들에서 1:1 S/G를 여전히 유지하고 DDR5 일치 MB 및 DIMM 배열들의 사용을 허용한다. 다른 예들에서, 3개, 4개 또는 그 이상과 같은, 2개보다 많은 접지 핀 커넥터 레그들이 사용될 수 있다. 따라서, 2개 이상의 레그들을 갖는 접지 핀이 단일 SMT 및 단일 DIMM GF에 접속할 수 있다. 이러한 접지 핀의 제1 단부는 DIMM에 접속되는 스프링 장전형 GF에 접속할 수 있다. 이러한 접지 핀의 제2 단부는, 마더보드에 접속되는 그리고 다른 보드 트레이스들에 접속되는, SMT에 접속될 수 있다.
본 명세서에 설명되는 접지 핀의 다양한 실시예들은 적어도 DDR3, DDR4, DDR5 뿐만 아니라 DDR4E, LPDDR4, LPDDR5 등 또는 메모리 기술들의 조합들, 및 이러한 사양들의 파생물들 또는 확장들에 기초한 기술들과 일치하는 DIMM들 및 마더보드들로의 접속들에서 사용될 수 있다. 본 명세서에 설명되는 접지 핀의 다양한 실시예들은 접지 핀과 2개의 신호 핀들을 포함하는 디바이스들의 임의의 연결 사이에 접지 핀으로서 사용되어 신호 대 접지 비율을 1:N으로부터 변경할 수 있고, N은 1보다 크다. 예를 들어, 제1 디바이스는 가속기 또는 프로세서를 포함할 수 있고, 제2 디바이스는 메모리 디바이스, 다른 프로세서, 또는 마더보드를 포함할 수 있다.
접지 핀의 다양한 실시예들은, 이에 제한되는 것은 아니지만, 구리, 청동, 합금(예를 들어, 2개 이상의 금속들의 조합), 또는 임의의 전기 또는 광학 신호 전도체 중 하나 이상과 같은, 금속을 스탬핑하고 형성하는 것에 의해 제조될 수 있다. 접지 핀들의 두께 및 접지 핀들의 측면들 사이의 거리는 접지 핀들이 신호 핀들과 접촉하지 않도록 설정될 수 있다. 블랭크 핀 제조는 요구되는 위치들 내에 SMT 및 GF로의 인터페이스가 있는 것을 보장하기 위해 접지 핀 두께를 제어할 수 있다. 일부 예들에서, 접지 핀 레그의 단면의 두께는 대략 0.1mm일 수 있지만, 다른 두께들이 사용될 수 있다. 일부 예들에서, 신호 핀에 병렬인 2개의 접지 핀 커넥터들은 대략 2.6 mm의 길이이다. 접지 핀 레그의 단면은 DIMM GF 접속으로부터 MB SMT 패드 접속으로의 원형, 타원형, 정사각형, 직사각형, 또는 이들의 임의의 조합일 수 있다.
도 3a에 도시되는 바와 같이, 접지 핀이 신호 핀들 사이에 배열되는 2개의 접지 핀 스트랜드들 또는 레그들로 확장되는 경우, 접지 핀들은 신호 핀들의 길이를 따르는 영역에 대해 1:2 신호 대 접지 비율을 제공할 수 있다. 접지 핀이 단일 스트랜드되거나 또는 단일 레그인 경우, 접지 핀은 1:1 신호 대 접지 비율을 제공할 수 있다.
도 3b 내지 도 3g는 골드 핑거들 및 SMT 패드들로의 접속들을 갖는 접지 핀 및 신호 핀 배열들의 상이한 사시도들을 묘사한다. 예를 들어, 도 3b는 신호 핀 및 접지 핀 배열의 예를 묘사한다. 예를 들어, 도 3c는 다수의 레그들을 갖는 접지 핀(352) 다음에 배치되는 신호 핀(350)의 예를 묘사한다. 도 3d는 접지 핀들(352-0 및 352-1)의 반대 측면들에 배열되는 다수의 신호 핀들(350-0 및 350-1)의 예를 묘사한다. 또한, 신호 핀(350-1)이 접지 핀들(352-1, 352-2) 사이에 배치된다. 도 3e 내지 도 3g는 SMT 패드들(360-0 및 360-1) 및 골드 핑거 접속들(364-0 및 364-1)에 관하여 배향되는 신호 핀(366-0) 및 접지 핀들(362-1)의 다른 예시적인 사시도들을 묘사한다. 신호 핀들 및 접지 핀들의 접속들의 형상들 및 방식은 단지 예시적이고, 임의의 형상들 및 접속들이 사용될 수 있다.
도 4는 종래 기술에 비해 다양한 실시예들을 사용하는 NEXT(near end cross talk) 및 FEXT(far end cross talk) 감소의 예를 도시한다. 신호 핀들에 병렬인 다수의 병렬 접지 핀들을 제공하는 다양한 실시예들을 사용하여, NEXT 및 FEXT는 대략 3 내지 5dB 감소될 수 있다.
도 5a는 제1 및 제2 디바이스들 사이의 접속들을 형성하기 위해 사용될 수 있는 예시적인 프로세스를 묘사한다. 502에서, 제1 디바이스의 제1 커넥터가 다수의 병렬 접지 핀 부분들을 갖는 접지 핀에 연결될 수 있다. 일부 예들에서, 접지 핀은 2개 이상의 병렬 접지 핀들을 포함할 수 있다. 일부 예들에서, 제1 디바이스는 마더보드를 포함할 수 있고, 제1 커넥터는 마더보드의 SMT일 수 있다.
504에서, 다수의 병렬 접지 핀 부분들을 갖는 접지 핀이 제2 디바이스의 제1 커넥터에 연결될 수 있다. 일부 예들에서, 제2 디바이스는 메모리 디바이스를 포함하고, 제2 디바이스의 제1 커넥터는 DIMM의 골드 핑거를 포함할 수 있다.
506에서, 제1 신호 핀이 제1 디바이스의 제2 커넥터 및 제2 디바이스의 제2 커넥터에 연결될 수 있다. 일부 예들에서, 마더보드의 제2 커넥터는 SMT를 포함할 수 있다. 일부 예들에서, 메모리 디바이스의 제2 커넥터는 DIMM의 골드 핑거를 포함할 수 있다.
508에서, 제2 신호 핀이 제1 디바이스의 제3 커넥터 및 제2 디바이스의 제3 커넥터에 연결될 수 있다. 일부 예들에서, 마더보드의 제3 커넥터는 SMT를 포함할 수 있다. 일부 예들에서, 메모리 디바이스의 제3 커넥터는 DIMM의 골드 핑거를 포함할 수 있다. 마더보드 및 메모리 디바이스의 제2 및 제3 커넥터들은 마더보드 및 메모리 디바이스의 제1 커넥터의 반대 측면들 상에 있을 수 있다. 일부 예들에서, 2개 이상의 병렬 접지 핀들 중 제1의 것이 제1 신호 핀에 병렬로 배치될 수 있다. 일부 예들에서, 2개 이상의 병렬 접지 핀들 중 제2의 것이 제2 신호 핀에 병렬로 배치될 수 있다. 일부 예들에서, 2개 이상의 병렬 접지 핀들은 대략 1:N의 신호 대 접지 비율을 제공할 수 있고, N은 1보다 크다.
도 5b는 접지 핀 및 신호 핀들을 갖는 디바이스들 사이의 접속을 이용하기 위한 예시적인 프로세스를 묘사한다. 550에서, 다수의 디바이스들 사이에 연결되는 하나 이상의 신호 핀에서 신호들이 송신될 수 있다. 이러한 디바이스들 중 하나는 DIMM을 포함할 수 있고, 이러한 디바이스들 중 다른 것은 마더보드를 포함할 수 있지만, 신호들을 송신 및 수신하는 임의의 전기 디바이스들이 사용될 수 있다.
552에서, 신호 핀들에 병렬로 뻗어 있는 다수의 접지 핀 핑거들을 갖는 접지 핀이 접지 핀 핑거들에 의해 분리되는 신호 핀들을 사용하여 송신되는 신호들 사이의 크로스 토크의 보호 또는 감소를 제공할 수 있다.
도 6은 시스템을 묘사한다. 이러한 시스템은 디바이스들을 접속하기 위한 접지 핀 접속들을 제공하고 1:N의 신호 대 접지 비율을 제공하기 위해 본 명세서에 설명되는 실시예를 사용할 수 있고, N은 1 이상이다. 시스템(600)은, 시스템(600)에 대한 명령어들의 처리, 동작 관리, 및 실행을 제공하는, 프로세서(610)를 포함한다. 프로세서(610)는 임의의 타입의 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit), XPU, 처리 코어, 또는 시스템(600)에 대한 처리를 제공하는 다른 처리 하드웨어, 또는 프로세서들의 조합을 포함할 수 있다. XPU는, CPU, GPU(graphics processing unit), GPGPU(general purpose GPU), 및/또는 다른 처리 유닛들(예를 들어, 가속기들 또는 프로그램가능 또는 고정 기능 FPGA들) 중 하나 이상을 포함할 수 있다. 프로세서(610)는 시스템(600)의 전체 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수-목적 마이크로프로세서, DSP(digital signal processors), 프로그램가능 제어기, ASIC(application specific integrated circuits), PLD(programmable logic devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나 또는 이들을 포함할 수 있다.
하나의 예에서, 시스템(600)은 프로세서(610)에 연결되는 인터페이스(612)를 포함하고, 이는, 메모리 서브시스템(620) 또는 그래픽 인터페이스 컴포넌트들(640), 또는 가속기들(642)과 같은, 더 높은 대역폭의 접속들을 필요로 하는 시스템 컴포넌트들에 대한 더 높은 속도 인터페이스 또는 높은 처리량 인터페이스를 표현할 수 있다. 인터페이스(612)는 인터페이스 회로를 표현하고, 이는 독립형 컴포넌트일 수 있거나 또는 프로세서 다이 상에 통합될 수 있다. 존재하는 경우, 그래픽 인터페이스(640)는 시스템(600)의 사용자에게 시각적 디스플레이를 제공하기 위한 그래픽 컴포넌트들에 인터페이스한다. 하나의 예에서, 그래픽 인터페이스(640)는 사용자에게 출력을 제공하는 HD(high definition) 디스플레이를 구동할 수 있다. 고 해상도는 대략 100 PPI(pixels per inch)이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이들, 4K(초-고 해상도 또는 UHD) 등과 같은 포맷들을 포함할 수 있다. 하나의 예에서, 디스플레이는 터치스크린 디스플레이를 포함할 수 있다. 하나의 예에서, 그래픽 인터페이스(640)는 메모리(630)에 저장된 데이터에 기초하여 또는 프로세서(610)에 의해 실행되는 동작들에 기초하여 또는 양자 모두에 기초하여 디스플레이를 생성한다. 하나의 예에서, 그래픽 인터페이스(640)는 메모리(630)에 저장된 데이터에 기초하여 또는 프로세서(610)에 의해 실행되는 동작들에 기초하여 또는 양자 모두에 기초하여 디스플레이를 생성한다.
가속기들(642)은 프로세서(610)에 의해 액세스되거나 또는 사용될 수 있는 프로그램가능 또는 고정 기능 오프로드 엔진일 수 있다. 예를 들어, 가속기들(642) 중의 가속기는 압축(DC) 능력, PKE(public key encryption)와 같은 암호화 서비스들, 암호, 해시/인증 능력들, 복호화, 또는 다른 능력들 또는 서비스들을 제공할 수 있다. 일부 실시예들에서, 또한 또는 대안적으로, 가속기들(642) 중의 가속기는 본 명세서에 설명되는 바와 같이 필드 선택 제어기 능력들을 제공한다. 일부 경우들에서, 가속기들(642)은 CPU 소켓(예를 들어, CPU를 포함하고 CPU와의 전기적 인터페이스를 제공하는 마더보드 또는 회로 보드에 대한 커넥터)에 통합될 수 있다. 예를 들어, 가속기들(642)은 단일 또는 멀티-코어 프로세서, 그래픽 처리 유닛, 논리 실행 유닛 단일 또는 멀티-레벨 캐시, 프로그램들 또는 스레드들을 독립적으로 실행하기 위해 사용가능한 기능 유닛들, ASIC들(application specific integrated circuits), NNP들(neural network processors), 프로그램가능 제어 로직, 및, FPGA들(field programmable gate arrays)과 같은, 프로그램가능 처리 엘리먼트들을 포함할 수 있다. 가속기들(642)은 다수의 신경 네트워크들, CPU들, 프로세서 코어들, 범용 그래픽 처리 유닛들을 제공할 수 있거나, 또는 그래픽 처리 유닛들은 AI(artificial intelligence) 또는 ML(machine learning) 모델들에 의한 사용을 위해 이용가능하게 될 수 있다. 예를 들어, AI 모델은, 강화 학습 스킴, Q-학습 스킴, 딥-Q 학습, 또는 A3C(Asynchronous Advantage Actor-Critic), 조합 신경 네트워크, 순환 조합 신경 네트워크, 또는 다른 AI 또는 ML 모델 중 임의의 것 또는 그 조합을 사용하거나 또는 포함할 수 있다. 다수의 신경 네트워크들, 프로세서 코어들, 또는 그래픽 처리 유닛들이 AI 또는 ML 모델들에 의한 사용을 위해 이용가능하게 될 수 있다.
메모리 서브시스템(620)은 시스템(600)의 메인 메모리를 표현하고, 프로세서(610)에 의해 실행될 코드, 또는 루틴을 실행함에 있어서 사용될 데이터 값들에 대한 스토리지를 제공한다. 메모리 서브시스템(620)은 ROM(read-only memory), 플래시 메모리, DRAM과 같은 하나 이상의 다양한 RAM(random access memory), 또는 다른 메모리 디바이스들, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스(630)를 포함할 수 있다. 메모리(630)는, 다른 것들 중에서, 시스템(600)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(operating system)(632)를 저장하고 호스팅한다. 추가적으로, 애플리케이션들(634)은 메모리(630)로부터의 OS(632)의 소프트웨어 플랫폼 상에서 실행될 수 있다. 애플리케이션들(634)은 하나 이상의 기능의 실행을 수행하는 그 자신의 연산 로직을 갖는 프로그램들을 표현한다. 프로세스들(636)은 OS(632) 또는 하나 이상의 애플리케이션(634) 또는 조합에 보조 기능들을 제공하는 에이전트들 또는 루틴들을 표현한다. OS(632), 애플리케이션들(634), 및 프로세스들(636)은 시스템(600)에 대한 기능들을 제공하기 위한 소프트웨어 로직을 제공한다. 하나의 예에서, 메모리 서브시스템(620)은 메모리 제어기(622)를 포함하고, 이는 메모리(630)에 커맨드들을 생성하고 발행하기 위한 메모리 제어기이다. 메모리 제어기(622)는 프로세서(610)의 물리적 부분 또는 인터페이스(612)의 물리적 부분일 수 있다는 점이 이해될 것이다. 예를 들어, 메모리 제어기(622)는, 프로세서(610)를 갖는 회로 상에 통합되는, 통합 메모리 제어기일 수 있다.
구체적으로 예시되지는 않았지만, 시스템(600)은 메모리 버스, 그래픽 버스, 인터페이스 버스 등과 같은 디바이스들 사이의 하나 이상의 버스 또는 버스 시스템을 포함할 수 있다는 점이 이해될 것이다. 버스들 또는 다른 신호 라인들은 컴포넌트들을 함께 통신가능하게 또는 전기적으로 연결하거나, 또는 이러한 양자 모두는 컴포넌트들을 통신가능하게 그리고 전기적으로 연결할 수 있다. 버스들은 물리적 통신 라인들, 포인트-투-포인트 접속들, 브리지들, 어댑터들, 제어기들, 또는 다른 회로 또는 조합을 포함할 수 있다. 버스들은, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, Hyper Transport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(Firewire) 중 하나 이상을 포함할 수 있다.
하나의 예에서, 시스템(600)은 인터페이스(614)를 포함하고, 이는 인터페이스(612)에 연결될 수 있다. 하나의 예에서, 인터페이스(614)는 인터페이스 회로를 표현하고, 이는 독립형 컴포넌트들 및 집적 회로를 포함할 수 있다. 하나의 예에서, 다수의 사용자 인터페이스 컴포넌트들 또는 주변기기 컴포넌트들, 또는 양자 모두가 인터페이스(614)에 연결된다. 네트워크 인터페이스(650)는 시스템(600)에게 하나 이상의 네트워크에 걸쳐 원격 디바이스들(예를 들어, 서버 또는 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(650)는 Ethernet 어댑터, 무선 상호접속 컴포넌트들, 셀룰러 네트워크 상호접속 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준들-기반 또는 독점적 인터페이스들을 포함할 수 있다. 네트워크 인터페이스(650)는 동일한 데이터 센터 또는 랙 또는 원격 디바이스에 있는 디바이스에 데이터를 송신할 수 있고, 이는 메모리에 저장된 데이터를 전송하는 것을 포함할 수 있다. 네트워크 인터페이스(650)는 원격 디바이스로부터 데이터를 수신할 수 있고, 이는 수신된 데이터를 메모리에 저장하는 것을 포함할 수 있다. 다양한 실시예들이 네트워크 인터페이스(650), 프로세서(610), 및 메모리 서브시스템(620)과 관련하여 사용될 수 있다.
하나의 예에서, 시스템(600)은 하나 이상의 I/O(input/output) 인터페이스(들)(660)를 포함한다. I/O 인터페이스(660)는 이를 통해 사용자가 시스템(600)과 상호작용하는 하나 이상의 인터페이스 컴포넌트(예를 들어, 오디오, 영숫자, 촉각/터치, 또는 다른 인터페이싱)를 포함할 수 있다. 주변기기 인터페이스(670)는 위에 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(600)에 의존적으로 접속하는 디바이스들을 일반적으로 지칭한다. 의존적 접속은 그 위에 동작이 실행되고, 사용자가 그와 상호작용하는 소프트웨어 플랫폼 또는 하드웨어 플랫폼 또는 양자 모두를 시스템(600)이 제공하는 것이다.
하나의 예에서, 시스템(600)은 데이터를 비휘발성 방식으로 저장하는 스토리지 서브시스템(680)을 포함한다. 하나의 예에서, 특정 시스템 구현들에서, 스토리지(680)의 적어도 특정 컴포넌트들이 메모리 서브시스템(620)의 컴포넌트들과 중첩될 수 있다. 스토리지 서브시스템(680)은, 하나 이상의 자기, 고체 상태, 또는 광학 기반 디스크들, 또는 조합과 같은, 대량의 데이터를 비휘발성 방식으로 저장하기 위한 임의의 종래의 매체일 수 있거나 또는 이를 포함할 수 있는, 스토리지 디바이스(들)(684)를 포함한다. 스토리지(684)는 코드 또는 명령어들 및 데이터(686)를 영구 상태로 보유한다(예를 들어, 시스템(600)에 대한 전력의 중단에도 불구하고 값이 유지된다). 비록 메모리(630)가 전형적적으로 프로세서(610)에 명령어들을 제공하기 위한 실행 또는 동작 메모리이더라도, 스토리지(684)는 일반적으로 "메모리(memory)"인 것으로 고려될 수 있다. 스토리지(684)는 비휘발성인 반면, 메모리(630)는 휘발성 메모리를 포함할 수 있다(예를 들어, 시스템(600)으로의 전력이 중단되면, 데이터의 값 또는 상태는 불확정적임). 하나의 예에서, 스토리지 서브시스템(680)은 스토리지(684)와 인터페이스하는 제어기(682)를 포함한다. 하나의 예에서, 제어기(682)는 인터페이스(614) 또는 프로세서(610)의 물리적 부분이거나, 또는 프로세서(610) 및 인터페이스(614) 양자 모두에서의 회로들 또는 로직을 포함할 수 있다.
휘발성 메모리는 디바이스에 대한 전력이 중단되면 그 상태(및 따라서 그것에 저장된 데이터)가 불확정적인 메모리이다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 하나의 예는 DRAM(Dynamic Random Access Memory), 또는 SDRAM(Synchronous DRAM)과 같은 일부 변형을 포함한다. 휘발성 메모리의 다른 예는 캐시 또는 SRAM(static random access memory)을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(Double Data Rate 버전 3, 2007년 6월 27일 JEDEC(Joint Electronic Device Engineering Council)에 의한 오리지널 릴리스)과 같은 다수의 메모리 기술들과 호환가능할 수 있다. DDR4(DDR 버전 4, JEDEC에 의해 2012년 9월에 공개된 초기 사양), DDR4E(DDR 버전 4), LPDDR3(Low Power DDR 버전 3, JESD209-3B, JEDEC에 의한 2013년 8월자), LPDDR4(LPDDR 버전 4, JESD209-4, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), WIO2(Wide Input/output 버전 2, JESD229-2, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), HBM(High Bandwidth Memory, JESD325, 2013년 10월에 JEDEC에 의해 처음으로 공개됨), LPDDR5(JEDEC에 의해 현재 논의중임), HBM2(HBM 버전 2, JEDEC에 의해 현재 논의중임) 등 또는 메모리 기술들의 조합들, 및 이러한 사양들의 파생들 또는 확장들에 기초하는 기술들. JEDEC 표준들은 www.jedec.org에서 이용가능하다.
NVM(non-volatile memory) 디바이스는 심지어 디바이스에 대한 전력이 중단되더라도 상태가 확정적인 메모리이다. 일부 실시예들에서, NVM 디바이스는, NAND 기술들과 같은, 블록 어드레싱가능 메모리 디바이스, 또는 보다 구체적으로는, 다중-임계 레벨 NAND 플래시 메모리(예를 들어, "SLC"(Single-Level Cell), "MLC"(Multi-Level Cell), "QLC"(Quad-Level Cell), "TLC"(Tri-Level Cell), 또는 일부 다른 NAND)를 포함할 수 있다. NVM 디바이스는 바이트-어드레싱가능한 라이트-인-플레이스(write-in-place) 3차원 크로스 포인트 메모리 디바이스, 또는, 단일 또는 멀티-레벨 PCM(Phase Change Memory) 또는 PCMS(phase change memory with a switch), Intel® OptaneTM 메모리, 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 유리)를 사용하는 NVM 디바이스들, 금속 산화물 베이스, 산소 결손 베이스 및 CB-RAM(Conductive Bridge Random Access Memory)을 포함하는 저항성 메모리, 나노와이어 메모리, 강유전성 랜덤 액세스 메모리(FeRAM, FRAM), 멤리스터 기술을 포함하는 MRAM(magneto resistive random access memory), STT(spin transfer torque)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, MTJ(magnetic tunneling junction) 기반 디바이스, DW(Domain Wall) 및 SOT(Spin Orbit Transfer) 기반 디바이스, 사이리스터 기반 메모리 디바이스, 또는 위의 것 중 임의의 것의 조합, 또는 다른 메모리와 같은, 다른 바이트 어드레싱가능한 라이트-인-플레이스 NVM 디바이스(영구 메모리라고 또한 지칭됨)를 또한 포함할 수 있다.
전원(묘사되지 않음)이 시스템(600)의 컴포넌트들에 전력을 제공한다. 보다 구체적으로는, 전원은 시스템(600)의 컴포넌트들에 전력을 제공하기 위해 시스템(600)에서의 하나의 또는 다수의 전력 공급기에 전형적으로 인터페이스한다. 하나의 예에서, 전력 공급기는 벽 콘센트에 플러그하기 위해 AC-DC(교류-직류) 어댑터를 포함한다. 이러한 AC 전력은 재생가능 에너지(예를 들어, 태양 전력) 전원일 수 있다. 하나의 예에서, 전원은, 외부 AC-DC 컨버터와 같은, DC 전원을 포함한다. 하나의 예에서, 전원 또는 전력 공급기는 충전 필드에 대한 근접을 통해 충전하기 위한 무선 충전 하드웨어를 포함한다. 하나의 예에서, 전원은 내부 배터리, 교류 공급기, 모션-기반 전력 공급기, 태양 전력 공급기, 또는 연료 전지 소스를 포함할 수 있다.
예에서, 시스템(600)은 프로세서들, 메모리들, 스토리지들, 네트워크 인터페이스들, 및 다른 컴포넌트들의 인터커넥트된 계산 슬레드들을 사용하여 구현될 수 있다. PCIe, Ethernet, 또는 광학 인터커넥트들(또는 이들의 조합)과 같은 고속 인터커넥트들이 사용될 수 있다.
도 7은, ToR(Top of Rack) 스위치(704), 포드 관리기(706), 및 복수의 풀링된 시스템 서랍들을 각각 포함하는, 다수의 컴퓨팅 랙들(702)을 환경(700)이 포함하는 것을 묘사한다. 이러한 환경은 디바이스들을 접속하기 위한 접지 핀 접속들을 제공하고 1:N의 신호 대 접지 비율을 제공하기 위해 본 명세서에 설명되는 실시예를 사용할 수 있고, N은 1 이상이다. 일반적으로, 풀링된 시스템 서랍들은 풀링된 계산 서랍들 및 풀링된 스토리지 서랍들을 포함할 수 있다. 선택적으로, 풀링된 시스템 서랍들은 풀링된 메모리 서랍들 및 풀링된 I/O(Input/Output) 서랍들을 또한 포함할 수 있다. 예시된 실시예에서 풀링된 시스템 서랍들은 Intel® XEON® 풀링된 컴퓨터 서랍(708), 및 Intel® ATOMTM 풀링된 계산 서랍(710), 풀링된 스토리지 서랍(712), 풀링된 메모리 서랍(714), 및 풀링된 I/O 서랍(716)을 포함한다. 풀링된 시스템 서랍들 각각은, Ethernet 링크 및/또는 SiPh(Silicon Photonics) 광학 링크와 같은 고속 링크(718)를 통해 ToR 스위치(704)에 접속된다.
컴퓨팅 랙들(702) 중 다수는, 네트워크(720)로의 접속들에 의해 예시되는 바와 같이, 그것들의 ToR 스위치(704)를 통해(예를 들어, 포드-레벨 스위치 또는 데이터 센터 스위치에) 인터커넥트될 수 있다. 일부 실시예들에서, 컴퓨팅 랙들(702)의 그룹들은 포드 관리기(들)(706)를 통해 별개의 포드들로서 관리된다. 일부 실시예들에서, 포드에서의 랙들 전부를 관리하기 위해 단일 포드 관리기가 사용된다. 대안적으로, 포드 관리 동작들을 위해 분산형 포드 관리기들이 사용될 수 있다.
환경(700)은 환경의 다양한 양태들을 관리하기 위해 사용되는 관리 인터페이스(722)를 추가로 포함한다. 이러한 것은 랙 구성을 관리하는 것을 포함하고, 대응하는 파라미터들은 랙 구성 데이터(724)로서 저장된다. 컴퓨팅 랙들을 위해 환경(700)이 사용될 수 있다.
본 명세서에서의 실시예들은, 데이터 센터 및/또는 서버 팜 환경에서 이용되는 것들과 같은 스위치들, 라우터들, 랙들, 및 블레이드 서버들과 같은, 다양한 타입들의 컴퓨팅 및 네트워킹 장비에서 구현될 수 있다. 데이터 센터들 및 서버 팜들에서 사용되는 서버들은 랙-기반 서버들 또는 블레이드 서버들과 같은 어레이화된 서버 구성들을 포함한다. 이러한 서버들은, 사설 인트라넷을 형성하기 위해 LAN들 사이에 적절한 스위칭 및 라우팅 설비들이 있는 LAN들(Local Area Networks)로 서버들의 세트들을 파티셔닝하는 것과 같은, 다양한 네트워크 제공들을 통해 통신에서 인터커넥트된다. 예를 들어, 클라우드 호스팅 설비들은 다수의 서버가 있는 큰 데이터 센터를 전형적으로 이용할 수 있다. 블레이드는 서버-타입 기능들을 수행하도록 구성되는 별개의 컴퓨팅 플랫폼, 즉, "카드 상의 서버(server on a card)"를 포함한다. 따라서, 각각의 블레이드는, 적절한 IC들(integrated circuits) 및 보드에 장착되는 다른 컴포넌트들을 연결하기 위한 내부 배선(예를 들어, 버스들)을 제공하는 메인 인쇄 회로 보드(메인 보드)를 포함하는, 종래의 서버들에 공통인 컴포넌트들을 포함한다.
다양한 예들은, 하드웨어 엘리먼트들, 소프트웨어 엘리먼트들 또는 양자 모두의 조합을 사용하여 구현될 수 있다. 일부 예들에서, 하드웨어 엘리먼트들은 디바이스들, 컴포넌트들, 프로세서들, 마이크로프로세서들, 회로들, 회로 엘리먼트들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC들, PLD들, DSP들, FPGA들, 메모리 유닛들, 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩 셋들 등을 포함할 수 있다. 일부 예들에서, 소프트웨어 엘리먼트들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션 프로그램들, 컴퓨터 프로그램들, 애플리케이션들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들, 프로시저들, 소프트웨어 인터페이스들, API들, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 하드웨어 엘리먼트들 및/또는 소프트웨어 엘리먼트들을 사용하여 예가 구현되는지를 결정하는 것은, 주어진 구현에 대해 원하는 바와 따라, 원하는 계산 속도, 전력 레벨들, 열 허용한계들, 처리 사이클 예산(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 리소스들, 데이터 버스 속도들 및 다른 설계 또는 성능 제약들과 같은, 임의의 수의 인자들에 따라 변할 수 있다. 하드웨어, 펌웨어 및/또는 소프트웨어 엘리먼트들은 본 명세서에서 집합적으로 또는 개별적으로 "모듈(module)" 또는 "로직(logic)"이라고 지칭될 수 있다는 점이 주목된다. 프로세서는 하드웨어 상태 머신, 디지털 제어 로직, 중앙 처리 유닛, 또는 임의의 하드웨어, 펌웨어 및/또는 소프트웨어 엘리먼트들의 하나 이상의 조합일 수 있다.
제조 물품 또는 적어도 하나의 컴퓨터-판독가능 매체를 사용하여 또는 이들로서 일부 예들이 구현될 수 있다. 컴퓨터-판독가능 매체는 로직을 저장하는 비-일시적 스토리지 매체를 포함할 수 있다. 일부 예들에서, 이러한 비-일시적 스토리지 매체는, 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 소거-불가능 메모리, 기입가능 또는 재-기입가능 메모리 등을 포함하는, 전자 데이터를 저장할 수 있는 하나 이상의 타입의 컴퓨터-판독가능 스토리지 매체를 포함할 수 있다. 일부 예들에서, 이러한 로직은, 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들, 프로시저들, 소프트웨어 인터페이스들, API, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합과 같은, 다양한 소프트웨어 엘리먼트들을 포함할 수 있다.
일부 예들에 따르면, 컴퓨터-판독가능 매체는 명령어들을 저장 또는 유지하기 위한 비-일시적 스토리지 매체를 포함할 수 있고, 이러한 명령어들은, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 실행될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금, 설명된 예들에 따른 방법들 및/또는 동작들을 수행하게 한다. 이러한 명령어들은, 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드 등과 같은, 임의의 적합한 타입의 코드를 포함할 수 있다. 이러한 명령어들은 특정 기능을 수행하라고 머신, 컴퓨팅 디바이스 또는 시스템에 명령하기 위해, 미리 정의된 컴퓨터 언어, 방식 또는 신택스(syntax)에 따라 구현될 수 있다. 이러한 명령어들은 임의의 적합한 하이-레벨, 로우-레벨, 객체-지향, 시각적, 컴파일된 및/또는 해석된 프로그래밍 언어를 사용하여 구현될 수 있다.
적어도 하나의 예의 하나 이상의 양태는 프로세서 내의 다양한 로직을 표현하는 적어도 하나의 머신-판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있으며, 이는 머신, 컴퓨팅 디바이스 또는 시스템에 의해 판독될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금 본 명세서에 설명되는 기법들을 수행하는 로직을 제작하게 한다. "IP 코어들(IP cores)"로서 알려진 이러한 표현들은 유형의(tangible), 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제작 머신들로 로딩될 수 있다.
"하나의 예(one example)" 또는 "예(an example)"이라는 문구의 출현들이 반드시 모두 동일한 예 또는 실시예를 지칭하고 있는 것은 아니다. 본 명세서에 설명되는 임의의 양태는, 이러한 양태들이 동일한 도면 또는 엘리먼트에 관하여 설명되는지에 무관하게, 본 명세서에 설명되는 임의의 다른 양태 또는 유사한 양태와 조합될 수 있다. 첨부 도면들에 묘사되는 기능 블록들의 분할, 생략 또는 포함은 이러한 기능들을 구현하기 위한 하드웨어 컴포넌트들, 회로들, 소프트웨어 및/또는 엘리먼트들이 실시예들에서 반드시 분할되거나, 또는 생략되거나, 또는 포함될 것임을 추론하는 것은 아니다.
일부 예들은 "연결되는(coupled)" 및 "접속되는(connected)"이라는 표현과 함께 그것들의 파생어들을 사용하여 설명될 수 있다. 이러한 용어들이 반드시 서로에 대해 유의어로서 의도되는 것은 아니다. 예를 들어, "접속되는(connected)" 및/또는 "연결되는(coupled)"이라는 용어들을 사용하는 설명들은, 2개 이상의 엘리먼트들이 서로 직접 물리적으로 또는 전기적으로 접촉한다는 점을 표시할 수 있다. 그러나, "연결되는(coupled)"이라는 용어는 2개 이상의 엘리먼트들이 서로 직접 접촉하고 있지 않지만, 여전히 서로 협력하거나 또는 상호작용한다는 점을 또한 의미할 수 있다.
본 명세서에서 "제1(first)", "제2(second)" 등이라는 용어들이 임의의 순서, 수량, 또는 중요성을 나타내는 것은 아니고, 오히려 하나의 엘리먼트를 다른 것과 구별하기 위해 사용된다. 본 명세서에서 "a" 및 "an"이라는 용어들이 수량의 제한을 나타내는 것은 아니고, 오히려 참조된 항목들 중 적어도 하나의 존재를 나타내는 것이다. 신호를 참조하여 본 명세서에 사용되는 "주장되는(asserted)"이라는 용어는, 신호가 활성이고, 로직 0 또는 로직 1 중 어느 하나의 임의의 로직 레벨을 신호에 적용하는 것에 의해 달성될 수 있는, 신호의 상태를 나타낸다. "뒤따르는(follow)" 또는 "후(after)"이라는 용어들은 일부 다른 이벤트 또는 이벤트들 후에 즉시 뒤따르는 것 또는 뒤따르는 것을 지칭할 수 있다. 대안적인 실시예들에 따라 단계들의 다른 시퀀스들이 또한 수행될 수 있다. 더욱이, 특정 애플리케이션들에 의존하여 추가적 단계들이 추가되거나 또는 제거될 수 있다. 변경들의 임의의 조합이 사용될 수 있고, 본 개시내용의 혜택을 받은 해당 분야에서의 통상의 기술자는 이들의 많은 변형들, 수정들, 및 대안적인 실시예들을 이해할 것이다.
"X, Y, 또는 Z 중 적어도 하나(at least one of X, Y, or Z)"이라는 문구와 같은 택일적 언어(disjunctive language)는, 구체적으로 달리 표명되지 않는 한, 항목, 용어 등이 X, Y, 또는 Z, 또는 이들의 임의의 조합(예를 들어, X, Y, 및/또는 Z)일 수 있다는 점을 제시하기 위해 일반적으로 사용되는 것으로서 문맥 내에서 달리 이해된다. 따라서, 이러한 택일적 언어는 일반적으로 특정 실시예들이 X 중 적어도 하나, Y 중 적어도 하나, 또는 Z 중 적어도 하나가 각각 존재할 것을 요구한다는 점을 암시하는 것으로 의도되는 것은 아니고, 암시해서는 안된다. 추가적으로, "X, Y, 및 Z 중 적어도 하나(at least one of X, Y, and Z)"이라는 문구와 같은 접합 언어는, 구체적으로 달리 표명되지 않는 한, X, Y, Z, 또는 "X, Y, 및/또는 Z(X, Y, and/or Z)"를 포함하는 이들의 임의의 조합을 의미하는 것으로 또한 이해되어야 한다.
본 명세서에 개시되는 디바이스들, 시스템들, 및 방법들의 예시적 예들이 아래에 제공된다. 이러한 디바이스들, 시스템들, 및 방법들의 실시예는, 아래에 설명되는 예들 중 임의의 하나 이상, 및 이들의 임의의 조합을 포함할 수 있다.
본 명세서에 예시되는 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 이러한 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들 뿐만 아니라 물리적 동작들을 표시할 수 있다. 일부 실시예들에서, 흐름도는 FSM(finite state machine)의 상태를 예시할 수 있고, 이는 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 특정 시퀀스 또는 순서로 도시되더라도, 달리 명시되지 않는 한, 이러한 액션들의 순서는 수정될 수 있다. 따라서, 예시되는 실시예들은 예로서만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션이 다양한 실시예들에서 생략될 수 있고; 따라서, 모든 실시예에서 모든 액션들이 요구되는 것은 아니다. 다른 프로세스 흐름들이 가능하다.
본 명세서에 설명되는 다양한 컴포넌트들은 설명되는 동작들 또는 기능들을 수행하는 수단일 수 있다. 본 명세서에 설명되는 각각의 컴포넌트는 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 이러한 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수-목적 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, ASIC들(application specific integrated circuits), DSP들(digital signal processors) 등), 내장형 제어기들, 하드와이어드 회로 등으로서 구현될 수 있다.
예 1은 장치를 포함하고, 이는, 제1 신호 핀; 제2 신호 핀; 및 제1 및 제2 신호 핀들 사이에 배치되는 다수의 병렬 접지 핀들- 다수의 병렬 접지 핀들은 제1 디바이스에 연결되는 단일 핀 커넥터 및 제2 디바이스에 연결되는 단일 핀 커넥터에 연결됨 -을 포함하고, 다수의 병렬 접지 핀들의 제1 레그는 제1 신호 핀의 일부에 병렬로 배치되고, 다수의 병렬 접지 핀들의 제2 레그는 제2 신호 핀의 일부에 병렬로 배치된다.
예 2는 하나 이상의 예를 포함하고, 제1 디바이스에 연결되는 단일 핀 커넥터는 마더보드의 SMT(surface mounted) 커넥터를 포함한다.
예 3은 하나 이상의 예를 포함하고, 제2 디바이스에 연결되는 단일 핀 커넥터는 DIMM(dual in-line memory module)에서의 골드 핑거 커넥터를 포함한다.
예 4는 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 크다.
예 5는 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함한다.
예 6은 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 구리, 청동, 또는 합금 중 하나 이상을 포함한다.
예 7은 하나 이상의 예를 포함하고, 제1 신호 핀은 제1 디바이스에 연결되는 제1 핀 커넥터 및 제2 디바이스에 연결되는 제1 핀 커넥터에 연결되고, 제2 신호 핀은 제1 디바이스에 연결되는 제2 핀 커넥터 및 제2 디바이스에 연결되는 제2 핀 커넥터에 연결된다.
예 8은 하나 이상의 예를 포함하고, 핀 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치한다.
예 9는 하나 이상의 예를 포함하고, 제1 디바이스 및 제2 디바이스를 포함하고, 제1 디바이스는 마더보드를 포함하고, 제2 디바이스는 DIMM(dual in-line memory module)을 포함하고, 마더보드에 연결되는 그리고 제1 신호 핀 및 제2 신호 핀을 사용하여 데이터를 수신하는 CPU(central processing unit), XPU, GPU(graphics processing unit) 중 하나 이상을 포함한다.
예 10은 하나 이상의 예를 포함하고, 방법을 포함하고, 이는, 제1 신호를 제1 신호 핀을 통해 제1 디바이스로부터 제2 디바이스에 송신하는 단계; 제2 신호를 제2 신호 핀을 통해 제1 디바이스로부터 제2 디바이스에 송신하는 단계; 및 제1 디바이스로 단일 핀에 접속되는 그리고 제2 디바이스로 제2 단일 핀에 접속되는 다수의 병렬 접지 핀들을 갖는 접지 핀을 사용하여 제1 및 제2 신호들 사이의 근단 크로스 토크 및 원단 크로스 토크의 감소를 제공하는 단계를 포함한다.
예 11은 하나 이상의 예를 포함하고, 제1 신호 핀은 DIMM(dual in-line memory module)에서의 골드 핑거 커넥터 및 마더보드의 SMT(surface mounted) 커넥터에 연결되고, 제2 신호 핀은 DIMM에서의 제2 골드 핑거 커넥터 및 마더보드의 제2 SMT 커넥터에 연결된다.
예 12는 하나 이상의 예를 포함하고, SMT 커넥터들 및 골드 핑거 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치한다.
예 13은 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 크다.
예 14는 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함한다.
예 15는 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 구리, 청동, 또는 합금 중 하나 이상을 포함한다.
예 16은 하나 이상의 예를 포함하고, 제1 디바이스는 마더보드를 포함하고, 제2 디바이스는 DIMM(dual in-line memory module)을 포함하고, 마더보드에 연결되는 그리고 제1 신호 핀 및 제2 신호 핀을 사용하여 데이터를 수신하는 CPU(central processing unit), XPU, GPU(graphics processing unit) 중 하나 이상을 포함한다.
예 17은 하나 이상의 예를 포함하고, 시스템을 포함하며, 이는, 마더보드를 포함하는 제1 디바이스; DIMM(dual in-line memory module)을 포함하는 제2 디바이스; 제1 신호 핀; 제2 신호 핀; 및 제1 및 제2 신호 핀들 사이에 배치되는 다수의 병렬 접지 핀들- 다수의 병렬 접지 핀들은 제1 디바이스에 연결되는 단일 핀 커넥터 및 제2 디바이스에 연결되는 단일 핀 커넥터에 연결됨 -을 포함하고, 다수의 병렬 접지 핀들의 제1 레그는 제1 신호 핀의 일부에 병렬로 배치되고, 다수의 병렬 접지 핀들의 제2 레그는 제2 신호 핀의 일부에 병렬로 배치된다.
예 18은 하나 이상의 예를 포함하고, 핀 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치한다.
예 19는 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함한다.
예 20은 하나 이상의 예를 포함하고, 다수의 병렬 접지 핀들은 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 크다.

Claims (20)

  1. 장치로서,
    제1 신호 핀;
    제2 신호 핀; 및
    상기 제1 및 제2 신호 핀들 사이에 배치되는 다수의 병렬 접지 핀들- 상기 다수의 병렬 접지 핀들은 제1 디바이스에 연결되는 단일 핀 커넥터 및 제2 디바이스에 연결되는 단일 핀 커넥터에 연결됨 -을 포함하고, 상기 다수의 병렬 접지 핀들의 제1 레그는 상기 제1 신호 핀의 일부에 병렬로 배치되고, 상기 다수의 병렬 접지 핀들의 제2 레그는 상기 제2 신호 핀의 일부에 병렬로 배치되는 장치.
  2. 제1항에 있어서, 제1 디바이스에 연결되는 상기 단일 핀 커넥터는 마더보드의 SMT(surface mounted) 커넥터를 포함하는 장치.
  3. 제1항에 있어서, 제2 디바이스에 연결되는 상기 단일 핀 커넥터는 DIMM(dual in-line memory module)에서의 골드 핑거 커넥터를 포함하는 장치.
  4. 제1항에 있어서, 상기 다수의 병렬 접지 핀들은 상기 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 큰 장치.
  5. 제1항에 있어서, 상기 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함하는 장치.
  6. 제1항에 있어서, 상기 다수의 병렬 접지 핀들은 구리, 청동, 또는 합금 중 하나 이상을 포함하는 장치.
  7. 제1항에 있어서,
    상기 제1 신호 핀은 상기 제1 디바이스에 연결되는 제1 핀 커넥터 및 상기 제2 디바이스에 연결되는 제1 핀 커넥터에 연결되고,
    상기 제2 신호 핀은 상기 제1 디바이스에 연결되는 제2 핀 커넥터 및 상기 제2 디바이스에 연결되는 제2 핀 커넥터에 연결되는 장치.
  8. 제7항에 있어서, 핀 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치하는 장치.
  9. 제1항에 있어서, 상기 제1 디바이스 및 상기 제2 디바이스를 추가로 포함하고, 상기 제1 디바이스는 마더보드를 포함하고, 상기 제2 디바이스는 DIMM(dual in-line memory module)을 포함하고, 상기 마더보드에 연결되는 그리고 상기 제1 신호 핀 및 상기 제2 신호 핀을 사용하여 데이터를 수신하는 CPU(central processing unit), XPU, 또는 GPU(graphics processing unit) 중 하나 이상을 포함하는 장치.
  10. 방법으로서,
    제1 신호를 제1 신호 핀을 통해 제1 디바이스로부터 제2 디바이스에 송신하는 단계;
    제2 신호를 제2 신호 핀을 통해 상기 제1 디바이스로부터 상기 제2 디바이스에 송신하는 단계; 및
    상기 제1 디바이스로의 단일 핀에 접속되는 그리고 상기 제2 디바이스로의 제2 단일 핀에 접속되는 다수의 병렬 접지 핀들을 갖는 접지 핀을 사용하여 상기 제1 및 제2 신호들 사이의 근단 크로스 토크 및 원단 크로스 토크의 감소를 제공하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 제1 신호 핀은 DIMM(dual in-line memory module)에서의 골드 핑거 커넥터 및 마더보드의 SMT(surface mounted) 커넥터에 연결되고,
    상기 제2 신호 핀은 상기 DIMM에서의 제2 골드 핑거 커넥터 및 마더보드의 제2 SMT 커넥터에 연결되는 방법.
  12. 제11항에 있어서, SMT 커넥터들 및 골드 핑거 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치하는 방법.
  13. 제10항에 있어서, 상기 다수의 병렬 접지 핀들은 상기 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 큰 방법.
  14. 제10항에 있어서, 상기 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함하는 방법.
  15. 제10항에 있어서, 상기 다수의 병렬 접지 핀들은 구리, 청동, 또는 합금 중 하나 이상을 포함하는 방법.
  16. 제10항에 있어서,
    상기 제1 디바이스는 마더보드를 포함하고,
    상기 제2 디바이스는 DIMM(dual in-line memory module)을 포함하고, 상기 마더보드에 연결되는 그리고 상기 제1 신호 핀 및 상기 제2 신호 핀을 사용하여 데이터를 수신하는 CPU(central processing unit), XPU, 또는 GPU(graphics processing unit) 중 하나 이상을 포함하는 방법.
  17. 시스템으로서,
    마더보드를 포함하는 제1 디바이스;
    DIMM(dual in-line memory module)을 포함하는 제2 디바이스;
    제1 신호 핀;
    제2 신호 핀; 및
    상기 제1 및 제2 신호 핀들 사이에 배치되는 다수의 병렬 접지 핀들- 상기 다수의 병렬 접지 핀들은 상기 제1 디바이스에 연결되는 단일 핀 커넥터 및 상기 제2 디바이스에 연결되는 단일 핀 커넥터에 연결됨 -을 포함하고, 상기 다수의 병렬 접지 핀들의 제1 레그는 상기 제1 신호 핀의 일부에 병렬로 배치되고, 상기 다수의 병렬 접지 핀들의 제2 레그는 상기 제2 신호 핀의 일부에 병렬로 배치되는 시스템.
  18. 제17항에 있어서, 핀 커넥터들의 배열이 DDR5(Double Data Rate version 5)와 일치하는 시스템.
  19. 제17항에 있어서, 상기 다수의 병렬 접지 핀들은 서로 병렬로 배향되는 2개 이상의 접지 핀들을 포함하는 시스템.
  20. 제17항에 있어서, 상기 다수의 병렬 접지 핀들은 상기 제1 및 제2 신호 핀들의 적어도 일부를 통해 송신되는 신호들에 대해 1:N 신호 대 접지 비율을 제공하고, N은 1보다 큰 시스템.
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