JP2007265019A - 演算処理装置 - Google Patents

Abstract

【課題】演算処理能力とコストのバランスを考慮した演算処理装置の設計技術を提供する。
【解決手段】演算処理装置において、第１半導体基板１００は、異なる処理を実行する複数のプロセッサ１０、１２、１４、１６が一体に集積化される。第２半導体基板２００は、第１半導体基板１００に集積化される複数のプロセッサ１０、１２、１４、１６により管理される複数のメモリ２０、２２、２４、２６が一体に集積化される。第１半導体基板１００上に集積化された複数のプロセッサ１０、１２、１４、１６は、それぞれが個別に、第２半導体基板２００上に集積化された管理対象となるメモリ２０、２２、２４、２６を制御するためのメモリコントローラを含む。半導体基板１００、２００を、異なる半導体製造プロセスにより製造し、それぞれの表面にマイクロバンプを形成するとともに、半導体基板の厚み方向に積層し、マイクロバンプを介して接続する。
【選択図】図２

Description

本発明は、演算処理装置に関し、特に異なる複数の処理を実行するプロセッサを備えた演算処理装置に関する。

近年、パーソナルコンピュータや、ワークステーション、高性能なゲーム機器の高機能、高性能化にともない、搭載される演算処理装置の回路規模は、増大の一途をたどっている。かかる演算処理装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの汎用的な演算処理を行うプロセッサ、信号の入出力を管理するプロセッサ、オーディオ信号処理を行うプロセッサ、画像処理を実行するグラフィックプロセッサなどに加えて、各プロセッサによって使用、管理されるメモリを含んで構成されるのが一般的である。

こうした中、各プロセッサおよび各メモリを、要求される性能を満たしつつ、どのように集積化するかが、低コスト化を実現する上で重要な課題となっている。あるプロセッサと、そのプロセッサにより管理されるメモリを１つの半導体基板に混載して集積化するために、ｅＤＲＡＭ（Ｅｍｂｅｄｄｅｄ Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を利用する場合がある。ｅＤＲＡＭを利用すると、プロセッサとメモリが同一半導体基板上に形成されるため、入出力バッファやプリント基板上での配線が不要となり、また広帯域な設計が可能となるなどのメリットを享受できる。

しかしながら、近年の演算処理装置において、ＣＰＵやグラフィックプロセッサなどの、高速性、高機能性が要求されるプロセッサは、回路規模の増大によるチップ面積の増加や、消費電力化の増大を抑えるために、０．１３μｍ、０．１１μｍ、９０ｎｍなどの最先端のプロセスを使用して設計、製造される場合が多い。最先端のプロセスを使用する場合、プロセッサほどの高集積化が要求されないＤＲＡＭを混載すると、結果としてコストアップにつながり、かならずしも、ｅＤＲＡＭを使用した設計が最適であるとは限らない状況が発生する。

近年では、半導体基板の表面に、直径が数十μｍのマイクロバンプと呼ばれる信号の入出力用や電源供給用の端子を配置する技術が開発されている。かかる構造を採用することにより、半導体チップ上に半導体チップを積層し、マイクロバンプを介して接続するＣｏＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）や、シリコンインターポーザと呼ばれる基板上に、複数のシリコンチップを配置し、マイクロバンプおよびシリコンインターポーザを介して互いに接続するＳＩＳ（Ｓｙｓｔｅｍ Ｉｎ Ｓｉｌｉｃｏｎ）が実現される。マイクロバンプを使用したＣｏＣやＳＩＳによれば、各チップ間の高速なデータ転送が可能となる。

かかる状況において、３次元グラフィックスを扱う高性能なグラフィックプロセッサなどを搭載する演算処理装置においては、汎用的な演算処理を実行するＣＰＵと、グラフィックや入出力信号処理など、特定の処理に特化して設計された特定用途プロセッサを、いかに集積化するかは、性能とコストのバランスを最適化する上できわめて重要な課題となる。

本発明は係る課題に鑑みてなされたものであり、その目的は、演算処理能力とコストのバランスを考慮した演算処理装置の設計技術の提供にある。

本発明のある態様の演算処理装置は、異なる処理を実行する複数のプロセッサが一体に集積化された第１の半導体基板と、第１の半導体基板に集積化される複数のプロセッサにより管理される複数のメモリが一体に集積化された第２の半導体基板と、を備える。第１の半導体基板上に集積化された複数のプロセッサは、それぞれが個別に、第２の半導体基板上に集積化された管理対象となるメモリを制御するためのメモリコントローラを含む。

この態様によると、ひとつのメモリを、複数のプロセッサで共有するのではなく、プロセッサごとにメモリコントローラおよびメモリを個別に設けるため、各プロセッサに最適なメモリ管理を行うことができる。さらに、複数のプロセッサと、複数のメモリを、別々の半導体基板に集積することにより、プロセッサ、すなわちロジックを形成するために最適なプロセスと、ＤＲＡＭなどのメモリを形成するために最適なプロセスを選択することができる。

第１、第２の半導体基板を、異なる半導体製造プロセスにより形成し、それぞれの表面にマイクロバンプを形成するとともに、第１、第２の半導体基板を厚み方向に積層し、マイクロバンプを介して接続してもよい。また、複数のプロセッサおよびそれぞれの管理対象となる複数のメモリは、互いの投影が少なくとも一部においてオーバーラップするように配置されてもよい。
この態様では、複数のプロセッサと複数のメモリ間は、それぞれが別個に接続されることになるが、マイクロバンプを介して接続することにより、ビット幅の制約を受けずに設計することができ、さらに、半導体チップの専有面積を小さくすることができる。

本発明の別の態様も、演算処理装置に関する。この態様の演算処理装置は、汎用処理を実行する演算プロセッサと、演算プロセッサにより管理されるメモリと、特定の処理を実行するために設計された複数の特定用途プロセッサと、複数の特定用途プロセッサにより管理される特定用途メモリと、を備える。演算プロセッサと、画像処理を実行する画像処理用プロセッサ以外の特定用途プロセッサと、を第１の半導体基板に一体に集積化し、演算プロセッサにより管理されるメモリと、画像処理用プロセッサ以外の特定用途プロセッサによって管理される特定用途メモリと、を第２の半導体基板に一体集積化する。

この態様によると、第１の半導体基板に集積化される演算プロセッサと、特定用途プロセッサ間のバスを半導体基板内に内蔵することができ、安定した信号処理が実現できる。また、画像処理用プロセッサと画像処理用プロセッサにより管理されるメモリ間は、広バンド幅で接続する必要がある場合が多い。そこで、画像処理用プロセッサおよびそのメモリを、第１、第２の半導体基板の外に、別チップとして設計することにより、処理能力を優先した設計が可能となる。

複数の特定用途プロセッサのうち、画像処理用プロセッサと、特定用途メモリのうち、画像処理用プロセッサにより管理されるメモリと、を第３の半導体基板に一体集積化してもよい。画像処理プロセッサにより管理されるメモリをｅＤＲＡＭとして設計することにより、広バンド幅を確保することが可能となる。

第１、第２の半導体基板を、それぞれ異なる半導体製造プロセスによって製造してもよい。このとき、第１の半導体基板の製造プロセスルールを、第２の半導体基板の製造プロセスルールよりも微細なプロセスとしてもよい。さらに、第１の半導体基板の製造プロセスルールは、設計時において、使用可能な最も微細なプロセスであってもよい。
この態様によると、第１の半導体基板の製造プロセスとして、プロセッサの設計に最適な、すなわちロジック回路の設計に最適なものを選択し、第２半導体基板の製造プロセスとして、メモリアレイの設計に最適なものを選択することにより、歩留まりの向上、専有面積の低減、これらに伴う低コスト化という効果が期待できる。

本発明のさらに別の態様は、複数のプロセッサと、複数のプロセッサにより管理される複数のメモリと、を含む演算処理装置に関する。この態様の演算処理装置は、複数のプロセッサおよび複数のメモリを、それぞれを製造するために最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類されたプロセッサおよびメモリを、同一の半導体基板上に形成する。

この態様によると、プロセッサおよびメモリを、それぞれに要求される処理能力、コスト、消費電力などを考慮して、最適な製造プロセスに分類することにより、演算処理装置全体としての設計を最適化することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、演算処理能力とコストのバランスを考慮した演算処理装置の設計が実現できる。

以下、本発明の実施の形態に係る演算処理装置について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。

図１は、実施の形態に係る演算処理装置１０００の構成を示すブロック図である。かかる演算処理装置１０００は、パーソナルコンピュータ、ワークステーションあるいはゲーム機器などに搭載され、さまざまな演算処理を実行して、その結果を、メモリやハードディスク、その他記録メディアなどに保存し、あるいは、モニタに出力する。本実施の形態では、一例として演算処理装置１０００がゲーム機器の場合について説明する。

演算処理装置１０００は、異なる処理を実行する複数のプロセッサを備える。複数のプロセッサは、一例として、メインプロセッサであるＣＰＵ１０と、コプロセッサであるＩ／Ｏプロセッサ１２、グラフィックプロセッサ１４、サウンドプロセッサ１６を含む。さらに、演算処理装置１０００は、それぞれのプロセッサにより管理される複数のメモリ、すなわち、メインメモリ２０、Ｉ／Ｏメモリ２２、グラフィックメモリ２４、サウンドメモリ２６を備える。各プロセッサおよびメモリ間は、バス５０を介して接続されている。さらに、演算処理装置１０００は、ＤＶＤドライブなどを制御するデバイスコントローラ３０や、図示しないプロセッサを備える。

ＣＰＵ１０は、汎用的な演算処理を実行するプロセッサである。ＣＰＵ１０は、たとえば複数のサブプロセッサを含んで構成されていてもよい。メインメモリ２０は、主としてＣＰＵ１０により使用、管理されるメモリ領域であり、ＤＲＡＭなどで構成される。メインメモリ２０は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）方式により、ＣＰＵ１０を介さずに、他のプロセッサ１２、１４、１６などからアクセスされてもよい。また、ＰＩＯ（Ｐｒｏｇｒａｍｍｅｄ Ｉ／Ｏ）方式によって、ＣＰＵ１０が、他のプロセッサ１２、１４、１６によるメインメモリ２０のアクセスを管理してもよい。

コプロセッサとして設けられたＩ／Ｏプロセッサ１２、グラフィックプロセッサ１４、サウンドプロセッサ１６等は、特定の処理を実行するために設計された特定用途プロセッサである。

Ｉ／Ｏプロセッサ１２は、演算処理装置１０００の外部に接続される外部機器との入出力インターフェースを提供し、内部バスを介したデータ転送を管理する。たとえば、Ｉ／Ｏプロセッサ１２は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）や、ＩＥＥＥ−１３９４などの規格に対応したデータ転送などを提供する。Ｉ／Ｏメモリ２２は、Ｉ／Ｏプロセッサ１２により使用管理されるメモリである。

グラフィックプロセッサ１４は、画像処理を実行する演算処理ユニットである。たとえば、グラフィックプロセッサ１４は、ポリゴンのモデリング、シェーディングやレンダリングなどを実行し、フレームバッファに静止画像あるいは動画像を出力する。グラフィックメモリ２４は、グラフィックプロセッサ１４により使用、管理されるメモリ領域であり、フレームバッファや、ＣＬＵＴ（Ｃｏｌｏｒ Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）などを含む。高性能なグラフィックプロセッサ１４とグラフィックメモリ２４間は、高速な専用バスを介して接続されてもよい。

サウンドプロセッサ１６は、音声に関する信号処理を実行するプロセッサであり、サウンドメモリ２６は、サウンドプロセッサ１６によって使用、管理されるメモリである。

すなわち、Ｉ／Ｏメモリ２２、グラフィックメモリ２４、サウンドメモリ２６は、複数の特定用途プロセッサ１２、１４、１６により管理される特定用途メモリとして機能する。

従来の構成においては、各プロセッサやメモリは、別々の半導体チップとして構成され、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）上に配置されるのが一般的であった。また、仮にいくつかの回路ブロックを集積化するとしても、グラフィックメモリ２４あるいはサウンドメモリ２６は、ｅＤＲＡＭとして、グラフィックプロセッサ１４、サウンドプロセッサ１６に内蔵される程度であり、メインプロセッサとコプロセッサは、別個の半導体基板に構成されていた。

これに対して、本実施の形態に係る演算処理装置１０００においては、異なる処理を実行する複数のプロセッサを第１の半導体基板に集積化するとともに、第１の半導体基板に集積化される複数のプロセッサにより管理される複数のメモリを、第２の半導体基板に一体に集積化する。以下、いくつかの構成例について説明する。

（第１の構成例）
第１の構成例では、ＣＰＵ１０、Ｉ／Ｏプロセッサ１２、グラフィックプロセッサ１４、サウンドプロセッサ１６をひとつの半導体基板に集積化し、メインメモリ２０、Ｉ／Ｏメモリ２２、グラフィックメモリ２４、サウンドメモリ２６を別の半導体基板に一体集積化する。図２は、第１の構成例に係る演算処理装置１０００ａの構成を示す図である。演算処理装置１０００ａは、第１半導体基板１００、第２半導体基板２００を含む。第１半導体基板１００には、ＣＰＵ１０、Ｉ／Ｏプロセッサ１２、グラフィックプロセッサ１４、サウンドプロセッサ１６が一体集積化され、第２半導体基板２００には、メインメモリ２０、Ｉ／Ｏメモリ２２、グラフィックメモリ２４、サウンドメモリ２６が一体集積化される。第１半導体基板１００には、デバイスコントローラ３０などがさらに集積化されてもよい。図２において、第１半導体基板１００と第２半導体基板２００の面積は、実際には異なる場合が多いが、図面の簡略化のために、同程度の面積として示している。

第１半導体基板１００上に集積化された複数のプロセッサ１０、１２、１４、１６は、それぞれが個別に、第２半導体基板２００上に集積化された管理対象となるメモリ２０、２２、２４、２６を制御するためのメモリコントローラ（図示せず）を備える。すなわち、第１半導体基板１００と、第２半導体基板２００との間は、少なくとも、各プロセッサと、各メモリ間の信号ラインを介して接続されることになる。図２の例では、ＣＰＵ１０とメインメモリ２０、Ｉ／Ｏプロセッサ１２とＩ／Ｏメモリ２２、グラフィックプロセッサ１４とグラフィックメモリ２４、サウンドプロセッサ１６とサウンドメモリ２６の少なくとも４系統の信号ラインを介して接続される。

本実施の形態では、第１半導体基板１００および第２半導体基板２００の表面にマイクロバンプを設け、第１半導体基板１００、第２半導体基板２００を厚み方向に積層し、プロセッサとメモリ間を、マイクロバンプを介して接続する。この場合、第１半導体基板１００に集積化される各ブロックの配置は、その専有面積や、発熱、それぞれを接続するバス５０のレイアウト効率の観点、などから決定すればよい。第２半導体基板２００に集積化されるメモリの配置は、第１半導体基板１００との接続態様に応じて決定すればよい。すなわち、図２に示すように、複数のプロセッサ１０、１２、１４、１６およびそれぞれの管理対象となる複数のメモリ２０、２２、２４、２６は、互いの投影が少なくとも一部においてオーバーラップするように配置するのが好ましい。このように配置することにより、第１半導体基板１００および第２半導体基板２００に敷設されるプロセッサとメモリを接続する配線の長さを極力短くすることができる。

第１半導体基板１００および第２半導体基板２００は、異なる半導体製造プロセスで製造される。たとえば、第１半導体基板１００は、プロセッサが集積化されるため、ロジックを形成するのに最適な半導体製造プロセスで製造される。本実施の形態のように、高性能なゲーム機器に用いるプロセッサの場合、設計時において使用可能な最も微細なプロセスを使用してもよい。たとえば、第１半導体基板１００は、９０ｎｍ製造プロセスにて設計、製造される。

第２半導体基板２００は、ＤＲＡＭを形成するのに最も適した半導体製造プロセスで設計、製造される。ＤＲＡＭの容量によっては、最先端のプロセスが必要とされない場合もある。この場合には、第２半導体基板２００の半導体製造プロセスを、たとえば、０．１１μｍ、あるいは０．１３μｍなど、第１半導体基板１００の半導体製造プロセスよりも、粗い前の世代のプロセスとしてもよい。

このように、第１の半導体基板の製造プロセスとして、プロセッサの設計に最適な、すなわちロジック回路の設計に最適なものを選択し、第２半導体基板の製造プロセスとして、メモリアレイの設計に最適なものを選択することにより、歩留まりの向上、専有面積の低減、これらに伴う低コスト化という効果が期待できる。また、第１半導体基板１００および第２半導体基板２００の半導体製造プロセスのルールが同一の場合であっても、ＤＲＡＭ混載プロセスを用いる必要が無いため、第１半導体基板１００、第２半導体基板２００それぞれのマスクの枚数を減らすことができるため、低コスト化が実現できる。

第１の構成例によれば、上述のように、第１半導体基板１００、第２半導体基板２００それぞれにプロセッサとメモリを分割して形成するため、それぞれに最適な半導体製造プロセスを選択することができる。また、複数のプロセッサ１０、１２、１４、１６と、それぞれのプロセッサにより管理されるメモリ２０、２２、２４、２６とが、マイクロバンプを介して接続されるため、従来必要とされていた入出力バッファを、第１半導体基板１００、第２半導体基板２００に構成する必要がなくなる。その結果、図らずも遅延素子として機能していた入出力バッファを削減することができ、従来よりも処理能力を向上させることができる。また、マイクロバンプを介した接続によって、従来のＰＣＢに敷設されていた配線による遅延も短くなるため、より処理能力を向上させることができる。また、入出力バッファの削減により、回路面積も減少するため、低コスト化に資することにもなる。

（第２の構成例）
図３は、第２の構成例に係る演算処理装置１０００ｂの構成を示す図である。以下、第１の構成例と異なる点について説明する。図３の演算処理装置１０００ｂにおいては、グラフィックプロセッサ１４、グラフィックメモリ２４が、それぞれ第１半導体基板１００、第２半導体基板２００に集積化されていない。すなわち、第１半導体基板１００には、ＣＰＵ１０と、画像処理を実行するグラフィックプロセッサ１４以外の特定用途プロセッサであるＩ／Ｏプロセッサ１２ならびにサウンドプロセッサ１６と、が集積化される。また、第２半導体基板２００には、ＣＰＵ１０により管理されるメインメモリ２０に加えて、グラフィックプロセッサ１４以外の特定用途プロセッサ、すなわちＩ／Ｏプロセッサ１２、サウンドプロセッサ１６によって管理される特定用途メモリ、すなわちＩ／Ｏメモリ２２、サウンドメモリ２６が集積化される。

グラフィックプロセッサ１４およびグラフィックメモリ２４は、第１半導体基板１００および第２半導体基板２００の外部に、別の半導体基板上に集積化される。グラフィックメモリ２４およびグラフィックプロセッサ１４の間は、他のプロセッサおよびメモリ間に比べて、より広いバンド幅で接続する必要があり、したがって、両者の接続には、広いバス幅が要求される場合がある。このような場合には、第２の構成例のように、グラフィックプロセッサ１４およびグラフィックメモリ２４を、第１半導体基板１００および第２半導体基板２００とは別に構成するのが望ましい。

グラフィックメモリ２４は、グラフィックプロセッサ１４と別々に構成されていてもよい。あるいは、グラフィックメモリ２４は、ｅＤＲＡＭとして構成され、グラフィックプロセッサ１４とともに第３の半導体基板上に一体集積化されてもよい。

第１半導体基板１００および第２半導体基板２００は、第１の構成例と同様にマイクロバンプを介して接続する。グラフィックプロセッサ１４は、第１半導体基板１００、第２半導体基板２００と、マイクロバンプを介して接続してもよいし、ＰＣＢを介して接続してもよい。

第２の構成例のように、グラフィックプロセッサ１４を第１半導体基板１００、第２半導体基板２００とは別の半導体基板に形成することにより、以下の効果を得ることができる。第１に、第１半導体基板１００に集積化されるＣＰＵ１０と、Ｉ／Ｏプロセッサ１２、サウンドプロセッサ１６間のバスを半導体基板内に内蔵することができ、安定した信号処理が実現できる。第２に、グラフィックプロセッサ１４およびグラフィックメモリ２４を、第１、第２の半導体基板の外に、別チップとして設計することにより、処理能力を優先した設計が可能となる。この場合、グラフィックプロセッサ１４の半導体製造プロセスを、第１半導体基板１００の製造プロセスと異ならせることも可能となる。第３に、ＣＰＵ１０の開発と、グラフィックメモリ２４の開発を独立して行うことができる。近年のように、高性能化したプロセッサの設計には、膨大な期間とコストが必要とされるため、ＣＰＵ１０およびグラフィックプロセッサ１４を別チップとして設計することにより、開発効率を向上することができる。

（第３の構成例）
第１の構成例は、プロセッサとメモリという回路の機能の観点から第１半導体基板１００と第２半導体基板２００に分けて構成したものと解することができる。第３の構成例では、図１の各要素、すなわち複数のプロセッサと、複数のプロセッサにより管理される複数のメモリとを、回路ブロックの機能とは関係なく、それぞれを製造するのに最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類された構成要素を、同一の半導体基板上に形成する。ここでの「最適なプロセス」とは、たとえば、各構成要素に要求される処理能力、コスト、消費電力などを総合的に判断して決定されるプロセスを意味する。

第３の構成例の設計思想に従った場合でも、第１、第２の構成例と同様に、プロセッサ同士、メモリ同士に分類される場合もあるが、異なる結果となる場合も想定される。たとえば、ＣＰＵ１０、グラフィックメモリ２４には、高い処理能力および低消費電力化が要求されるのに対して、Ｉ／Ｏプロセッサ１２やサウンドプロセッサ１６にはそれほど高い処理能力が要求されない場合が想定される。このような場合、ＣＰＵ１０、グラフィックメモリ２４を、最先端の半導体製造プロセスで製造して一体集積化し、Ｉ／Ｏプロセッサ１２、サウンドプロセッサ１６は、それよりも粗い半導体製造プロセスで集積化する。

さらに、将来的にＤＲＡＭ混載プロセスの低コストが進んだ場合や、ロジックやメモリとして新たなデバイスが開発された場合には、ロジックとメモリを同一の半導体製造プロセスで製造するのが最適となる場合も想定される。この場合、ロジックとメモリとが同一基板上に形成されることになる。

このように、第３の構成例では、半導体製造プロセスの観点から、回路ブロックを分類して、集積化するため、演算処理装置全体としての設計を最適化することができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

たとえば、第１、第２の構成例では、第１半導体基板１００や第２半導体基板２００にマイクロバンプを設け、基板の厚み方向に積層する場合について説明したが、これには限定されない。たとえば、第１半導体基板１００と第２半導体基板２００の表面にマイクロバンプを設け、シリコンインターポーザを介して接続してもよい。あるいは、第１半導体基板１００および第２半導体基板２００をＰＣＢ上に実装し、ＰＣＢ上に敷設された信号線を介して接続してもよい。

この場合、シリコンインターポーザ上に敷設されるプロセッサとメモリを接続する配線の長さが短くなるように、第１半導体基板１００内のプロセッサおよび第２半導体基板２００内のメモリを配置するのが望ましい。このとき、より大きなバス幅が必要とされるメモリを優先して配置してもよい。本実施の形態においては、第１半導体基板１００および第２半導体基板２００を並べて配置した際に、グラフィックメモリ２４の位置が、グラフィックプロセッサ１４と最も近くなるように配置し、次いで、メインメモリ２０の位置を、ＣＰＵ１０と近くなるように決定してもよい。

実施の形態では、Ａ／ＤコンバータやＤ／Ａコンバータなどのアナログ回路を図示していないが、これらについては、第１半導体基板１００および第２半導体基板２００とは別の半導体基板上に別途集積化してもよい。アナログ回路は、微細プロセスを用いることによる回路の縮小効果が小さいため、第１半導体基板１００や第２半導体基板２００と別基板に集積化することにより、低コスト化を図ることができる。

実施の形態に係る演算処理装置の構成を示すブロック図である。 第１の構成例に係る演算処理装置の構成を示す図である。 第２の構成例に係る演算処理装置の構成を示す図である。

符号の説明

１０００ 演算処理装置、 １００ 第１半導体基板、 ２００ 第２半導体基板、 １０ ＣＰＵ、 １２ Ｉ／Ｏプロセッサ、 １４ グラフィックプロセッサ、 １６ サウンドプロセッサ、 ２０ メインメモリ、 ２２ Ｉ／Ｏメモリ、 ２４ グラフィックメモリ、 ２６ サウンドメモリ、 ３０ デバイスコントローラ、 ５０ バス。

Claims (7)

1. 異なる処理を実行する複数のプロセッサが一体に集積化された第１の半導体基板と、
   前記第１の半導体基板に集積化される前記複数のプロセッサにより管理される複数のメモリが一体に集積化された第２の半導体基板と、
   を備え、
   前記第１の半導体基板上に集積化された前記複数のプロセッサは、それぞれが個別に、前記第２の半導体基板上に集積化された管理対象となるメモリを制御するためのメモリコントローラを含むことを特徴とする演算処理装置。
2. 前記第１、第２の半導体基板を、異なる半導体製造プロセスにより製造し、それぞれの表面にマイクロバンプを形成するとともに、前記第１、第２の半導体基板を厚み方向に積層し、前記マイクロバンプを介して接続したことを特徴とする請求項１に記載の演算処理装置。
3. 前記複数のプロセッサおよびそれぞれの管理対象となる前記複数のメモリは、互いの投影が少なくとも一部においてオーバーラップするように配置されることを特徴とする請求項２に記載の演算処理装置。
4. 汎用処理を実行する演算プロセッサと、
   前記演算プロセッサにより管理されるメモリと、
   特定の処理を実行するために設計された複数の特定用途プロセッサと、
   前記複数の特定用途プロセッサにより管理される特定用途メモリと、
   を備え、
   前記演算プロセッサと、画像処理を実行する画像処理用プロセッサ以外の特定用途プロセッサと、を第１の半導体基板に一体に集積化し、
   前記演算プロセッサにより管理されるメモリと、前記画像処理用プロセッサ以外の特定用途プロセッサによって管理される前記特定用途メモリと、を第２の半導体基板に一体集積化したことを特徴とする演算処理装置。
5. 前記複数の特定用途プロセッサのうち、前記画像処理用プロセッサと、
   前記特定用途メモリのうち、前記画像処理用プロセッサにより管理されるメモリと、
   を第３の半導体基板に一体集積化したことを特徴とする請求項４に記載の演算処理装置。
6. 前記第１、第２の半導体基板を、それぞれ異なる半導体製造プロセスによって製造したことを特徴とする請求項４に記載の演算処理装置。
7. 複数のプロセッサと、前記複数のプロセッサにより管理される複数のメモリと、を含む演算処理装置であって、
   前記複数のプロセッサおよび前記複数のメモリを、それぞれを製造するために最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類されたプロセッサおよびメモリを、同一の半導体基板上に形成したことを特徴とする演算処理装置。

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