JP2012511263A - ３ｄマイクロアーキテクチャのシステムにおいて結合する平行プレーンメモリおよびプロセッサ - Google Patents

３ｄマイクロアーキテクチャのシステムにおいて結合する平行プレーンメモリおよびプロセッサ Download PDF

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Abstract

メモリエレメント（１２）、（１３）およびプロセッサエレメント（１１）、（１４）を、３Ｄ構造の平行プレーン上で上下に配置できるようにする方法でＩＣデバイス（１０）が構築される。ＴＳＳ（ｔｈｒｏｕｇｈ ｓｕｂｓｔｒａｔｅ ｓｔａｃｋｉｎｇ）技法を使用することにより、１つまたは複数のメモリと、１つまたは複数のプロセッサとの間の相互接続（３１）、（３２）、（３３）が達成される。この構成は、メモリとプロセッサとの間の距離を縮めることにより、プロセッサにメモリへの直接アクセスを与える。

Description

本開示は、一般にマルチプレーン（３Ｄ）処理構造に関し、より具体的には、そのような構造においてメモリエレメントと処理エレメントとの間の結合を強めることに関する。
コンピュータ処理システムは、メモリエレメントと処理エレメントとの間の密結合を必要とし、そのため、それらのエレメントは同じチップ上に構築される。物理的距離の観点から、メモリがそのメモリを使用する処理エレメントの近くにあることができればできるほど、そのシステムはより優れた帯域幅を有する。より優れた帯域幅は、それとともにより短い待ち時間およびより高い性能をもたらし、ひいてはより少ないエネルギー使用にもつながる。
従来のチップでは、メモリと、それらのメモリのそれぞれのマイクロプロセッサとが同じ物理プレーンを占有するので、必ずしもそれらのメモリの全てを、それらのメモリのそれぞれのプロセッサに直接隣接して設置することが可能とは限らない。現在のシステムでは、メモリおよびプロセッサが構築される同じ材料のプレーン内に構築される、１つまたは複数のバスにより、メモリエレメントがそれらのメモリエレメントのそれぞれのマイクロプロセッサエレメントに接続される。メモリがプロセッサの外部にある状況では、メモリとプロセッサとを相互接続するバスはさらに長い。
Ｔｅｚｚａｒｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社は、プロセッサから離れたメモリをインターフェイスする製品を発表している。メモリとプロセッサとが積み重ねられ、高性能を可能にしている。ある製品では、メモリアレイの記憶エレメントを形成するために積み重ねられる、１つまたは複数の層の上にメモリ記憶エレメントが構築される。これらの記憶エレメントは、メモリサブシステムを形成するために、今度は別の１つまたは複数の層の上に位置してもよい他のメモリ機能と組み合わせられる。これらの他のメモリ機能には、復号、書込み、読取り、誤り訂正、不良ブロックの修復、等が含まれる。別の製品では、メモリが標準的な既製メモリであり、そのような既製メモリではメモリ機能の全てが１つの層の中に含まれるが、全体的な使用可能メモリを拡張するためにそれらのメモリは積み重ねられる。このような構成は、スタック内のそれぞれのメモリがデータバス幅のサブセットを提供するスタックデータバス内で、メモリのサブセットを選択するようにアドレス指定することなど、いくつかの手段によって達成することができる。
これらのメモリは、メモリとプロセッサとの間の構造をほとんど必要としないキャッシュメモリの性質を帯びる。他方でレジスタメモリは、浮動小数点演算などの機能を処理するために複数の入出力を有するので、キャッシュメモリが必要とするよりも高い接続性を必要とする。これは、レジスタなどのマイクロプロセッサメモリが、それらのマイクロプロセッサメモリのそれぞれのマイクロプロセッサと密結合の関係で概して構築される理由の１つである。
本開示は、メモリエレメントおよびプロセッサエレメントを、３Ｄ構造の平行プレーン上で上下に配置できるようにするシステムおよび方法を対象とする。ＴＳＳ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｓｔａｃｋｉｎｇ）技法を使用することにより、１つまたは複数のメモリと、１つまたは複数のプロセッサとの間の相互接続が達成される。この構成は、メモリとプロセッサとの間の距離を最小限にまで縮めることにより、プロセッサにメモリへの直接アクセスを与える。
一実施形態では、第１の一組のパイプライン段のエレメントを中に有する、第１の半導体層を構築する。第２の一組のパイプライン段のエレメントを中に有する、第２の半導体層を構築する。次いで、ＩＣデバイスの少なくとも一部分を形成するために、その第１の半導体層と第２の半導体層とを結合する。第１のエレメントの組と第２のエレメントの組とは、それらの層が結合されるときに密結合の通信が可能にされるように構成される。所望の場合、様々なプロセスを有して様々な層を構築することができ、それぞれのプロセスは、中で構築されているエレメントの特性に適合する。
他の実施形態では、状態メモリ（パイプ状態メモリ）、構成メモリ、またはスキャンメモリを、積重ね構成の層の中に構築することができる。これらのメモリを層に移すことにより、プロセッサエンジンの制御／電力のタイミングの問題が向上／最適化され、より一層の性能が得られる。
以下の詳細な説明をより十分に理解できるように、上記の内容は、本発明の特徴および技術的利点を幾分大まかに概説した。以下に、本発明の特許請求の範囲の主題を形成する追加の特徴および利点を記載する。当業者は、本発明の同じ目的を遂行するために、開示する概念および特定の実施形態を、他の構造を修正しまたは設計するための基礎として容易に利用できることを理解すべきである。当業者は、そのような等価の構築物が、添付の特許請求の範囲に記載する本発明の趣旨および範囲から逸脱しないことも理解すべきである。以下の説明を添付図面と併せて検討するとき、その編成および動作方法の両方に関して本発明の特性であると考えられる新規の特徴が、さらなる目的および利点とともにより十分に理解されよう。ただし、図面のそれぞれは例証および説明のために提供するに過ぎず、本発明の限度を定義することを意図するものではないことをはっきりと理解すべきである。
本発明をより完全に理解するために、次に、添付図面と併せて解釈する以下の説明を参照する。
従来型の２Ｄのメモリおよびプロセッサシステムを示す図である。 平行プレーンのメモリおよびプロセッサシステムの一実施形態を示す図である。 様々なプレーン上のエレメントが互いに通信できるようにするためのシステムの一実施形態を示す図である。 ＩＣデバイスを構築するためのプロセスの一実施形態を示す図である。
図１は、従来型の２Ｄのメモリおよびプロセッサシステム１０を示す。このシステム１０は、マイクロエンジン１１および１４、ならびにメモリ１２および１３を有する。マイクロエンジン１１は、バス１５によりメモリ１２に接続され、バス１６によりメモリ１３に接続される。マイクロエンジン１４は、バス１７によりメモリ１３に接続される。メモリ１２および１３は、専用メモリレジスタファイルとすることができる。メモリとプロセッサとは物理的に離れているが、同じ層に構築されるので、メモリ呼び出し（ｍｅｍｏｒｙ ｃａｌｌ）および応答の全てがバス１５または１６の一方もしくは他方を流れる必要がある。個々のメモリセルは、メモリ全体に散在するので、アクセスされるメモリセルごとにバスの長さは異なる。それぞれのアクセスは、そのマンハッタン距離によって伝搬する必要があるので、バスの長さが異なることは、それぞれのメモリアクセスに待ち時間を加える。タイミング目的で、最も長い待ち時間に合わせるようにアクセスの全てが遅延される。メモリ動作における待ち時間は、エネルギー損失も引き起こす。
図２は、本発明の技法を使用する、平行プレーンのメモリおよびプロセッサシステムの一実施形態２０を示す。本明細書の議論は、マイクロプロセッサおよびマイクロプロセッサと一体化したレジスタメモリ構造など、マイクロアーキテクチャ（マイクロエンジン）に焦点を当てるが、論じる概念は、エレメント間の密結合を必要とするどんなエレメントのグループ化にも拡張できることに留意されたい。
この実施形態２０は、図１の二次元構造を複数の層へと分けるための１つの構成を示す。図２にはそのような層を２つ示すが、所望の場合、任意の数の層を使用することができる。層１ ２１０は、マイクロエンジン１１および１４をその上に有するのに対し、層２ ２２０はメモリ１２および１３を含む。（メモリやプロセッサなど）同じエレメントの種類の全てを同じ層の上に保つことは、編成および製造の観点から有利だが必ずしもそうでなくてもよく、所望の場合、複数の層を混ぜ合わせ、マッチさせることができることに留意されたい。また、１つのエレメントの種類に対し、複数の層を使用することもできる。例えば、プロセッサ（または他のエレメント）を伴う層が、メモリの層を挟むことができる。
図３は、ＩＣデバイス３０１内の様々なプレーン（層）上のエレメントが互いに通信できるようにするためのシステムの一実施形態３０を示す。Ｘ方向およびＹ方向に延びる２Ｄ単一層アーキテクチャ（図１）上のバス１５、１６、１７は、Ｚ方向に走るバス３１、３２、および３３によって置換されている。一実施形態では、バス３１、３２、３３は、ＴＳＶ（シリコン貫通ビア）である。別の実施形態では、バス３１、３２、および３３は、直接のダイツーダイ（ｄｉｅ−ｔｏ−ｄｉｅ）結合構造である。正確な接続構造は、層の構成がフェイスツーフェイス結合、フェイスツーバック結合、またはバックツーバック結合かによって決まる。
層１の第１のプロセッサに関連する（層２の上の）メモリを、プロセッサの真上に（または真下に）平行に層状に重ねることができるので、プロセッサとメモリとの間の接続をいくつかの接続にわたって分散させることができるので、および層間の接続性のルーティング（ｃｏｎｎｅｃｔｉｖｉｔｙ ｒｏｕｔｉｎｇ）が層の厚み（例えば２０〜２００マイクロメートル）以下になるので、待ち時間を減らすことができ、動作速度を速めることができる。層１上の第２のプロセッサは、第１のプロセッサとは独立に構築することができ、自らの１組の接続を介して自らのメモリに接続することができる。したがって、第２のプロセッサおよび第２のプロセッサに関連するメモリも、動作速度に関して最適化することができる。場合によっては、複数のプロセッサが特定のメモリへの接続を有し（逆の場合も同様）、それにより、やはり動作速度を速めることができる。
これらのメモリとプロセッサとは別の層の上にあり、よって、お互い同時に製造する必要はない。同時に製造しなくてよいことは、それぞれのエレメントの製作をそのエレメントに適合させることを可能にする。例えば、層１は、独自の製造プロセス、例えば高速プロセッサをもたらすように最適化される高性能プロセスを有することができる。層２は、少ない漏電を発生させる方法で製造することができる。
上記で論じたように、メモリの全てを別個の層の上に配置する必要はない。したがって、所望の場合、メモリの一部がプロセッサの一部と１つの層（２Ｄレイアウト）を共用することができる。単一の層の中で通常密結合されることになる、エレメントの平行な積み重ねを使用することにより、結合されるエレメント間の制御経路およびデータ経路を短くすることができる。短くできることは、マイクロプロセッサに関連するレジスタメモリにとってとりわけ重要である。例えば、フローティングコアユニット（ｆｌｏａｔｉｎｇ ｃｏｒｅ ｕｎｉｔ）内のレジスタファイルは、複数のプロセッサ出力が同時にレジスタに書き込むことができるように、２個の書込みポートを有することができる。このレジスタは、必要に応じてフローティングコアユニットの様々なパーツによりデータ衝突なしにアクセスできるように、４個、６個、または８個の読取りポートを有することができる。これらのレジスタは、同じ層の上に、かつレジスタに関連するプロセッサに隣接して配置することができる。プロセッサによって使用される他のメモリを、別の層の上に配置することができる。
図３に示す実施形態では、それぞれの層の活性状態の面が、活性状態の面を互いに物理的に分けるシリコン（Ｓｉ）基板を有するとみなす。つまり、フェイスツーバック構成またはバックツーバック構成が存在する。そのような実施形態では、ビア３１、３２、および３３などのＴＳＶ（シリコン貫通ビア）が相互接続を与えることができる。活性状態の面を互いに隣接して設置することが望まれる状況では、ＴＳＶは不要だが、ＴＳＶを必要とせず、一方のダイに形成される接点が、もう一方のダイに形成される接点と電気的につながることを可能にするダイツーダイ（Ｄ２Ｄ）結合を使用することができる。
図４は、ＩＣデバイスを構築するためのプロセスの一実施形態４０を示す。ブロック４０１は、第１の一組のエレメントを中に有する、第１の半導体層を構築する。この第１のエレメントは、メモリ、マイクロプロセッサなど、定義された動作上の特性を有する。ブロック４０２は、第２の一組のエレメントを中に有する、第２の半導体層を構築する。この第２の一組のエレメントは、動作上の特性（すなわちメモリ、プロセッサ、等）の点で第１の一組のエレメントと異なることができる。例えば、第１の層の上にアナログ機能を構築することができる一方、第２の層の上には関連するデジタルコントローラが構築される。一実施形態では、第２の一組のエレメントは、第１の一組のエレメントと似ているが、一緒に密結合されるべきである。
別の実施形態では、それぞれの異なる層が、単一のパイプライン段のコンポーネントを含む。例えば、ある層が記憶エレメント（例えば入出力レジスタ）を含むことができるのに対し、別の層はオペレータ（例えば演算論理ユニット（ＡＬＵ））を含む。オペレータがオペランドに物理的に近いように各層は構成される。演算Ａ＋Ｂ＝Ｃを実行する場合、足し算をするために第１の層の上の入力オペランドを第２の層に渡す。次いで、その結果を第１の層の上に記憶する。この実施形態によれば、オペランドがオペレータから分離しているので、それぞれを適切に最適化することができる。例えば、安定性を得るためにオペランドを記憶する層を最適化することができるのに対し、速度を得るために演算論理ユニットを有する層を最適化することができる。
ブロック４０３は、ＩＣデバイスの少なくとも一部分を形成するために、その第１の半導体と第２の半導体とを一緒に結合する。この結合は、第１のエレメントの組および第２のエレメントの組のうちのいくつかの間の密結合の通信を助けるような方法で行われる。この結合は、例えば半導体のうちの少なくとも１つに関し、ＴＳＳ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｓｔａｃｋｉｎｇ）技術を使用することによるものとすることができる。さらに、上記で論じたように、ブロック４０１および４０２は、中で構築されているエレメントの特性にそれぞれが適合する、異なるプロセスとすることができることに留意されたい。
本明細書で論じた例は、レジスタファイル（データ）メモリの使用について説明したが、いくつかの異なるメモリの種類のうちのどれでも、本明細書で論じた概念を使用することができることに留意されたい。例えば、１つまたは複数の層の中に構成メモリ、スキャンメモリ等を構築することができ、そのように構築することは、平行な層の上に配置される、層になったメモリとプロセッサとの間のメモリ制御および／またはタイミングの問題を改善する。その結果、メモリをプロセッサと物理的に平行に「散在させる」ことができるので、導線の長さの差に起因するメモリ全体にわたる待ち時間を減らすように、様々な制御導線（接続）および電力接続を配置することができる。プロセッサおよびメモリの両方は、そのそれぞれの平行部の全長の共通部分に沿って複数の相互接続点を有することができる。
本発明および本発明の利点を詳細に説明してきたが、添付の特許請求の範囲によって定義する本発明の趣旨および範囲から逸脱することなく、様々な変更、置換、および改変をここに加えることができることを理解すべきである。さらに、本出願の範囲が、本明細書に記載したプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されることは意図しない。本発明の開示から当業者なら容易に理解するように、本明細書に記載した対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を達成する、現存のまたは後に開発されるプロセス、機械、製造、組成物、手段、方法、もしくはステップを本発明に従って利用することができる。よって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲に含めることが意図される。
１１ マイクロエンジン
１２ メモリ
１３ メモリ
１４ マイクロエンジン
１５ バス
１６ バス
１７ バス
３１ ビア
３２ ビア
３３ ビア
２１０ 層１
２２０ 層２
３０１ ＩＣデバイス

Claims (21)

  1. マイクロアーキテクチャの第１の部分が中に構築される第１の層と、
    前記マイクロアーキテクチャの第２の部分が中に構築される第２の層であって、前記第１の部分と前記第２の部分とは緊密な通信を必要とする、第２の層と、
    前記第１の部分と前記第２の部分との間の通信を可能にする一連の接続と
    を含む、ＩＣデバイス。
  2. 前記第１の部分はパイプライン段の第１の部分を含み、前記第２の部分は前記パイプライン段の第２の部分を含む、請求項１に記載のＩＣデバイス。
  3. 前記マイクロアーキテクチャは、少なくとも１つのメモリエレメント、および少なくとも１つのマイクロプロセッサエレメントを含む、請求項１に記載のＩＣデバイス。
  4. 前記メモリエレメントは、前記マイクロプロセッサエレメントによって利用されるレジスタである、請求項３に記載のＩＣデバイス。
  5. 前記一連の接続は、ＴＳＶ（シリコン貫通ビア）を含む、請求項１に記載のＩＣデバイス。
  6. 前記マイクロアーキテクチャの前記第１の部分および前記第２の部分は、互いに独立したプロセスの下で製造される、請求項１に記載のＩＣデバイス。
  7. ＩＣデバイスを構築するための方法であって、
    マイクロアーキテクチャの第１の部分を中に有する第１の層を構築するステップと、
    前記マイクロアーキテクチャの第２の部分を中に有する第２の層を構築するステップであって、前記第１の部分と前記第２の部分とは緊密な通信を必要とする、第２の層を構築するステップと、
    前記第１の層に前記第２の層を結合するステップと、
    前記第１の部分と前記第２の部分との間の通信を可能にするために、前記層のうちの少なくとも１つを通して一連のビアを構築するステップと
    を含む、方法。
  8. 前記マイクロアーキテクチャは、少なくとも１つのメモリエレメント、および少なくとも１つのマイクロプロセッサエレメントを含む、請求項７に記載の方法。
  9. 前記メモリエレメントは、前記マイクロプロセッサエレメントによって利用されるレジスタである、請求項８に記載の方法。
  10. 前記マイクロアーキテクチャの前記第１の部分および前記第２の部分は、互いに独立したプロセスの下で製造される、請求項７に記載の方法。
  11. 層のプレーンに沿ってメモリエレメントが中に構築される第１の層と、
    ＩＣデバイス内で前記第１の層に積み重ねられる第２の層であって、動作するために前記メモリエレメントとの密結合に依拠するマイクロプロセッサが中に構築される、第２の層と、
    前記第１の層の前記プレーンのあちこちに分散される一連の接続であって、前記密結合を可能にする、一連の接続と
    を含む、ＩＣデバイス。
  12. 前記一連の接続は、ＴＳＶ（シリコン貫通ビア）を含む、請求項１１に記載のＩＣデバイス。
  13. 前記一連の接続は、直接のダイツーダイ結合構造を含む、請求項１１に記載のＩＣデバイス。
  14. 前記第２の層に構築される第２のマイクロプロセッサであって、動作するために前記メモリエレメントに密結合される、第２のマイクロプロセッサ
    をさらに含む、請求項１１に記載のＩＣデバイス。
  15. 前記第１の層に構築される第２のメモリであって、前記第２のマイクロプロセッサとの密結合を有する、第２のメモリ
    をさらに含む、請求項１４に記載のＩＣデバイス。
  16. 前記第１の層および第２の層は、別個のプロセスを使用して構築される、請求項１１に記載のＩＣデバイス。
  17. ＩＣデバイスを構築するための方法であって、
    第１のプロセスを使用して前記ＩＣデバイスの第１の層を構築するステップであって、前記第１のプロセスは第１の一組のエレメントの、前記第１の層の中での作成と互換性がある、第１の層を構築するステップと、
    第２のプロセスを使用して前記ＩＣデバイスの第２の層を構築するステップであって、前記第２のプロセスは、前記第１の一組のエレメントと同じパイプライン段における第２の一組のエレメントの、前記第２の層の中での作成と互換性がある、第２の層を構築するステップと、
    前記ＩＣデバイスの少なくとも一部分を形成するために、前記第１の層と前記第２の層とを一緒に結合するステップであって、前記結合するステップは、前記第１のエレメントの組および前記第２のエレメントの組のうちのいくつかの間の密結合の通信を助け、前記エレメントの組の一方はメモリであり、前記エレメントの組の他方は、前記メモリとの密結合を必要とするデバイスである、結合するステップと
    を含む、方法。
  18. 前記密結合を助けるために、前記層のうちの少なくとも１つに複数のＴＳＶ（シリコン貫通ビア）を構築するステップをさらに含む、請求項１７に記載の方法。
  19. ＩＣデバイスを構築するための方法であって、
    パイプライン段の第１の一組のエレメントを中に有する第１の半導体層を構築するステップと、
    前記パイプライン段の第２の一組のエレメントを中に有する第２の半導体層を構築するステップと、
    前記ＩＣデバイスの少なくとも一部分を形成するために、前記第１の半導体と前記第２の半導体とを一緒に結合するステップであって、前記結合するステップは、密結合を必要とする前記第１のエレメントの組および前記第２のエレメントの組のうちのいくつかの間の密結合の通信を助ける、結合するステップと
    を含む、方法。
  20. 前記密結合を助けるために、前記層のうちの少なくとも１つに複数のＴＳＶ（シリコン貫通ビア）を構築するステップをさらに含む、請求項１９に記載の方法。
  21. 前記密結合を助けるために、直接のダイツーダイ結合構造を構築するステップをさらに含む、請求項１９に記載の方法。
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