KR20210062714A - 3d 스택 집적 회로로 구현된 기능 블록 - Google Patents

3d 스택 집적 회로로 구현된 기능 블록 Download PDF

Info

Publication number
KR20210062714A
KR20210062714A KR1020217015074A KR20217015074A KR20210062714A KR 20210062714 A KR20210062714 A KR 20210062714A KR 1020217015074 A KR1020217015074 A KR 1020217015074A KR 20217015074 A KR20217015074 A KR 20217015074A KR 20210062714 A KR20210062714 A KR 20210062714A
Authority
KR
South Korea
Prior art keywords
die
volatile memory
processing logic
partition
sic
Prior art date
Application number
KR1020217015074A
Other languages
English (en)
Inventor
토니 엠. 브루어
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20210062714A publication Critical patent/KR20210062714A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H01L27/115—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/10844—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2209—Concurrent read and write
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

비 휘발성 메모리 파티션들의 어레이를 갖는 비 휘발성 메모리 다이, 휘발성 메모리 파티션들의 어레이를 갖는 휘발성 메모리 다이, 및 프로세싱 로직 파티션들의 어레이를 갖는 프로세싱 로직 다이를 갖는 3 차원 적층 집적 회로(3D SIC). 비 휘발성 메모리 다이, 휘발성 메모리 다이 및 프로세싱 로직 다이가 적층된다. 비 휘발성 메모리 다이, 휘발성 메모리 다이 및 프로세싱 로직 다이는 기능 블록들의 어레이를 형성하도록 배열될 수 있고, 적어도 두 개의 기능 블록들은 제어기의 계산 부하를 줄이는 서로 다른 데이터 프로세싱 기능을 각각 포함할 수 있다.

Description

3D 스택 집적 회로로 구현된 기능 블록
관련 출원
본 출원은 2018년 10월 24일에 출원되며 "3D 스택 집적 회로에 의해 구현된 기능 블록"이라는 명칭을 갖는 미국 특허 출원 번호 제16/169,910호에 대한 우선권을 주장하며, 그 내용은 본원에 참고로 포함된다.
기술분야
본원에 개시된 적어도 일부 실시 예들은 일반적으로 3 차원 집적 회로(3D IC)에 관한 것이고, 보다 구체적으로, 그러나 이에 제한되는 것은 아니지만, 3 차원 스택 집적 회로(3D SIC)에 관한 것이다.
3D IC는 실리콘 다이(silicon die)들을 적층하고 이들을 수직으로 상호 연결하여 다이들의 조합이 단일 디바이스가 되도록 만든 집적 회로이다. 3D IC를 사용하면 수직 레이아웃(layout)으로 인해 디바이스를 통과하는 전기 경로(electrical path)들이 단축 될 수 있으며, 이는 나란히(side-by-side) 배열된 유사한 IC들보다 더 빠르고 더 작은 풋프린트(footprint)를 갖는 디바이스를 생성한다. 3D IC들은 일반적으로 관통 실리콘 비아(through-silicon via, TSV) 상호 연결들로 적층된 IC들을 지칭하는 3D SIC들로 그룹화될 수 있고, 반도체를 위한 국제 기술 로드맵(ITRS)에 명시된 대로 온칩 배선 계층(on-chip wiring hierarchy)의 로컬 레벨들에서 3D 상호 연결들을 구현하기 위해 제조 프로세스를 사용하여 생성되는 모놀리식(monolithic) 3D IC들로 그룹화된다. 제조 프로세스를 사용하여 3D 상호 연결들을 실현하면 디바이스 레이어들 사이에 직접 수직 상호 연결들을 생성할 수 있다. 모놀리식 3D IC들은 별도의 3D IC들로 다이싱된 단일 웨이퍼에 레이어들로 구축된다.
3D SIC는 세 가지 알려진 일반적인 방식들로 생성될 수 있다: 다이-다이, 다이-웨이퍼 또는 웨이퍼-웨이퍼 방식. 다이-다이 방식에서, 전자 부품들은 다수의 다이들에서 생성된다. 그런 다음 다이들이 정렬되고 본딩(bonding)된다. 다이-다이 방식의 이점은 각 다이를 다른 다이와 정렬하고 본딩하기 전에 테스트할 수 있다는 것이다. 다이-웨이퍼 방식에서 전자 부품들은 다수의 웨이퍼들로서 생성된다. 웨이퍼들 중 하나는 다이싱된 다음 다른 웨이퍼의 다이 사이트(die site)들에 정렬 및 본딩될 수 있다. 웨이퍼-웨이퍼 방식에서, 전자 부품들은 다수의 웨이퍼들에서 생성 된 다음 정렬, 본딩되고 별도의 3D IC들로 다이싱된다.
TSV는 다이를 통과할 수 있는 수직 전기 연결이다. TSV는 3D 패키지 및 3D IC에서 성능을 높이는 데 핵심적인 부분이 될 수 있다. TSV를 사용하면, 스택형 칩들을 연결하는 대안들이 비해, 상호 연결 및 디바이스 밀도가 상당히 높을 수 있고 연결 길이가 더 짧아 질 수 있다.
실시 예들은 유사한 참조들이 유사한 요소들을 나타내는 첨부 도면들의 도면에서 제한이 아니라 예로서 도시된다.
도 1은 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 다이들, 휘발성 메모리 다이, 및 프로세싱 로직 다이를 갖는 예시적인 3D SIC의 정면도이다.
도 2는 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 파티션들(각각의 파티션이 다수의 비 휘발성 메모리 요소들을 갖는)을 갖는 예시적인 비 휘발성 메모리 다이의 평면도이다.
도 3은 본 개시의 일부 실시 예들에 따른 다수의 휘발성 메모리 파티션들(각각의 파티션이 다수의 휘발성 메모리 요소들을 갖는)을 갖는 예시적인 휘발성 메모리 다이의 평면도이다.
도 4는 본 개시의 일부 실시 예들에 따른 다수의 프로세싱 로직 파티션들(각 파티션이 별도의 필드 프로그래밍 가능 게이트 어레이를 갖는)을 갖는 예시적인 프로세싱 로직 다이의 평면도이다.
도 5는 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 다이들, 휘발성 메모리 다이, 및 프로세싱 로직 다이를 갖는 도 1에 도시된 예시적인 3D SIC의 사시도이다.
도 6은 본 개시의 실시 예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
도 7은 본 개시의 실시 예들이 제어기와 함께 수행할 수 있는 예시적인 방법의 흐름도이다.
본 개시의 적어도 일부 양태들은 3D SIC에 의해 구현되는 기능 블록들에 관한 것이다. 또한, 일반적으로, 본 개시의 양태들은 3D IC에 의해 구현되는 기능 블록들에 관한 것이다.
일반적으로, 3D IC는 실리콘 웨이퍼들 또는 다이들을 적층하고 예를 들어 TSV들 또는 Cu-Cu 연결들을 사용하여 제1 방향(예를 들어, 수직)으로 상호 연결하여 따라서 단일 디바이스처럼 작동하여 종래의 2 차원 디바이스들보다 적은 전력과 더 작은 설치 공간으로 성능 향상을 달성하도록 제조된 집적 회로이다.
일부 실시 예들에서, TSV들이 사용될 수 있으며, 이는 3D SIC들로 간주되는 3D IC들 실시 예들을 생성한다. 3D IC들 또는 3D SIC들로서의 실시 예들은, 예를 들어, 서로 다른 메모리 유형 레이더들 및/또는 하나 이상의 프로세싱 레이어들을 단일 IC 스택으로 결합하는, 이종이되도록 생성될 수 있다. 3D SIC들의 대안적인 실시 예들은 모놀리식(monolithic) 3D IC들을 포함할 수 있다.
모놀리식 3D IC들을 사용하는 실시 예들은 이후에 3D IC들로 다이싱되는 단일 반도체 웨이퍼 상에 레이어들로 생성된다. 이들 실시 예들은 정렬(aligning), 박형화(thinning), 본딩(bonding) 또는 TSV들이 필요하지 않다는 점에서 유리하다. 본원의 개시는 대부분 3D SIC 실시 예에 초점을 맞추고 있지만, 본원에 개시된 실시 예들은 3D SIC 실시 예들로 제한되지 않는다는 것을 이해해야 한다. 일부 실시 예들은 3D SIC 대신 모놀리식 3D IC일 수 있다. 이러한 예시적인 실시 예들에서, 3D IC의 전체 구조는 유사할 수 있다; 그러나 모놀리식 3D IC의 상호 연결은 TSV들 대신 제조된 비아(via)들을 포함한다.
3D SIC 실시 예들을 생성하는 것과 관련하여, 이러한 실시 예들은 다이-다이, 다이-웨이퍼 또는 웨이퍼-웨이퍼 생산 방법에 의해 생성될 수 있다. 다이-다이 방식에서, 생산 방법에서 본딩 전후에 박형화 및 TSV 생성을 수행할 수 있다. 다이-다이 방식의 예시적인 장점은 각 구성 요소 다이를 다른 다이와 적층하기 전에 테스트 할 수 있다는 것이다. 또한 각 다이는 생산을 위해 별도로 비닝(binning)될 수 있다. 다이-웨이퍼 방식에서, 웨이퍼-웨이퍼 방식과 유사하게, 박형화 및 TSV 생성이 본딩 전 또는 후에 수행된다. 그러나, 웨이퍼-웨이퍼에 비해 다이-웨이퍼의 장점은 다이싱 전에 스택에 추가적인 다이들을 추가할 수 있고 웨이퍼에 추가하기 전에 다이를 테스트 할 수 있다는 것이다. 웨이퍼-웨이퍼에서, 각 웨이퍼는 본딩 전 또는 후에 박형화될 수 있으며, 연결은 본딩 전에 웨이퍼에 구축되거나 본딩 후 스택에 생성된다. 웨이퍼-웨이퍼 방식을 사용하면, TSV들이 액티브 레이어들 사이 및/또는 액티브 레이어와 외부 본드 패드 사이에서 실리콘 기판들을 통과할 수 있다. 웨이퍼-웨이퍼 방식의 단점은 하나의 칩에 결함이 있으면 전체 적층 결과물에 결함이 발생한다는 것이다.
칩 스케일링 프로세스(chip scaling process)는 전력 밀도 제약으로 인해 부분적으로 서서히 개선되고 있으며, 트랜지스터는 일반적으로 더 빨라지는 동안 상호 연결은 더 빨라지지 않는다. 3D IC는 2 차원 다이들을 적층하고 다이들을 3 차원으로 연결하여 이러한 예시의 스케일링 문제를 모두 해결한다. 이러한 적층은 IC들의 수평 배열에 비해 칩들 간의 통신을 더 빠르게 만들 수 있다. 또한, 3D IC는 칩들을 수평으로 배열하는 것보다 다른 다음과 같은 가능한 이점을 제공할 수 있다: 더 작은 풋프린트(footprint), 더 짧은 상호 연결, 전력 소비 감소, 모호성(obscurity)을 통한 회로 보안, 증가된 대역폭.
3D IC는 3 차원의 레이어들에서 기능을 추가하는 이점을 취함으로써 더 작은 2 차원 공간에 더 큰 기능을 제공하고 3D 적층을 사용하여 큰 칩을 다수의 작은 다이들로 분할하여 비용을 절감할 수 있다. 다시 말해, 3D IC 제조는 IC들의 어레이를 사용하여 칩을 생산하는 기존 프로세스보다 모듈형이 될 수 있다. 또한, 3D IC들은 다양한 프로세스들 또는 다양한 유형의 웨이퍼들로 생성된 레이어들로 생성될 수 있어, 설계 옵션이 증가한다. 또한 연결성이 증가하면 설계 옵션이 확장된다.
또 다른 장점은 3D IC가 디바이스 내에 신호를 유지하여 전력 소비를 줄인다는 것이다. 두 가지 다른 방향(예를 들어, 수평 및 수직)으로 더 짧은 전기 연결은 예를 들어 더 작은 기생 커패시턴스를 생성하여 전력 소비를 줄인다. 전력 사용량을 줄이면 열 발생도 줄어 든다.
또한 3D IC는 스택형 다이 구조가 전체 회로를 리버스 엔지니어링하려는 시도를 복잡하게 하므로 모호함을 통해 보안을 달성할 수 있다. 또한, 민감하거나 중요한 기능을 3D IC의 레이어들 간에 나누어 이러한 기능을 추가로 숨길 수 있다. 일부 실시 예들은 다른 레이어들의 모니터링 또는 보안 전용 레이어 또는 다이를 가질 수도 있다. 이는 3D IC의 별도 다이가 런타임에 모니터링할 다이들에 대한 하드웨어 방화벽을 제공하는 방화벽 레이어와 유사하다. 이는 공격으로부터 부품 또는 전체 칩 스택을 보호하기 위해 수행될 수 있다.
3D IC의 기본적인 구조적 배열은 조합하여 훨씬 더 많은 대역폭을 기존 버스보다 제공할 수 있는 다이들 또는 레이어들 사이에 많은 수의 비아들을 허용함으로써 대역폭을 증가시킨다. 추가적으로, 3D SIC의 기능 블록들의 세트는 네트워크로 연결되거나 클러스터된 별도의 컴퓨터들의 그룹처럼 작동할 수 있다. 서로 다른 기능 블록들은 서로 다른 유형의 프로세싱 유닛들을 가질 수 있다. 또한, 상이한 유형의 기능 블록들을 보완할 수 있다. 그리고, 기능 블록이 다른 블록과 더 많이 관련될수록 두 개의 기능 블록을 나란히 배치하는 것이 더 유리하다. 예를 들어, 공통 다중 동작 데이터 프로세싱 방법에서 제1 블록은 제1 데이터 프로세싱 동작을 제공 할 수 있고 이웃하는 제2 블록은 제2 데이터 프로세싱 동작을 제공할 수 있다. 이러한 특징은 컴퓨터화된 시스템의 제어기 부하를 크게 줄일 수 있다. 예를 들어, 이러한 특징은 중앙 처리 장치(CPU)의 부하를 줄일 수 있다.
블록들이 3D SIC에 의해 구현되는 실시 예들에서, TSV들의 사용은 TSV들의 이점이 완전히 실현되도록 각 기능 블록을 하나의 기능으로 줄이는 것이 유리할 수 있다. 이러한 실시 예들에서, 3D IC의 기능은 단일 기능 블록이 수행할 수 있는 기능들의 수가 아니라 3D IC의 기능 블록들의 수를 증가시킴으로써 증가될 수 있다. 이러한 방식으로, TSV 또는 3D SIC의 다른 유형의 상호 연결을 최대한 활용할 수 있다.
TSV는 실리콘 웨이퍼 또는 다이를 완전히 통과 할 수 있는 전기 연결이다. TSV를 사용하면, 상호 연결 및 디바이스 밀도가 다이 간의 기존 상호 연결보다 훨씬 높다. 그리고, 다이 간의 연결 길이는 기존의 상호 연결보다 짧다.
일부 실시 예들은 비아-퍼스트 TSV 제조(via-first TSV fabrication)의 3D IC 구조에 추가된 TSV들을 가질 수 있다. 이것은 트랜지스터, 커패시터 및 저항과 같은 구성 요소들이 웨이퍼에 패터닝되기 전에 TSV들이 제조되는 프로세스이다. 일부 실시 예에서는 개별 디바이스가 패터닝된 후 금속 레이어들이 다이 또는 다이들의 스택에 추가되기 전에 TSV들이 제조되는 비아-미들 TSV 제조(via-middle TSV fabrication)를 사용한다. 그리고, 일부 실시 예는 금속 레이어들의 추가 후 또는 추가 중에 TSV들이 제조되는 비아-라스트 TSV 제조(via-last TSV fabrication)를 사용한다.
TSV들이 3D IC에 추가되는 방식에 추가하여, TSV들의 레이아웃 및 설계는 본원에 설명된 실시 예들에 따라 달라질 수 있다. 예를 들어, 3D IC의 다이들의 기능적 요소들의 파티셔닝 세분화 차이로 인해 TSV들의 설계 및 레이아웃이 달라질 수 있다. 일부 실시 예들은 TSV들을 사용하는 게이트 레벨 파티셔닝을 갖고 다른 실시 예들은 블록 레벨 분할을 갖는다. TSV들을 사용한 게이트 레벨 파티셔닝은 블록 레벨 파티셔닝보다 실용적이지 않다; 따라서 더 많은 TSV들을 갖는 이점을 높이기 위해, 기능 블록 내에서 파티셔닝된 기능 하위 요소들은 TSV들을 통해 연결될 수 있다. 이것은 중간 수준의 솔루션(middle ground solution)이 될 수 있다.
일부 실시 예에서, 다이 또는 칩들의 스택은 3D XPoint 메모리(3DXP) 및 동적 랜덤 액세스 메모리(DRAM) IC들과 같은, 메모리 IC 외에도, 프로세싱 로직 집적 회로(IC)를 가질 수 있다. 프로세싱 로직, 3DXP 및 DRAM의 유닛들을 연결하여, 예를 들어 TSV에 의해, 기능 블록을 형성할 수 있다. 서로 다른 기능 블록들은 필요에 따라 다르게 구성될 수 있고 및/또는 하나의 3D SIC에서 또는 일반적으로 하나의 3D IC에서 서로 실질적으로 독립적으로 작동할 수 있다. 프로세싱 로직은 자주 사용되는 기능 및/또는 데이터 집약적인 기능을 구현하여 프로세싱 로직 IC가 CPU의 프로세싱 능력을 갖지 않더라도 더 나은 데이터 액세스의 이점은 선택된 기능을 구현할 때 더 나은 전체 성능을 제공할 수 있다. 여러 기능 블록들(예를 들어, 3D SIC 또는 3D IC 내의 다수의 컬럼 기능 블록들)이 병렬로 실행되어 CPU의 계산 부하를 줄일 수 있다.
언급한 바와 같이, 일부 실시 예들에서, 프로세싱 로직 IC 또는 다이는 전형적인 CPU가 가질 수 있는 프로세싱 코어들의 전체 어레이를 갖지 않는다. 그러나, 그러한 실시 예들에서, 프로세싱 로직은 자주 사용되는 기능들 및/또는 데이터 집약적인 기능들을 구현한다; 따라서, CPU의 중요한 프로세싱 의무를 덜어주고 CPU의 성능을 향상시킬 수 있다. 이러한 실시 예들에서, 기능 블록은 그 자체로 완전한 세트의 다기능 명령을 실행할 수 없다. 따라서, 기능 블록과 3D IC의 나머지는 CPU에 연결될 수 있으며, CPU는 기능 블록이 수행하도록 구성된 작업을 기능 블록이 수행하도록 지시할 수 있다. 예를 들어, 예시적인 실시 예들의 기능 블록은, 그의 프로세싱 로직 IC에 의해, 그의 비 휘발성 메모리 IC에 저장된 데이터를 복호화 하고 복호화된 데이터를 그의 휘발성 메모리에 삽입하여 CPU에 의한 추가 프로세싱을 위해 CPU에 전달하도록 구성된다. 또한, CPU는 기능 블록의 휘발성 메모리에 요청을 제공하여 특정 기능의 결과를 생성하도록 블록에 요청하도록 할 수 있고, CPU는 또한 기능 블록으로부터 결과를 검색하기 위한 후속 요청을 제공할 수 있다. 예를 들어, 결과를 생성하기 위한 요청은 기록 커맨드의 형태로 CPU에서 기능 블록으로 제공될 수 있고, 결과를 검색하기 위한 요청은 판독 커맨드의 형태로 CPU에서 기능 블록으로 제공될 수 있다.
도 1은 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 다이들(102 및 104), 휘발성 메모리 다이(108) 및 프로세싱 로직 다이(106)를 갖는 3D SIC(100)의 정면도이다. 도시된 바와 같이, 다이들은 서로 평행하다. 3D SIC(100)는 복수의 비 휘발성 메모리 다이들(102 및 104), 휘발성 메모리 다이(108), 및 프로세싱 로직 다이(106)를 가로 지르고 이에 수직인 기능 블록들(110, 112 및 114)(도 1에 도시된 바와 같이)과 기능 블록(210, 212, 214, 220, 222 및 224)(도 2 내지 도 5에 도시된 바와 같이)을 갖는다. 3D SIC(100)는 또한 각각 다이들을 연결하는 TSV들(116), TSV들(118) 및 TSV들(120)을 갖는다. TSV들(116)은 비 휘발성 메모리 다이(102)와 비 휘발성 메모리 다이(104) 사이에서 이들을 연결하는 것으로 도시된다. TSV들(118)은 비 휘발성 메모리 다이(104)와 프로세싱 로직 다이(106) 사이에서 이들을 연결하는 것으로 도시된다. TSV들(120)은 프로세싱 로직 다이(106)와 휘발성 메모리 다이(108) 사이에서 이들을 연결하는 것으로 도시된다. 본원에 설명된 모든 TSV들은 도면으로부터 명확하지 않을 수 있지만 본원에 설명된 다이들을 통과한다는 것을 이해해야 한다. 예를 들어, TSV들(116), TSV들(118) 및 TSV들(120)은 3D SIC(100)의 다이들을 통과하는 단일 TSV들의 부분들이다.
3D SIC(100)는 또한 각각 다이들에 내장된 것으로 도시된 상호 연결들(122, 124, 126 및 128)을 갖는다. 상호 연결들(122)은 비 휘발성 메모리 다이들(102)에 내장된 것으로 도시된다. 상호 연결들(124)은 비 휘발성 메모리 다이들(104)에 내장된 것으로 도시된다. 상호 연결들(126)은 프로세싱 로직 다이(106)에 내장된 것으로 도시된다. 그리고, 상호 연결들(128)은 휘발성 메모리 다이(108)에 내장된 것으로 도시된다. 상호 연결들(122, 124, 126 및 128)은 TSV들(116, 118 및 120)에 수직일 수 있다(도 1에 도시되고 도 5에 부분적으로 도시된 바와 같이).
상호 연결들(122, 124, 126, 128)와 같은 본원에 설명된 상호 연결들은 칩 또는 다이의 구성 요소들 사이의 상호 연결들을 지칭한다는 것을 이해해야 한다(예를 들어, 구리 또는 금속 상호 연결들, 상호 연결 트레이스들 등). 상호 연결들은 다이 또는 칩의 금속화 레이어에 상호 연결들을 포함할 수 있다.
도시된 바와 같이, 일부 실시 예들에서, 3D SIC는 다수의 비 휘발성 메모리 다이들을 가질 수 있다. 일부 실시 예들에서, 비 휘발성 메모리 다이들은 휘발성 메모리 다이들보다 느리다. 특히, 비 휘발성 메모리 다이들은 휘발성 메모리 다이들보다 대역폭(예를 들어, 다이가 매초 전송할 수 있는 최대 데이터 양)이 적다. 비 휘발성 메모리 다이는 3DXP 다이 또는 다른 유형의 전기적으로 어드레싱된(electrically addressed) 메모리 시스템 다이, 예를 들어 EPROM 다이, 플래시 메모리 다이, 강유전성 RAM 및 자기 저항 RAM을 포함할 수 있다. 각 비 휘발성 메모리 다이는 비 휘발성 메모리 파티션들의 어레이를 가질 수 있다. 비 휘발성 메모리 파티션들의 어레이의 각 파티션은 비 휘발성 메모리 셀들의 어레이를 포함할 수 있고, 각 셀은 대응하는 어드레스를 가질 수 있다.
도 2는 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 파티션들(204a, 204b, 204c, 204d, 204e, 204f, 204g, 204h 및 204i)을 갖는 비 휘발성 메모리 다이(102)의 평면도이다. 파티션들은 제2 방향(즉, 3D IC 다이들의 적층 방향에 수직)으로 배열될 수 있다. 파티션들(204a, 204b, 204c, 204d, 204e, 204f, 204g, 204h 및 204i) 각각은 다수의 비 휘발성 메모리 요소들을 갖는다. 도 2에 도시된 파티션들 각각은 9 개의 비 휘발성 메모리 요소 클러스터들(206)을 보여준다. 그리고, 비 휘발성 메모리 요소 클러스터들(206)의 각각은 9 개의 비 휘발성 메모리 요소들(208)을 보여준다. 따라서, 도 2에 예시된 파티션들 각각은 81 개의 메모리 요소들(208)을 갖는다. 그러나, 81 개의 메모리 요소들의 설명은 편의를 위한 것이며 일부 실시 예들에서 각각의 파티션은 적어도 10 억 개의 메모리 요소들을 가질 수 있다는 것을 이해해야 한다. 다시 말해, 비 휘발성 메모리 파티션 당 메모리 요소들의 수는 매우 클 수 있으며 매우 다양할 수 있다. 또한, 비 휘발성 메모리 다이(102) 및 비 휘발성 메모리 다이(104)는 구조 및 설계에 대해 유사하거나 정확히 동일하다는 것을 이해해야 한다.
3DXP IC(3D XPoint 메모리 IC라고도 함)는 트랜지스터가 없는 메모리 요소들을 사용하며, 각 요소는 메모리 셀과 대응하는 어드레스를 갖는다(뿐만 아니라 선택적도 갖고, 셀 및 선택적 선택기는 컬럼으로 함께 적층될 수 있다). 메모리 요소들을 갖는 예에서, 메모리 요소들은 상호 연결들의 두 수직 레이어들을 통해 연결될 수 있고(도 2에 라벨링되지 않았지만, 도시된 바와 같이), 여기서 한 레이어는 메모리 요소들 위에 있고 다른 레이어는 메모리 요소들 아래에 있다. 각각의 메모리 요소는 상호 연결들의 두 레이어들 각각에 있는 하나의 상호 연결의 크로스 포인트(cross point)에서 개별적으로 선택될 수 있다(예를 들어, 도 2에 도시된 크로스 포인트(209) 참조). 각 크로스 포인트는 어드레스를 갖거나 예를 들어 3DXP IC, 3D IC 또는 3D IC들의 IC들의 그룹의 어드레스 디코더에 의해 어드레싱 가능하거나 선택 가능하다. 3DXP 디바이스들은 빠르고 비 휘발성이며 프로세싱 및 저장을 위한 통합 메모리 풀(unified memory pool)로 사용될 수 있다.
언급한 바와 같이, 비 휘발성 메모리 다이들(102 및 104)은 3DXP 다이들 일 수 있다. 3D SIC(100)의 비 휘발성 메모리 다이로 3DXP 다이를 사용하는 몇 가지 장점들은 어드레스 디코더에 의해 비트 어드레싱 가능(bit addressable)하다는 것이다. 본원에 설명된 실시 예와 함께 사용되는 어드레스 디코더(도면에서 도시되지 않음)는 어드레스 비트들에 대한 두 개 이상의 입력들 및 디바이스 선택 신호들에 대한 하나 이상의 출력들을 갖는 이진 디코더(binary decoder)일 수 있다. 특정 디바이스 또는 IC에 대한 어드레스가 어드레스 입력들에 나타나면, 디코더는 해당 디바이스 또는 IC에 대한 선택 출력(selection output)을 주장한다. 전용의, 단일 출력 어드레스 디코더를 어드레스 버스의 각 디바이스 또는 IC에 통합하거나 단일 어드레스 디코더가 다수의 디바이스들 또는 IC들에 서비스를 제공할 수 있다.
또한, 3D SIC는 휘발성 메모리 파티션들의 어레이를 포함하는 휘발성 메모리 다이(예를 들어, DRAM 다이 또는 정적 랜덤 액세스 메모리(SRAM) 다이와 같은)를 가질 수 있다. 휘발성 메모리 파티션들의 어레이의 각 파티션은 휘발성 메모리 셀들의 어레이를 포함할 수 있고 각 셀은 대응하는 어드레스를 가질 수 있다.
도 3은 본 개시의 일부 실시 예들에 따른 다수의 휘발성 메모리 파티션들(304a, 304b, 304c, 304d, 304e, 304f, 304g, 304h 및 304i)을 갖는 휘발성 메모리 다이(108)의 평면도이다. 파티션들은 제2 방향(즉, 3D IC 다이들의 적층 방향에 수직)으로 배열될 수 있다. 파티션들(304a, 304b, 304c, 304d, 304e, 304f, 304g, 304h, 304i)의 각각은 다수의 휘발성 메모리 요소들을 갖는다. 도 3에 도시된 파티션들 각각은 9 개의 휘발성 메모리 요소 클러스터들(306)을 보여준다. 그리고, 휘발성 메모리 요소 클러스터들(306) 각각은 9 개의 휘발성 메모리 요소들(308)을 보여준다. 따라서, 도 3에 예시된 파티션들 각각은 81 개의 메모리 요소들(308)을 갖는다. 그러나, 81 개의 메모리 요소의 설명은 편의를 위한 것이며 일부 실시 예들에서 각각의 파티션은 적어도 10억 개의 메모리 요소들을 가질 수 있다는 것을 이해해야 한다. 다시 말해, 휘발성 메모리 파티션 당 메모리 요소의 수는 매우 클 수 있으며 매우 다양할 수 있다.
3D SIC는 또한 프로세싱 로직 파티션들의 어레이를 갖는 프로세싱 로직 다이를 가질 수 있다. 각 파티션에는 별도의 FPGA(Field-Programmable Gate Array) 또는 다른 유형의 프로세싱 로직 디바이스가 있을 수 있다. 프로세싱 로직 다이는 제어기 유닛 및 산술/로직 유닛을 포함할 수 있다. 예를 들어, 산술/로직 유닛은 FPGA를 포함할 수 있다.
도 4는 본 개시의 일부 실시 예들에 따른 다수의 프로세싱 로직 파티션들(404a, 404b, 404c, 404d, 404e, 404f, 404g, 404h 및 404i)을 갖는 프로세싱 로직 다이(106)의 평면도이다. 도 4는 별도의 FPGA(406)를 갖는 파티션들(404a, 404b, 404c, 404d, 404e, 404f, 404g, 404h 및 404i) 각각을 도시한다. 도시된 바와 같이, 도 4에 도시된 9 개의 FPGA들(406) 각각은 32 개의 입력/출력 블록들(408) 및 16 개의 로직 블록들(410)을 갖는다. 또한, 도 4는 9 개의 FPGA들(406) 각각의 입력/출력 블록들(408)과 로직 블록들(410) 사이의 프로그램 가능하거나 프로그램 불가능한 상호 연결들(412)을 보여준다. FPGA(406)의 입력/출력 유닛들 및 로직 유닛들의 양은 편의를 위한 것이며 일부 실시 예들에서 파티션의 각 FPGA는 대응하는 기능 블록의 실시 예에 따라 더 많거나 더 적은 입력/출력 유닛들 및 로직 유닛들을 가질 수 있다는 것을 이해해야 한다. 또한, 도 4는 파티션 당 하나의 FPGA를 보여주지만, 각 프로세싱 로직 파티션은 3D SIC 또는 프로세싱 로직 다이의 다른 실시 예에서 다수의 FPGA들을 가질 수 있음을 이해해야 한다. 다시 말해, 프로세싱 로직 다이의 특정 부분들의 수는 매우 다양할 수 있다.
도 2, 3 및 4는 또한 3D SIC(100)의 기능 블록들(110, 112, 114, 210, 212, 214, 220, 222 및 224)을 보여준다. 도 2는 비 휘발성 메모리 다이(102)에서 기능 블록들의 각 섹션들의 평면도이다. 도 3은 휘발성 메모리 다이(108)에서 기능 블록들의 각 섹션들의 평면도이다. 도 4는 프로세싱 로직 다이(106)에서 기능 블록들의 각 섹션들의 평면도이다.
도 2, 3 및 4는 또한 각각 비 휘발성 메모리 파티션들, 휘발성 메모리 파티션들 및 프로세싱 로직 파티션들을 상호 연결하는 상호 연결들(122, 128 및 126)을 도시한다. 따라서, 상호 연결들(122, 128, 126)은 또한 3D SIC의 각 레이어에서 3D SIC(100)의 기능 블록들을 상호 연결하는 것으로 도시되어 있다. 구체적으로, 도 2에 도시된 바와 같이, 상호 연결들(122)은 비 휘발성 메모리 다이(102)의 비 휘발성 메모리 파티션들(204a, 204b, 204c, 204d, 204e, 204f, 204g, 204h 및 204i)을 상호 연결한다. 도 3에 도시된 바와 같이, 상호 연결들(128)은 휘발성 메모리 다이(108)의 휘발성 메모리 파티션들(304a, 304b, 304c, 304d, 304e, 304f, 304g, 304h 및 304i)을 상호 연결한다. 그리고, 도 4에 도시된 바와 같이, 상호 연결들(126)은 프로세싱 로직 다이(106)의 프로세싱 로직 파티션들(404a, 404b, 404c, 404d, 404e, 404f, 404g, 404h 및 404i)을 상호 연결한다.
3D SIC에서, 비 휘발성 메모리 다이, 휘발성 메모리 다이 및 프로세싱 로직 다이는 제1 방향(예를 들어, 수직)으로 적층되고, 프로세싱 로직 다이는 비 휘발성 메모리 다이와 휘발성 메모리 다이 사이에 적층될 수 있다. 3D SIC는 또한 3D SIC의 다이들로 구성된 기능 블록들의 어레이를 가질 수 있다. 다시 말해, 비 휘발성 메모리 다이, 휘발성 메모리 다이 및 프로세싱 로직 다이는 기능 블록들의 어레이를 형성하도록 배열된다. 기능 블록들의 어레이의 적어도 두 개의 기능 블록들은 각각 제어기의 계산 부하를 줄여-CPU의 계산 부하를 줄이는 다른 데이터 프로세싱 기능을 포함할 수 있다. 기능 블록들의 어레이의 각 기능 블록은 3D SIC의 각 컬럼을 포함할 수 있다. 3D SIC의 각 컬럼은 비 휘발성 메모리 파티션들의 어레이의 각각의 비 휘발성 메모리 파티션, 휘발성 메모리 파티션들의 어레이의 각각의 휘발성 메모리 파티션, 및 프로세싱 로직 파티션들의 어레이의 각각의 프로세싱 로직 파티션을 포함할 수 있다. 각각의 프로세싱 로직 파티션은 각각의 비 휘발성 메모리 파티션과 각각의 휘발성 메모리 파티션 사이에서 제1 방향으로 적층될 수 있다.
도 5는 본 개시의 일부 실시 예들에 따른 다수의 비 휘발성 메모리 다이들(102 및 104), 휘발성 메모리 다이(108) 및 프로세싱 로직 다이(106)를 갖는 도 1에 예시된 3D SIC(100)의 사시도이다. 도 5는 비 휘발성 메모리 다이들(102 및 104), 휘발성 메모리 다이(108) 및 프로세싱 로직 다이(106)의 사시도 및 다이들이 제1 방향(예를 들어, 수직)으로 적층되는 방법 및 프로세싱 로직 다이가 비 휘발성 메모리 다이와 휘발성 메모리 다이 사이에 적층될 수 있는 방법을 보여준다. 도 5는 또한 3D SIC(100)의 모든 기능 블록들(110, 112, 114, 210, 212, 214, 220, 222 및 224)이 도시된 기능 블록들의 어레이를 완전히 보여준다.
3D SIC의 기능 블록들의 수는 3D SIC의 실시 예에 따라 달라질 수 있음을 이해해야 한다. 도 1 내지 도 5에 예시된 기능 블록들의 어레이의 각 기능 블록은, 도시된 바와 같이, 3D SIC(100)의 각각의 컬럼을 포함할 수 있다. 그리고, 도 1 내지 도 5의 조합으로 보여지듯이, 단일 기능 블록을 갖는 3D SIC의 컬럼은 비 휘발성 메모리 파티션들의 어레이의 각각의 비 휘발성 메모리 파티션, 휘발성 메모리 파티션들의 어레이의 각각의 휘발성 메모리 파티션, 및 프로세싱 로직 파티션들의 어레이의 각각의 프로세싱 로직 파티션을 포함할 수 있다. 또한, 이들 도면들의 조합으로 도시된 바와 같이, 각각의 프로세싱 로직 파티션은 각각의 비 휘발성 메모리 파티션과 각각의 휘발성 메모리 파티션 사이에서 제1 방향(예를 들어, 수직)으로 적층될 수 있다.
일부 실시 예에서, 기능 블록들의 어레이의 두 개의 인접한 기능 블록들의 각각은 보다 큰 특정 데이터 프로세싱 기능을 위해 함께 일반적으로 사용되는 상이한 특정 데이터 프로세싱 기능을 가질 수 있다. 특정 데이터 프로세싱 기능은, CPU의 디코딩 동작의 디코딩 프로세스와 같은, CPU의 기본 프로세스를 포함할 수 있다.
3D IC의 실시 예 또는 일부 실시 예들의 적어도 기능 블록들의 그룹은 CPU에 대한 명령 디코더(instruction decoder)로서 기능할 수 있다. 이러한 방식으로 CPU는, 3D IC의 이러한 실시 예들에 연결될 때, 페칭(fetching) 및 실행 작업을 위한 리소스를 예약(reserve)할 수 있다.
특정 데이터 프로세싱 기능은, 정수 산술(integer arithmetic) 및 비트와이즈(bitwise) 논리 연산과 같은, CPU의 산술 논리 유닛(arithmetic logic unit)의 기능도 포함할 수 있다. 이러한 방식으로 CPU는 산술 논리 유닛 연산을 3D IC의 이러한 실시 예에 위임함으로써 리소스를 예약할 수 있다.
또한, 3D IC의 실시 예들 또는 일부 실시 예들의 적어도 기능 블록들의 그룹은 일반적으로 CPU에 하드와이어링되거나(hardwired) 프로그래밍되는 것 외에 다른 유형의 인코더 및/또는 디코더로서 기능할 수 있다. 예를 들어, 3D IC의 실시 예들 또는 일부 실시 예들의 적어도 기능 블록들의 그룹은 암호화 블록(encryption block)으로서 기능할 수 있으며, 여기서 3D IC 또는 적어도 기능 블록들의 그룹은 암호문(ciphertext)을 생성할 수 있는 암호(cipher)를 갖는다. 또한, 실시 예들은 복호화 블록(decryption block)으로 기능할 수 있다. 일 실시 예에서, 3D IC의 하나 이상의 블록들은 암호화(encryption) 전용일 수 있고, 동일한 3D IC의 다른 하나 이상의 블록들은 복호화(decryption) 전용일 수 있다. 또한, 3D IC의 실시 예들 또는 일부 실시 예들의 적어도 기능 블록들의 그룹은 기계 학습 유형의 데이터 집약적 연산과 같은 하나 이상의 데이터 프로세싱 집약적 연산들로서 기능할 수 있다.
3D SIC는 또한 3D SIC의 각 컬럼의 각각의 비 휘발성 메모리 파티션과 각각의 프로세싱 로직 파티션을 연결하는 제1 TSV 세트(예를 들어, 도 1 및 도 5에 도시된 TSV들(118))뿐만 아니라, 3D SIC의 각 컬럼의 각각의 휘발성 메모리 파티션과 각각의 프로세싱 로직 파티션을 연결하는 제2 TSV 세트(예를 들어, 도 1 및 도 5에 도시된 TSV들(120))를 포함할 수 있다.
일부 실시 예에서, 프로세싱 로직 다이는 제어 유닛 및 산술/로직 유닛을 포함할 수 있으며, 메모리 IC들의 각각은 어드레스 디코더에 의해 어드레싱 가능하고 및/또는 미리 정의된 어드레스를 갖는 저장 부분들을 포함할 수 있다. 이러한 실시 예에서, 제어 유닛은 메모리 IC의 저장 부분들과 연결되고 산술/로직 유닛은 메모리 IC의 저장 부분과 연결되고, 및 /또는 IC의 부분들은 어드레스 디코더를 통해 메모리 IC들의 저장 부분들에 연결된다.
제어 유닛 및 산술/로직 유닛을 포함하는 일부 실시 예들에서, 제어 유닛은, 명령 시간(instruction time) 동안, 3D IC의 휘발성 메모리 IC로부터 명령을 가져오고 명령을 디코딩하고 명령의 적어도 일부에 따라 데이터가 휘발성 메모리 IC에서 산술/로직 유닛으로 이동하도록 지시하도록 구성된다. 그리고, 산술/로직 유닛은, 실행 시간(execution time) 동안, 명령의 적어도 일부를 실행하고 명령의 적어도 일부의 실행 결과를 3D IC의 비 휘발성 메모리 IC에 저장하도록 구성될 수 있다.
그러한 실시 예들에서, 산술/로직 유닛은 제어를 받고 데이터에 대한 실제 연산을 수행한다. 명령 시간과 실행 시간의 조합은 3D IC의 머신 사이클(machine cycle)이 될 수 있고, 일부 실시 예에서, 제어 유닛은, 실행 시간 동안, 휘발성 메모리 IC 및/또는 비 휘발성 메모리 IC가 결과를 출력 디바이스 또는 장치 외부의 저장 디바이스로 보내도록 지시할 수 있다. 일부 실시 예들에서, 제어 및 산술/논리 유닛들과 메모리 IC들의 메모리 유닛들 사이의 연결은 TSV들일 수 있는 연결이다. 다른 말로 하면, 제어 유닛은 메모리 IC들의 메모리 요소들과 복수의 전기적 연결들에 의해 제1 방향(예를 들어, 수직)으로 연결될 수 있으며, 산술/로직 유닛은 메모리 IC들의 메모리 요소들과 복수의 전기적 연결들에 의해 제1 방향으로 연결된다.
3D IC의 다이 또는 각 IC의 메모리 셀들 및 로직 유닛들은 제1 방향에 직교하는 제2 방향(예를 들어, 수평 방향)으로 복수의 전기적 연결에 의해 서로 연결될 수 있다. 예를 들어, 3D SIC는 또한 비 휘발성 메모리 파티션들의 어레이의 비 휘발성 메모리 파티션들을 제2 방향으로 연결하는 제1 상호 연결 세트(예를 들어, 도 1 및 도 2에 도시된 것과 같은 상호 연결들(122)), 휘발성 메모리 파티션들의 어레이의 휘발성 메모리 파티션들을 제2 방향으로 연결하는 제2 상호 연결 세트(예를 들어, 도 1 및 도 3에 도시된 것과 같은 상호 연결들(128)) 및 프로세싱 로직 파티션들의 어레이의 프로세싱 로직 파티션들을 제2 방향으로 연결하는 제3 상호 연결 세트(예를 들어, 도 1 및 4에 도시된 바와 같은 상호 연결들(126))를 포함할 수 있다. 세 개의 상호 연결 세트들을 갖는 일부 실시 예에서, 제1 상호 연결 세트의 상호 연결은 비 휘발성 메모리 파티션들의 어레이의 비 휘발성 메모리 파티션을 비 휘발성 메모리 파티션 바로 옆에 있는 다른 비 휘발성 메모리 파티션에만 연결한다(예를 들어, 도 1 및 도 2에 도시된 것과 같은 상호 연결들(122) 참조). 또한, 그러한 실시 예에서, 제2 상호 연결 세트의 상호 연결은 휘발성 메모리 파티션들의 어레이의 휘발성 메모리 파티션을 휘발성 메모리 파티션 바로 옆에 있는 다른 휘발성 메모리 파티션에만 연결한다(예를 들어, 도 1 및 도 3에 도시된 것과 같은 상호 연결들(128 참조)). 그리고, 제3 상호 연결 세트의 상호 연결은 프로세싱 로직 파티션들의 어레이의 프로세싱 로직 파티션을 프로세싱 로직 파티션 바로 옆에 있는 다른 프로세싱 로직 파티션에만 연결한다(예를 들어, 도 1 및 도 4에 도시된 것과 같은 상호 연결들(126) 참조).
3D SIC의 일부 예시적인 실시 예들은 프로세싱 로직 다이, 3DXP 다이 및 DRAM 다이를 포함하며, 프로세싱 로직 다이는 3DXP 다이와 DRAM 다이 사이에 적층된다. 이러한 예시적인 실시 예들에서, TSV들의 세트는 프로세싱 로직 다이, 3DXP 다이 및 DRAM 다이를 상호 연결한다. 이러한 예시적인 실시 예들 또는 일부 다른 예시적인 실시 예들에서, 3D SIC는 비 휘발성 메모리 파티션들의 어레이를 갖는 3DXP 다이를 포함하고, 비 휘발성 메모리 파티션들의 어레이의 각 파티션은 비 휘발성 메모리 셀들의 어레이를 갖는다. 이러한 실시 예들에서, 휘발성 메모리 다이는 휘발성 메모리 파티션들의 어레이를 가지며, 휘발성 메모리 파티션들의 어레이의 각 파티션은 휘발성 메모리 셀들의 어레이를 갖는다. 또한, 이러한 실시 예들에서, 프로세싱 로직 다이가 포함되고 프로세싱 로직 파티션들의 어레이를 갖는다. 그리고, 3DXP 다이, 휘발성 메모리 다이 및 프로세싱 로직 다이는 제1 방향(예를 들어, 수직)으로 적층되며, 프로세싱 로직 다이는 3DXP 다이와 휘발성 메모리 다이 사이에 적층된다. 또한, 3D SIP의 이러한 실시 예들은 3D SIC의 각각의 컬럼에서 각각의 비 휘발성 메모리 파티션 및 각각의 프로세싱 로직 파티션을 연결하는 제1 TSV 세트를 포함할 수 있다. 그리고, 이러한 실시 예들은 3D SIC의 각각의 컬럼에서 각각의 휘발성 메모리 파티션과 각각의 프로세싱 로직 파티션을 연결하는 제2 TSV 세트를 포함할 수 있다.
3D SIC는 또한 다수의 비 휘발성 메모리 다이들을 가질 수 있다(도 1 및 도 5에 도시된 바와 같이). 예를 들어, 3D SIC는 비 휘발성 메모리 파티션들의 제2 어레이를 포함할 수 있는 제2 비 휘발성 메모리 다이를 포함할 수 있다. 그리고, 비 휘발성 메모리 파티션들의 제2 어레이의 각 파티션은 비 휘발성 메모리 셀들의 어레이를 가질 수 있다. 3D SIC가 다수의 비 휘발성 메모리 다이들을 갖는 실시 예들에서, 비 휘발성 메모리 다이들(예를 들어, 제1 및 제2 비 휘발성 메모리 다이들)은 프로세싱 로직 다이가 휘발성 메모리 다이와 비 휘발성 메모리 다이들의 그룹 사이에 있도록 함께 그룹화 될 수 있다(도 1 및 도 5에 도시된 바와 같이).
3D SIC의 일부 실시 예들에서, 3D SIC의 각각의 기능 블록은 각각의 블록이 서로 병렬로 그리고 독립적으로 동작할 수 있도록 블록을 버스에 통신 가능하게 결합하도록 구성된 각각의 통신 인터페이스(예를 들어, 해당 포트)를 가질 수 있다. 추가적으로 또는 대안적으로, 3D SIC의 적어도 두 개의 기능 블록들의 그룹들에서, 각각은 적어도 두 개의 기능 블록들을 버스에 통신 가능하게 결합하도록 구성된 각각의 통신 인터페이스를 공유하여, 적어도 두 개의 기능 블록들의 각 그룹은 적어도 두 개의 기능 블록들의 다른 그룹과 병렬로 그리고 독립적으로 작동할 수 있다. 추가적으로 또는 대안적으로, 3D SIC는 3D SIC의 기능 블록들 중 하나 또는 모두를 버스에 통신 가능하게 결합하도록 구성된 하나 이상의 범용 통신 인터페이스들(즉, 하나 이상의 범용 포트들)을 가질 수 있다.
도 6은 본 개시의 실시 예들이 동작할 수 있는 예시적인 컴퓨터 시스템(600)의 블록도이다. 도 6에 도시된 바와 같이, 컴퓨터 시스템(600)은 통신 인터페이스(602)(또는 포트(602)라고도 함)를 포함하는 3D SIC(100)를 포함한다. 통신 인터페이스(602)는 컴퓨터 시스템(600)의 버스(604)에 통신 가능하게 결합된다. 버스(604)는 컴퓨터 시스템(600)의 제어기(예를 들어, 시스템(600)의 CPU)뿐만 아니라 컴퓨터 시스템(600)의 메인 메모리(608) 및 네트워크 인터페이스(610)에 통신 가능하게 결합된다. 도 6에 도시된 바와 같이, 네트워크 인터페이스(610)는 컴퓨터 시스템(600)을 컴퓨터 네트워크(612)에 통신 가능하게 연결한다.
컴퓨터 시스템(600)은 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), PDA(Personal Digital Assistant), 휴대폰, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지 또는 컴퓨터화된 시스템이 취할 동작들을 지정하는 일련의 명령들을 실행할 수 있는(순차적으로 또는 다른 방식으로) 임의의 머신일 수 있거나 이를 포함할 수 있다. 또한, 단일 컴퓨터 시스템(600)이 예시되어 있지만, "컴퓨터 시스템"이라는 용어는 또한 컴퓨터 시스템들의 임의의 집합을 포함하는 것으로 간주되어야 한다. 버스(604)는 다중 버스들이거나 이들을 포함할 수 있다. 제어기(606)는 마이크로 프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 프로세싱 디바이스들을 나타낸다. 특히, 프로세싱 디바이스는 CISC(complex instruction set computing) 마이크로 프로세서, RISC(reduced instruction set computing) 마이크로 프로세서, VLIW(Very Long Instruction Word) 마이크로 프로세서 또는 다른 명령 세트를 구현하는 프로세서 또는 명령 세트들의 조합을 구현하는 프로세서일 수 있다. 제어기(606)는 또한, ASIC(application specific integrated circuit), FPGA, DSP(digital signal processor), 네트워크 프로세서 등과 같은, 하나 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 메인 메모리(608)는 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 RDRAM(Rambus DRAM)과 같은 DRAM 및/또는 SRAM일 수 있다.
도 1 및 6을 참조하면, 일부 실시 예들에서, 포트(602)는 휘발성 메모리 다이(108)를 버스(604)에 통신 가능하게 결합하도록 구성될 수 있다. 이러한 배열에서, 제어기(606)는 버스(604) 및 휘발성 메모리 다이(108)를 통해 데이터 프로세싱 기능을 3D SIC(100)에 위임할 수 있다. 위임된 데이터 프로세싱 기능은 데이터 집약적인 기능이거나 제어기(606)의 일반적으로 사용되는 기능일 수 있다. 언급한 바와 같이, 일부 실시 예들에서, 프로세싱 로직 IC 또는 다이는 전형적인 CPU가 가질 수 있는 프로세싱 코어들의 전체 어레이를 갖지 않는다. 그러나, 이러한 실시 예들에서, 프로세싱 로직은 자주 사용되는 기능 및/또는 데이터 집약적인 기능을 구현할 수 있다; 따라서 CPU의 중요한 처리 의무를 덜어주고 CPU의 성능을 향상시킬 수 있다. 또한, 도시된 실시 예들에서, 기능 블록은 그 자체로 완전한 세트의 다기능 명령들을 실행할 수 없다. 따라서, 기능 블록 및 3D SIC(100)의 나머지 부분은 제어기(예를 들어, CPU)에 연결될 수 있으며 제어기는 기능 블록에 대해 그것이 수행하도록 구성된 작업을 수행하도록 지시할 수 있다.
예를 들어, 예시적인 실시 예들의 기능 블록은, 그의 프로세싱 로직 파티션에 의해, 대응하는 비 휘발성 메모리 파티션에 저장된 데이터를 복호화하고 복호화된 데이터를 그의 대응하는 휘발성 파티션에 삽입하여 제어기에 의한 추가 처리를 위해 제어기에 전달하도록 구성될 수 있다.
또한, 일반적으로, 제어기는 기능 블록의 휘발성 메모리 파티션에 요청을 제공하여 특정 기능의 결과를 생성하도록 블록에 요청할 수 있고, 제어기는 또한 기능 블록으로부터 결과를 검색하기 위해 제2의 또는 후속의 요청을 제공할 수 있다. 예를 들어, 결과의 생성을 위한 요청은 기록 커맨드(write command)의 형태로 제어기에서 기능 블록으로 제공될 수 있고, 결과를 검색하기 위한 요청은 판독 커맨드(read command)의 형태로 제어기에서 기능 블록으로 제공될 수 있다.
도 7은 3D SIC(예를 들어, 도 1 내지 도 6의 3D SIC(100))의 실시 예들이 버스(예를 들어, 도 6의 버스(604))를 통해 제어기(예를 들어, 도 6의 제어기(606))와 상호 작용할 수 있는 예시적인 방법(700)의 흐름도이다.
일반적으로 방법(700)은 하드웨어(예를 들어, 프로세싱 디바이스, 회로, 전용 로직, 프로그래밍 가능 로직, 마이크로코드, 디바이스의 하드웨어, 집적 회로 등), 소프트웨어(예를 들어, 프로세싱 디바이스에서 수행되거나 실행되는 명령) 또는 이들의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행될 수 있다. 특정 시퀀스 또는 순서로 도시되고 특정 하드웨어/소프트웨어에 의해 수행되는 것으로 도시되어 있지만, 달리 지정되지 않는 한, 프로세스의 순서 및 하드웨어/소프트웨어는 변경될 수 있다. 따라서, 예시된 실시 예는 단지 예로서 이해되어야 하며, 예시된 프로세스는 상이한 순서로 및/또는 상이한 하드웨어/소프트웨어에 의해 수행될 수 있으며, 일부 프로세스들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 프로세스들이 다양한 실시 예들에서 생략될 수 있다. 따라서 모든 실시 예에서 모든 프로세스들이 필요한 것은 아니다. 다른 프로세스 흐름도 또한 가능하다.
구체적으로, 방법(700)은 적어도 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104), 프로세싱 로직 다이(106), 휘발성 메모리 다이(108) 및 제어기(606)에 의해 수행될 수 있다(도 7에 예시된 바와 같이). 블록(701)에서, 제어기(606)는 버스를 통해 요청을 전달한다. 제어기(606)의 요청은 특정 데이터 프로세싱 기능의 결과를 생성하도록 3D SIC에 지시하도록 구성된다. 이러한 요청은 제어기(606)의 기록 커맨드를 통해 3D SIC에 전달될 수 있다. 예를 들어, 기록 커맨드가 요청을 생성하기 위해 제어기(606)에 의해 사용되는 경우, 요청은 휘발성 메모리 다이(108)의 선택된 휘발성 메모리 파티션으로 전송된다. 대안적으로, 실행 커맨드는 요청을 생성하기 위해 제어기(606)에 의해 사용될 수 있고, 그러한 경우에, 요청은 프로세싱 로직 다이(106)의 선택된 프로세싱 로직 파티션으로 직접 전송될 수 있다.
블록(702)에서, 휘발성 메모리 다이(108)는 버스를 통해 요청을 수신한다. 휘발성 메모리 다이(108)는 제어기의 요청을 포트(602)를 통해 버스로부터 수신하도록 구성될 수 있다. 특정 데이터 프로세싱 기능의 결과를 생성하도록 3D SIC에 지시하도록 구성되는 것 외에도, 요청은 특정 데이터 프로세싱 기능의 적어도 하나의 입력 파라미터를 포함할 수 있다. 블록(704)에서, 휘발성 메모리 다이(108)는 요청을 저장하고 프로세싱 로직 다이(106)에 요청을 전달한다. 휘발성 메모리 다이(108)는 휘발성 메모리 다이의 적어도 하나의 휘발성 파티션에 요청을 저장하도록 구성될 수 있다.
블록(706)에서, 저장된 요청은 프로세싱 로직 다이에 의해 수신된다. 그리고, 블록(706)에서, 특정 데이터 프로세싱 기능의 적어도 하나의 입력 파라미터는 휘발성 메모리 다이의 적어도 하나의 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 적어도 하나의 프로세싱 로직 파티션에 의해 수신될 수 있다.
블록(708)에서, 프로세싱 로직 다이는 저장된 요청에 따라 결과를 생성한다. 프로세싱 로직 다이(106)의 적어도 하나의 프로세싱 로직 파티션은 특정 데이터 프로세싱 기능을 포함할 수 있고 특정 데이터 프로세싱 기능은 저장된 요청 및 특정 데이터 프로세싱 기능의 적어도 하나의 입력 파라미터에 따라 결과를 생성할 수 있다. 특정 데이터 프로세싱 기능은 프로세싱 로직 다이의 적어도 하나의 프로세싱 로직 파티션에 하드와이어링 될 수 있다. 대안적으로, 특정 데이터 프로세싱 기능은 프로세싱 로직 다이의 적어도 하나의 프로세싱 로직 파티션에서 제어기(606) 또는 다른 제어기에 의해 일시적으로 구성될 수 있다. 예를 들어, 특정 데이터 프로세싱 기능은 제어기(606) 또는 다른 제어기에 의해 구성 가능한 FPGA에 의해 구현될 수 있다.
블록(710)에서, 프로세싱 로직 다이(106)는 결과를 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)에 전달한다. 프로세싱 로직 다이(106)는 비 휘발성 메모리 다이의 적어도 하나의 비 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 특정 데이터 프로세싱 기능의 생성된 결과를 비 휘발성 메모리 다이에 전달하도록 구성될 수 있다.
블록(712)에서, 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)는 프로세싱 로직 다이(106)로부터 전달되는 결과를 수신하고 저장한다. 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)는 생성된 결과를 적어도 하나의 비 휘발성 파티션에 저장하고 프로세싱 로직 다이가 저장된 결과를 요청하면 저장된 결과를 프로세싱 로직 다이(106)에 전달한다. 저장된 결과를 요청하는 프로세싱 로직 다이(106)는 버스(604)를 통해 저장된 결과를 요청하는 제어기(606)에 응답할 수 있는 저장된 결과를 요청하는 휘발성 메모리 다이(108)에 응답할 수 있다.
프로세싱 로직 다이(106)는 적어도 하나의 비 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 비 휘발성 메모리 다이로부터 저장된 결과를 검색하도록 구성될 수 있다. 그리고, 3D SIC는 적어도 하나의 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 검색된 결과를 휘발성 메모리 다이에 전달하도록 구성될 수 있다. 휘발성 메모리 다이는 검색된 결과를 수신하고 적어도 하나의 휘발성 파티션에 저장하고, 제어기의 제2의 요청이 특정 데이터 프로세싱 기능에 의해 생성된 결과를 검색하도록 3D SIC에 지시하도록 구성될 때, 제어기의 제2의 요청에 따라, 포트를 통해, 저장된 검색 결과를 버스에 전달하도록 구성될 수 있다. 제2의 요청을 생성하기 위해 제어기(606)에 의해 판독 커맨드가 사용되는 일부 예들에서, 제2의 요청은 휘발성 메모리 다이(108)의 선택된 휘발성 메모리 파티션으로 전송된다.
도 7과 관련하여, 블록(714a)에서, 제어기는 특정 데이터 프로세싱 기능에 의해 생성된 결과를 검색하도록 3D SIC에 지시하도록 구성된 제2의 요청을 전달한다. 블록(714b)에서, 제2의 요청은 휘발성 메모리 다이(108)에 의해 수신, 저장 및 프로세싱 로직 다이(106)로 전송된다. 블록(714c)에서, 제2의 요청은 프로세싱 로직 다이(106)에 의해 수신, 저장 및 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)로 포워딩된다.
블록(716)에서, 블록(714c)에 응답하여, 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)는 저장된 결과를 프로세싱 로직 다이(106)에 전달한다. 블록(718)에서, 프로세싱 로직 다이(106)는 검색된 결과를 수신하고, 블록(720)에서, 프로세싱 로직 다이(106)는 검색된 결과를 휘발성 메모리 다이(108)에 전달한다. 프로세싱 로직 다이(106)는 적어도 하나의 비 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 비 휘발성 메모리 다이로부터 저장된 결과를 검색하도록 구성될 수 있다. 그리고, 프로세싱 로직 다이(106)는 적어도 하나의 휘발성 파티션과 적어도 하나의 프로세싱 로직 파티션을 연결하는 TSV를 통해 검색된 결과를 휘발성 메모리 다이에 전달하도록 구성될 수 있다.
블록(722)에서, 휘발성 메모리 다이(108)는 프로세싱 로직 다이(106)로부터 전송된 검색된 결과를 수신하고 저장한다. 블록(724)에서, 검색된 결과는 휘발성 메모리 다이(108)에 의해 제어기(606)에 전달된다. 휘발성 메모리 다이는 검색된 결과를 수신하고 적어도 하나의 휘발성 파티션에 저장하도록 구성될 수 있을 뿐만 아니라 특정 데이터 프로세싱 기능에 의해 생성된 결과를 검색하도록 3D SIC에 지시하도록 구성된 제어기의 제2의 요청에 따라 저장된 검색된 결과를 포트를 통해 버스에 전달하도록 구성될 수 있다.
블록(726)에서, 제어기(606)는 검색된 결과를 수신한다. 검색 결과는 다른 프로세싱 단계를 위해 제어기(606)에 의해 사용되거나 제어기에 의해 다른 디바이스로 출력될 수 있다.
이러한 실시 예들에서, 휘발성 파티션, 비 휘발성 파티션 및 프로세싱 로직 파티션 중 적어도 두 개는 3D SIC의 동일한 하나 이상의 컬럼들에 있을 수 있다. 예를 들어, 함께 사용되는 휘발성 파티션, 비 휘발성 파티션 및 프로세싱 로직 파티션은 3D SIC의 동일한 하나 이상의 컬럼들에 있을 수 있다. 또한, 일부 실시 예들에서, 기능 블록들의 어레이의 두 인접하는 기능 블록들의 각각은 특정 데이터 프로세싱 기능의 서로 다른 하위 특정(sub-particular) 데이터 프로세싱 기능을 가질 수 있다.
특정 데이터 프로세싱 기능(예를 들어, 방법(700)과 함께 설명된 특정 데이터 프로세싱 기능)은 제어기(606)의 기본 프로세스를 포함할 수 있다. 예를 들어, 제어기(606)가 CPU 인 경우, 기본 프로세스는 CPU의 디코딩 동작의 디코딩 프로세스일 수 있다. 프로세싱 로직 다이(106)는 CPU 용 디코더 또는 CPU 용 디코더의 적어도 공통 부분 또는 데이터 집약적 부분으로서 프로그래밍되거나 하드와이어링될 수 있다. 이렇게 하면 CPU가, 3D SIC(100)에 연결될 때, 페칭 및 실행 작업을 위한 리소스를 예약할 수 있다.
특정 데이터 프로세싱 기능은 또한 CPU의 산술 로직 유닛의 기능의 적어도 일부를 제공하는 프로세싱 로직을 포함할 수 있으며, 이러한 기능은 프로세싱 로직 다이(106)에 프로그래밍되거나 하드와이어링 될 수 있다. 그리고, 프로세싱 로직 다이(106)의 인접 파티션들은 상이한 정수 산술 및 비트와이즈 로직 연산과 같은 산술 로직 유닛의 하위 연산을 제공할 수 있다. 이런식으로 CPU는 산술 로직 유닛 연산을 3D SIC(100)에 위임하여 리소스를 예약할 수 있다.
또한, 프로세싱 로직 다이(106)는 일반적으로 CPU에 하드와이어링되거나 프로그래밍되는 것 외에 다른 유형의 인코더 및/또는 디코더로서 기능할 수 있다. 예를 들어, 3D SIC(100)의 실시 예 또는 일부 실시 예들의 적어도 기능 블록들의 그룹에서, 3D SIC(100)은 암호화 기능을 제공할 수 있고 여기서 3D IC 또는 적어도 기능 블록들의 그룹은 프로세싱 로직 다이(106)에 하드와이어링되거나 또는 프로그래밍된 암호를 갖고, 따라서 다이가 암호문을 생성할 수 있고 그 후 암호문은 제어기(606)에 의한 후속 검색을 위해 3D SIC(100)의 비 휘발성 메모리 다이(102) 및/또는 비 휘발성 메모리 다이(104)에 즉시 저장될 수 있다. 그리고, 프로세싱 로직 다이(106) 또는 다이의 파티션들은 복호화 알고리즘으로서 기능할 수 있다. 일 실시 예에서, 3D SIC(100)의 하나 이상의 블록들은 암호화 전용일 수 있고, 3D IC의 다른 하나 이상의 블록들은 복호화 전용일 수 있다.
또한, 3D SIC(100) 또는 일부 실시 예들의 적어도 기능 블록들의 그룹은 기계 학습 유형의 선택된 데이터 집약적 연산과 같은 하나 이상의 특정 데이터 프로세싱 집약적 연산으로서 기능할 수 있다. 그리고, 기계 학습 알고리즘이나 다른 유형의 복잡한 컴퓨터화된 알고리즘에서 서로 직전 또는 뒤 따르는 데이터 집약적 연산들은 서로 인접하는 3D SIC(100)의 블록들로 구현될 수 있다. 따라서, 알고리즘 연산들 사이의 전환 시간(transitional time)을 단축하고 전력 소비 감소와 같은 다른 이점을 제공한다.
일부 실시 예들에서, 3D IC의 제1 메모리 IC는 장치가 전원이 켜질 때 비 휘발성 저장 부분들을 제공할 수 있다. 비 휘발성 저장 부분들의 각각의 비 휘발성 저장 부분은 전력을 공급받는 동안 또는 전력을 공급받지 않는 동안 비트를 저장한다. 또한, 3D IC의 제2 메모리 IC는 장치의 전원이 켜질 때 휘발성 저장 부분들을 제공할 수 있다. 휘발성 저장 부분들의 각 휘발성 저장 부분은 전력을 공급받는 동안에만 비트를 저장한다. 이러한 실시 예들에서, 제1 방향과 직교하는 제2 방향(예를 들어, 수평 방향)에 있는 3D IC의 전기적 연결들은 제1 메모리 IC의 제1 저장 부분들을 서로 통신 가능하게 연결하고 장치의 전원이 켜져 있을 때 제2 메모리 IC의 제2 저장 부분들을 서로 통신 가능하게 연결할 수 있다. 그리고, 3D IC의 제1 방향(예를 들어, 수직)의 전기적 연결들은 장치의 전원이 켜져 있을 때 3D IC의 프로세싱 로직 IC의 제어 유닛 및 산술/로직 유닛을 제1 및 제2 메모리 IC들의 저장 부분들에 통신 가능하게 결합하여 저장 부분들의 사용을 제어할 수 있다.
이러한 실시 예들에서, 3D IC의 머신 사이클(machine cycle) 동안, 제어 유닛은 머신 사이클의 명령 시간(instruction time) 동안 제1 메모리 IC 및/또는 제2 메모리 IC로부터 명령을 얻을 수 있다. 그리고, 3D IC의 기계 사이클 동안, 제어 유닛 또는 제어 유닛에 의해 제어되는 디코더는 명령을 디코딩하고 명령 시간 동안 명령의 적어도 일부에 따라 제1 메모리 IC 및/또는 제2 메모리 IC에서 산술/로직 유닛으로 이동할 데이터를 지시할 수 있다. 또한 머신 사이클 동안, 산술/로직 유닛은 머신 사이클의 실행 시간 동안 명령의 적어도 일부를 실행하고 실행 시간 동안 제1 메모리 IC 및/또는 제2 메모리 IC에 명령어의 적어도 일부의 실행 결과를 저장할 수 있다. 또한, 머신 사이클 동안, 제어 유닛은 제1 메모리 IC 및/또는 제2 메모리 IC가 실행 시간 동안 출력 디바이스 또는 장치 외부의 저장 디바이스로 결과를 보내도록 지시할 수 있다.
일부 실시 예들의 하나의 예시적인 시스템에서, 시스템은 제1 프로세싱 로직 IC, 제1 메모리 IC 및 제2 메모리 IC를 포함하는 제1 기능 블록을 포함할 수 있다. 제1 프로세싱 로직 IC, 제1 메모리 IC 및 제2 메모리 IC는 제1 기능 블록을 형성하기 위해 IC들의 스택으로서 제1 방향(예를 들어, 수직)으로 배열될 수 있다. 시스템은 또한 제2 프로세싱 로직 IC, 제3 메모리 IC 및 제4 메모리 IC를 포함할 수 있는 제2 기능 블록을 포함할 수 있다. 제2 프로세싱 로직 IC, 제3 메모리 IC 및 제4 메모리 IC는 제2 기능 블록을 형성하기 위해 IC들의 스택으로서 제1 방향으로 배열될 수 있다. 시스템은 또한 제1 기능 블록과 제2 기능 블록을 통신 가능하게 연결하는 적어도 하나의 버스 또는 상호 연결을 포함할 수 있다.
이러한 예시적인 시스템에서, 제1 및 제2 기능 블록들은 각각 상이한 각각의 데이터 프로세싱 기능들에 대해 서로 다르게 구성된다. 데이터 프로세싱 기능들은 자주 사용되는 기능들 및/또는 데이터 집약적 기능들이 다를 수 있고, 따라서, 블록의 각 프로세싱 로직 IC가 CPU의 프로세싱 능력(processing power)을 가지고 있지 않더라도, 비 휘발성 및 휘발성 메모리에 대한 향상된(예를 들어, 더 가까운) 데이터 액세스의 이점을 통해 선택된 기능들을 구현할 때 전반적으로 더 나은 성능을 제공할 수 있다. 제1 및 제2 기능 블록들의 각 기능 블록은 유선 및/또는 무선 버스를 통해 기능 블록들에 연결된 제어기(예를 들어, CPU)에 의해 필요에 따라 구성될 수 있다. 제1 및 제2 기능 블록들의 각 기능 블록은 제어기의 계산 부하를 감소 시키도록 구성될 수 있다. 제1 및 제2 기능 블록들의 각 기능 블록의 구성은 기능 블록의 각각의 프로세싱 로직 IC의 주문형 구성을 포함할 수 있다. 제1 및 제2 기능 블록들의 각 기능 블록은 서로 독립적으로 작동하도록 구성될 수 있다. 제1 및 제2 기능 블록들의 각 기능 블록은 병렬 데이터 처리를 제공하기 위해 병렬로 동작하도록 구성된다.
하나 이상의 3D IC들의 다수의 기능 블록들에 의해 구현되는 일부 실시 예들의 일 예시적인 방법에서, 다수의 기능 블록들의 기능 블록은 제1 및 제2 메모리 IC들에 데이터 저장 및 이들로부터 데이터 검색을 제어하는 프로세싱 로직 IC를 포함하는 제1 데이터 프로세싱 기능을 수행할 수 있다. 기능 블록은 요청 시(예를 들어, CPU에 의해) 변경될 수도 있으므로, 기능 블록이 제2 데이터 프로세싱 기능을 수행하도록 구성된다. 기능 블록은 프로세싱 로직 IC가 제1 데이터 프로세싱 기능 동안 제1 및 제2 메모리 IC들에 데이터의 저장 및 이들로부터의 데이터 검색을 제어하는 방식과는 다른 방식으로 제1 및 제2 메모리 IC들에 데이터 저장 및 이들로부터의 데이터 검색을 제어하는 프로세싱 로직 IC를 포함하는 제2 데이터 프로세싱 기능을 수행할 수도 있다. 이러한 예시적인 방법에서, 다수의 기능 블록들의 각각의 기능 블록은 각각의 프로세싱 로직 IC, 각각의 제1 메모리 IC 및 각각의 제2 메모리 IC를 포함하고, 각각의 프로세싱 로직 IC, 각각의 제1 메모리 IC 및 각각의 제2 메모리 IC는 기능 블록을 형성하기 위해 IC들의 스택으로서 제1 방향(예를 들어, 수직)으로 배열된다.
전술한 상세한 설명에서, 본 개시의 실시 예들은 구체적인 예시적인 실시 예들을 참조하여 설명되었다. 다음의 청구 범위에 기재된 본 개시 내용의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 3 차원 적층 집적 회로(three-dimensional stacked integrated circuit, 3D SIC)에 있어서,
    비 휘발성 메모리 파티션들의 어레이를 포함하는 비 휘발성 메모리 다이-여기서 상기 비 휘발성 메모리 파티션들의 어레이의 각 파티션은 비 휘발성 메모리 셀들의 어레이를 포함 함-;
    휘발성 메모리 파티션들의 어레이를 포함하는 휘발성 메모리 다이-여기서 상기 휘발성 메모리 파티션들의 어레이의 각 파티션은 휘발성 메모리 셀들의 어레이를 포함 함-; 및
    프로세싱 로직 파티션들의 어레이를 포함하는 프로세싱 로직 다이를 포함하고,
    상기 비 휘발성 메모리 다이, 상기 휘발성 메모리 다이 및 상기 프로세싱 로직 다이는 제1 방향으로 적층되고,
    상기 비 휘발성 메모리 다이, 휘발성 메모리 다이, 및 프로세싱 로직 다이는 기능 블록들의 어레이를 형성하도록 배열되고,
    상기 기능 블록들의 어레이의 적어도 두 개의 기능 블록들은 각각 서로 다른 데이터 프로세싱 기능을 포함하고,
    상기 기능 블록들의 어레이의 각 기능 블록은 3D SIC의 각각의 컬럼을 포함하고, 그리고
    상기 각각의 컬럼은:
    상기 비 휘발성 메모리 파티션들의 어레이의 각각의 비 휘발성 메모리 파티션;
    상기 휘발성 메모리 파티션들의 어레이의 각각의 휘발성 메모리 파티션; 및
    상기 프로세싱 로직 파티션들의 어레이의 각각의 프로세싱 로직 파티션을 포함하는, 3D SIC
  2. 제1항에 있어서, 상기 3D SIC의 상기 각각의 컬럼에서 상기 각각의 비 휘발성 메모리 파티션, 상기 각각의 프로세싱 로직 파티션 및 상기 각각의 휘발성 메모리 파티션을 연결하는 관통 실리콘 비아(through silicon via, TSV)를 더 포함하는 3D SIC.
  3. 제1항에 있어서,
    상기 제1 방향에 직교하는 제2 방향으로 상기 비 휘발성 메모리 파티션들의 어레이의 비 휘발성 메모리 파티션들을 연결하는 제1 복수의 상호 연결들;
    상기 제2 방향으로 상기 휘발성 메모리 파티션들의 어레이의 휘발성 메모리 파티션들을 연결하는 제2 복수의 상호 연결들; 및
    상기 제2 방향으로 상기 프로세싱 로직 파티션들 어레이의 프로세싱 로직 파티션들을 연결하는 제3 복수의 상호 연결들을 더 포함하는, 3D SIC.
  4. 제3항에 있어서,
    상기 제1 복수의 상호 연결들의 상호 연결은 상기 비 휘발성 메모리 파티션들의 어레이의 비 휘발성 메모리 파티션을 상기 비 휘발성 메모리 파티션 바로 옆에 있는 다른 비 휘발성 메모리 파티션에만 연결하고;
    상기 제2 복수의 상호 연결들의 상호 연결은 상기 휘발성 메모리 파티션들의 어레이의 휘발성 메모리 파티션을 상기 휘발성 메모리 파티션 바로 옆에 있는 다른 휘발성 메모리 파티션에만 연결하고;
    상기 제3 복수의 상호 연결들의 상호 연결은 상기 프로세싱 로직 파티션들의 어레이의 프로세싱 로직 파티션을 상기 프로세싱 로직 파티션 바로 옆에 있는 다른 프로세싱 로직 파티션에만 연결하는, 3D SIC.
  5. 제1항에 있어서, 비 휘발성 메모리 파티션들의 제2 어레이를 포함하는 제2 비 휘발성 메모리 다이를 더 포함하고, 상기 비 휘발성 메모리 파티션들의 제2 어레이의 각 파티션은 비 휘발성 메모리 셀들의 어레이를 포함하고, 상기 제2 비 휘발성 메모리 다이는 비 휘발성 메모리 다이와 그룹화되는, 3D SIC.
  6. 제1항에 있어서, 상기 비 휘발성 메모리 다이는 3D XPoint(3DXP) 다이인, 3D SIC.
  7. 제1항에 있어서, 상기 휘발성 메모리 다이는 동적 랜덤 액세스 메모리(DRAM) 다이인, 3D SIC.
  8. 제1항에 있어서,
    상기 휘발성 메모리 다이를 버스에 통신 가능하게 연결하도록 구성된 포트를 더 포함하고,
    상기 휘발성 메모리 다이는:
    특정 데이터 프로세싱 기능의 결과를 생성하도록 3D SIC에 지시하도록 구성된 제어기의 요청을, 상기 포트를 통해 상기 버스로부터, 수신하고-여기서 상기 요청은 상기 특정 데이터 프로세싱 기능의 적어도 하나의 입력 파라미터를 포함 함-; 그리고
    상기 휘발성 메모리 다이의 적어도 하나의 휘발성 파티션에 상기 요청을 저장하도록 구성되고,
    상기 프로세싱 로직 다이의 적어도 하나의 프로세싱 로직 파티션은 상기 특정 데이터 프로세싱 기능을 포함하고 상기 특정 데이터 프로세싱 기능은 상기 저장된 요청에 따라 상기 결과를 생성하고,
    상기 특정 데이터 프로세싱 기능의 상기 적어도 하나의 입력 파라미터는 상기 휘발성 메모리 다이의 상기 적어도 하나의 휘발성 파티션과 상기 적어도 하나의 프로세싱 로직 파티션을 연결하는 관통 실리콘 비아(TSV)를 통해 상기 적어도 하나의 프로세싱 로직 파티션에 의해 수신되는, 3D SIC.
  9. 제8항에 있어서, 상기 특정 데이터 프로세싱 기능은 상기 프로세싱 로직 다이의 상기 적어도 하나의 프로세싱 로직 파티션에 하드와이어링되는(hardwired), 3D SIC.
  10. 제8항에 있어서, 상기 특정 데이터 프로세싱 기능은, 상기 제어기 또는 다른 제어기에 의해, 상기 프로세싱 로직 다이의 상기 적어도 하나의 프로세싱 로직 파티션에서 일시적으로 구성되는, 3D SIC.
  11. 제10항에 있어서, 상기 특정 데이터 프로세싱 기능은 FPGA(field-programmable gate array)에 의해 구현되는, 3D SIC.
  12. 제8항에 있어서, 상기 3D SIC의 상기 프로세싱 로직 다이는 상기 특정 데이터 프로세싱 기능의 상기 생성된 결과를 상기 비 휘발성 메모리 다이의 적어도 하나의 비 휘발성 파티션과 상기 적어도 하나의 프로세싱 로직 파티션을 또한 연결하는 상기 TSV를 통해 상기 비 휘발성 메모리 다이에 전달하도록 구성되며, 그리고
    상기 비 휘발성 메모리 다이는:
    상기 생성된 결과를 상기 적어도 하나의 비 휘발성 파티션에 저장하고; 그리고
    상기 버스를 통해 상기 저장된 결과를 요청하는 상기 제어기에 응답하는 상기 저장된 결과를 요청하는 상기 휘발성 메모리 다이에 응답하여, 상기 저장된 결과를 요청하는 상기 프로세싱 로직 다이에 대해 상기 저장된 결과를 상기 프로세싱 로직 다이에 전달하도록 구성되는, 3D SIC.
  13. 제12항에 있어서,
    상기 3D SIC의 상기 프로세싱 로직 다이는:
    상기 TSV를 통해 상기 비 휘발성 메모리 다이로부터 상기 저장된 결과를 검색하고; 그리고
    상기 검색된 결과를 상기 TSV를 통해 상기 휘발성 메모리 다이에 전달하도록 구성되고, 그리고
    상기 휘발성 메모리 다이는:
    상기 검색된 결과를 수신하여 상기 적어도 하나의 휘발성 파티션에 저장하고; 그리고
    상기 특정 데이터 프로세싱 기능에 의해 생성된 결과를 검색하도록 3D SIC를 지시하도록 구성된 상기 제어기의 제2 요청에 따라, 상기 포트를 통해, 상기 저장된 검색된 결과를 버스에 전달하도록 구성되는, 3D SIC.
  14. 제13항에 있어서, 상기 적어도 하나의 휘발성 파티션, 상기 적어도 하나의 비 휘발성 파티션, 및 상기 적어도 하나의 프로세싱 로직 파티션 중 적어도 두 개는 상기 3D SIC의 동일한 하나 이상의 컬럼들에 있는, 3D SIC.
  15. 제1항에 있어서, 상기 3D SIC의 각 기능 블록은 각 블록이 서로 병렬로 그리고 독립적으로 동작할 수 있도록 상기 블록을 버스에 통신 가능하게 연결하도록 구성된 각각의 포트를 포함하는, 3D SIC.
  16. 제1항에 있어서, 적어도 두 개의 기능 블록들의 각 그룹이 적어도 두 개의 기능 블록들의 다른 그룹과 병렬로 독립적으로 작동하도록, 상기 3D SIC의 적어도 두 개의 기능 블록들의 그룹들은 각각 상기 적어도 두 개의 기능 블록들을 상기 버스에 통신 가능하게 연결하도록 구성된 각각의 포트를 공유하는, 3D SIC.
  17. 제1항에 있어서, 상기 기능 블록들 중 어느 하나를 버스에 통신 가능하게 연결하도록 구성된 하나 이상의 범용 포트들을 더 포함하는, 3D SIC.
  18. 제1항에 있어서, 상기 기능 블록들의 어레이의 두 개의 인접한 기능 블록들은 각각 특정 데이터 프로세싱 기능을 위해 일반적으로 함께 사용되는 서로 다른 하위 특정 데이터 프로세싱 기능을 포함하는, 3D SIC.
  19. 3 차원 적층 집적 회로(3D SIC)에 있어서,
    프로세싱 로직 다이;
    3D XPoint(3DXP) 다이;
    동적 랜덤 액세스 메모리(DRAM) 다이-여기서 상기 프로세싱 로직 다이는 적어도 하나의 데이터 프로세싱 기능을 제공하기 위해 상기 3DXP 다이와 상기 DRAM 다이 사이에 적층 됨-; 및
    상기 프로세싱 로직 다이, 상기 3DXP 다이 및 상기 DRAM 다이를 상호 연결하고 통과하는 복수의 관통 실리콘 비아(TSV)들을 포함하는, 3D SIC.
  20. 3 차원 적층 집적 회로(3D SIC)에 있어서,
    비 휘발성 메모리 파티션들의 어레이를 포함하는 3D XPoint(3DXP) 다이-여기서 상기 비 휘발성 메모리 파티션들의 어레이의 각 파티션은 비 휘발성 메모리 셀의 어레이를 포함 함-;
    휘발성 메모리 파티션들의 어레이를 포함하는 휘발성 메모리 다이-여기서 상기 휘발성 메모리 파티션들의 어레이의 각 파티션은 휘발성 메모리 셀들의 어레이를 포함 함-;
    프로세싱 로직 파티션들의 어레이를 포함하는 프로세싱 로직 다이-여기서 상기 3DXP 다이, 상기 휘발성 메모리 다이 및 상기 프로세싱 로직 다이는 적층되고, 상기 프로세싱 로직 다이는 적어도 하나의 데이터 프로세싱 기능을 제공함-;
    상기 3D SIC의 각각의 컬럼에서 각각의 비 휘발성 메모리 파티션, 각각의 프로세싱 로직 파티션 및 각각의 휘발성 메모리 파티션을 연결하는 관통 실리콘 비아(TSV)를 포함하는, 3D SIC.
KR1020217015074A 2018-10-24 2019-10-17 3d 스택 집적 회로로 구현된 기능 블록 KR20210062714A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/169,910 US10840240B2 (en) 2018-10-24 2018-10-24 Functional blocks implemented by 3D stacked integrated circuit
US16/169,910 2018-10-24
PCT/US2019/056810 WO2020086383A1 (en) 2018-10-24 2019-10-17 Functional blocks implemented by 3d stacked integrated circuit

Publications (1)

Publication Number Publication Date
KR20210062714A true KR20210062714A (ko) 2021-05-31

Family

ID=70327300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217015074A KR20210062714A (ko) 2018-10-24 2019-10-17 3d 스택 집적 회로로 구현된 기능 블록

Country Status (7)

Country Link
US (2) US10840240B2 (ko)
EP (1) EP3871257A4 (ko)
JP (1) JP2022505743A (ko)
KR (1) KR20210062714A (ko)
CN (1) CN112771669A (ko)
TW (1) TWI718706B (ko)
WO (1) WO2020086383A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
US10748874B2 (en) 2018-10-24 2020-08-18 Micron Technology, Inc. Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
US10666264B1 (en) 2018-12-13 2020-05-26 Micron Technology, Inc. 3D stacked integrated circuits having failure management
US10707197B1 (en) 2018-12-13 2020-07-07 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to provide redundancy sites
US10811058B2 (en) * 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US10803548B2 (en) 2019-03-15 2020-10-13 Intel Corporation Disaggregation of SOC architecture
US20200411428A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Memory devices with a logic region between memory regions
US11610911B2 (en) * 2020-01-07 2023-03-21 Micron Technology, Inc. Semiconductor assemblies including combination memory and methods of manufacturing the same
WO2021241048A1 (ja) * 2020-05-28 2021-12-02 パナソニックＩｐマネジメント株式会社 Ａｉチップ
US11270917B2 (en) * 2020-06-01 2022-03-08 Alibaba Group Holding Limited Scalable and flexible architectures for integrated circuit (IC) design and fabrication
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US20220366116A1 (en) * 2021-05-14 2022-11-17 Mediatek Inc. Integrated circuit with compact layout arrangement
US11789641B2 (en) * 2021-06-16 2023-10-17 Intel Corporation Three dimensional circuit systems and methods having memory hierarchies
CN113782070B (zh) * 2021-09-02 2024-05-28 西安紫光国芯半导体有限公司 自供电的非易失可编程芯片及存储装置
CN113793844B (zh) * 2021-09-02 2024-05-31 西安紫光国芯半导体有限公司 一种三维集成芯片
TWI775627B (zh) 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885915B1 (ko) * 2007-02-27 2009-02-26 삼성전자주식회사 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US8127185B2 (en) 2009-01-23 2012-02-28 Micron Technology, Inc. Memory devices and methods for managing error regions
US9087025B2 (en) * 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
US9099475B2 (en) * 2012-09-12 2015-08-04 Freescale Semiconductor, Inc. Techniques for reducing inductance in through-die vias of an electronic assembly
US8966310B2 (en) 2012-11-15 2015-02-24 Elwha Llc Redundancy for loss-tolerant data in non-volatile memory
KR20140082181A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 메모리 시스템
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
GB2529582B (en) * 2013-06-25 2019-10-23 Intel Corp Monolithic three-dimensional (3D) ICs with local inter-level interconnects
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US10803941B2 (en) 2014-12-22 2020-10-13 Mohammad A. Mazed System on chip (SoC) based on neural processor or microprocessor
US9443561B1 (en) * 2015-05-21 2016-09-13 Advanced Micro Devices, Inc. Ring networks for intra- and inter-memory I/O including 3D-stacked memories
US10984838B2 (en) * 2015-11-17 2021-04-20 Advanced Micro Devices, Inc. Interconnect architecture for three-dimensional processing systems
US10152262B2 (en) 2016-05-03 2018-12-11 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
US9859253B1 (en) * 2016-06-29 2018-01-02 Intel Corporation Integrated circuit package stack
US10249597B2 (en) 2016-09-30 2019-04-02 Intel Corporation Systems, methods, and apparatuses for implementing die recovery in two-level memory (2LM) stacked die subsystems
JP7079201B2 (ja) * 2016-10-04 2022-06-01 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置ならびにメモリシステム
US10032508B1 (en) * 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10461076B1 (en) * 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation

Also Published As

Publication number Publication date
CN112771669A (zh) 2021-05-07
TW202018921A (zh) 2020-05-16
US20210050347A1 (en) 2021-02-18
EP3871257A1 (en) 2021-09-01
TWI718706B (zh) 2021-02-11
US11764212B2 (en) 2023-09-19
EP3871257A4 (en) 2022-08-17
JP2022505743A (ja) 2022-01-14
US10840240B2 (en) 2020-11-17
WO2020086383A1 (en) 2020-04-30
US20200135719A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
US11764212B2 (en) Functional blocks implemented by integrated circuit
US10910366B2 (en) 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
CN111326194B (zh) 具有失效管理的3d堆叠式集成电路
US11488945B2 (en) 3D stacked integrated circuits having functional blocks configured to provide redundancy sites
TWI611191B (zh) 三維積體電路
US11756951B2 (en) Layout design methodology for stacked devices
JP2012511263A (ja) ３ｄマイクロアーキテクチャのシステムにおいて結合する平行プレーンメモリおよびプロセッサ
CN113626373A (zh) 一种集成芯片
CN216118777U (zh) 一种集成芯片
CN113626372A (zh) 一种存算一体的集成芯片

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right