TWI718706B - 由三維堆疊積體電路實施之功能區塊 - Google Patents

由三維堆疊積體電路實施之功能區塊 Download PDF

Info

Publication number
TWI718706B
TWI718706B TW108136987A TW108136987A TWI718706B TW I718706 B TWI718706 B TW I718706B TW 108136987 A TW108136987 A TW 108136987A TW 108136987 A TW108136987 A TW 108136987A TW I718706 B TWI718706 B TW I718706B
Authority
TW
Taiwan
Prior art keywords
volatile memory
die
partition
sic
processing logic
Prior art date
Application number
TW108136987A
Other languages
English (en)
Other versions
TW202018921A (zh
Inventor
東尼 Ｍ 布爾
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202018921A publication Critical patent/TW202018921A/zh
Application granted granted Critical
Publication of TWI718706B publication Critical patent/TWI718706B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2209—Concurrent read and write
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種三維堆疊積體電路(3D SIC)，其具有：一非揮發性記憶體晶粒，其具有一非揮發性記憶體分區陣列；一揮發性記憶體晶粒，其具有一揮發性記憶體分區陣列；及一處理邏輯晶粒，其具有一處理邏輯分區陣列。該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒經堆疊。該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒可經配置以形成一功能區塊陣列，且至少兩個功能區塊可各包含減少一控制器之運算負載之一不同資料處理功能。

Description

由三維堆疊積體電路實施之功能區塊
本文中所揭示之至少一些實施例大體上係關於三維積體電路(3D IC)，且更特定而言不限於三維堆疊積體電路(3D SIC)。
3D IC係藉由堆疊矽晶粒及使其等垂直地互連使得該等晶粒之一組合係單個器件而構建之一積體電路。對於一3D IC，通過該器件之電路徑可藉由其垂直佈局而縮短，此產生可比並排配置之類似IC更快且具有一更小覆蓋區之一器件。3D IC通常可分組成3D SIC (其係指具有矽穿孔互連件(TSV)之堆疊IC)及單片3D IC (其等係使用製造程序產生以在如由國際半導體技術路線圖(ITRS)所陳述之晶片上佈線階層之本端層級處實現3D互連件。使用製造程序來實現3D互連件可在器件層之間產生直接垂直互連件。單片3D IC經構建於切割成單獨3D IC之單個晶圓上之層中。
可藉由三種已知通用方法生產3D SIC：一晶粒對晶粒方法、一晶粒對晶圓方法或一晶圓對晶圓方法。在一晶粒對晶粒方法中，在多個晶粒上產生電子組件。接著，對準且接合該等晶粒。一晶粒對晶粒方法之一益處係各晶粒可在與另一晶粒對準且接合之前進行測試。在一晶粒對晶圓方法中，在多個晶圓上產生電子組件。據此，可切割該等晶圓之一者且接著將該晶圓對準並接合至另一晶圓之晶粒位點上。在一晶圓對晶圓方法中，在多個晶圓上產生電子組件，接著對準、接合該多個晶圓且將該多個晶圓切割成單獨3D IC。
TSV係可通過一晶粒之一垂直電連接件。TSV可為用來增加3D封裝及3D IC中之效能之一中心部分。運用TSV，相較於用於連接堆疊晶片之替代方案，互連件及器件密度可實質上更高，且連接件之長度可更短。
本發明揭示一種三維堆疊積體電路(3D SIC)，其包括：一非揮發性記憶體晶粒，其包括一非揮發性記憶體分區陣列，其中該非揮發性記憶體分區陣列之各分區包括一非揮發性記憶體胞陣列；一揮發性記憶體晶粒，其包括一揮發性記憶體分區陣列，其中該揮發性記憶體分區陣列之各分區包括一揮發性記憶體胞陣列；及一處理邏輯晶粒，其包括一處理邏輯分區陣列，其中該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒係沿一第一方向堆疊，其中該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒經配置以形成一功能區塊陣列，其中該功能區塊陣列之至少兩個功能區塊各包括一不同資料處理功能，其中該功能區塊陣列之各功能區塊包括該3D SIC之一各自行，且其中該各自行包括：該非揮發性記憶體分區陣列之一各自非揮發性記憶體分區；該揮發性記憶體分區陣列之一各自揮發性記憶體分區；及該處理邏輯分區陣列之一各自處理邏輯分區。
本發明揭示一種三維堆疊積體電路(3D SIC)，其包括：一處理邏輯晶粒；一3D XPoint (3DXP)晶粒；一動態隨機存取記憶體(DRAM)晶粒，其中該處理邏輯晶粒經堆疊於該3DXP晶粒與該DRAM晶粒之間以提供至少一個資料處理功能；及複數個矽穿孔(TSV)，其等互連且通過該處理邏輯晶粒、該3DXP晶粒及該DRAM晶粒。
本發明揭示一種三維堆疊積體電路(3D SIC)，其包括：一3D XPoint (3DXP)晶粒，其包括一非揮發性記憶體分區陣列，其中該非揮發性記憶體分區陣列之各分區包括一非揮發性記憶體胞陣列；一揮發性記憶體晶粒，其包括一揮發性記憶體分區陣列，其中該揮發性記憶體分區陣列之各分區包括一揮發性記憶體胞陣列；一處理邏輯晶粒，其包括一處理邏輯分區陣列，其中該3DXP晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒經堆疊，且其中該處理邏輯晶粒提供至少一個資料處理功能；一矽穿孔(TSV)，其連接該3D SIC之一各自行中之一各自非揮發性記憶體分區、一各自處理邏輯分區及一各自揮發性記憶體分區。
本發明之至少一些態樣係關於由一3D SIC所實施之功能區塊。再者，本發明之態樣大體上係關於由一3D IC所實施之功能區塊。
一般而言，3D IC係藉由以下者而製造之一積體電路：堆疊矽晶圓或晶粒及使用例如TSV或Cu-Cu連接件使其等沿一第一方向(諸如垂直地)互連，使得其等表現為單個器件以與習知二維器件相比，以降低之功率及一更小覆蓋區達成效能改良。
在一些實施例中，可使用TSV，此使3D IC實施例被視為3D SIC。可將作為3D IC或3D SIC之實施例產生為異構的，例如將不同記憶體類型層及/或一或多個處理層組合至單個IC堆疊中。3D SIC之替代實施例可包含單片3D IC。
在單個半導體晶圓上之層中產生使用單片3D IC之實施例，接著將單個半導體晶圓切割成3D IC。此等實施例之優點在於不需要對準、薄化、接合或TSV。儘管本發明主要集中於3D SIC實施例，但應理解，本文中所揭示之實施例不限於3D SIC實施例。一些實施例可為單片3D IC而非一3D SIC。在此等實例性實施例中，3D IC之整體結構可為類似的。然而，單片3D IC之互連件包含經製造通孔而非TSV。
關於產生3D SIC實施例，可藉由一晶粒對晶粒生產方法、一晶粒對晶圓生產方法或一晶圓對晶圓生產方法產生此等實施例。在一晶粒對晶粒方法中，可在生產方法中之接合之前或之後進行薄化及TSV產生。晶粒對晶粒方法之一實例優點係可在將各組件晶粒與其他晶粒堆疊之前測試各組件晶粒。再者，各晶粒可單獨裝箱進行生產。在一晶粒對晶圓方法中，類似於一晶圓對晶圓方法，在接合之前或之後執行薄化及TSV產生。然而，晶粒對晶圓優於晶圓對晶圓之處係：可在切割之前將額外晶圓添加至一堆疊，且可在將一晶粒添加至晶圓之前測試晶粒。在晶圓對晶圓中，各晶圓可在接合之前或之後薄化，且連接件可在接合之前構建至晶圓中，否則在接合之後產生於堆疊中。對於晶圓對晶圓方法，TSV可通過作用層之間及/或一作用層與一外部接合墊之間的矽基板。一晶圓對晶圓方法之一缺點係一個晶片中之一缺陷引起該方法之整個堆疊輸出中之一缺陷。
晶片縮放程序部分地由於功率密度約束而緩慢地改良，且互連件不會變得更快，而電晶體通常變得更快。3D IC藉由堆疊二維晶粒且在一第三維度中連接該等晶粒來解決兩個此等實例性縮放問題。相較於IC之一水平配置，此堆疊可能使晶片之間的通信更快。再者，與水平配置晶片相比，3D IC可提供其他可能益處，包含：一更小覆蓋區、更短互連件、降低之功率消耗、透過隱匿實現之電路安全性及增加之頻寬。
3D IC藉由利用在一第三維度之層中添加功能性來將更大功能性提供至一較小二維空間中，且可藉由將一大晶片劃分成具有3D堆疊之多個較小晶粒來節省成本。換言之，3D IC製造可比生產具有一IC陣列之一晶片之習知程序更加模組化。再者，可利用藉由不同程序或不同類型之晶圓所產生之層產生3D IC，此增加設計選項。再者，增加之連接能力擴展設計選項。
另一優點係3D IC藉由將一信號保持於器件內來降低功率消耗。沿兩個不同方向(例如，水平地及垂直地)之較短電連接件亦藉由例如產生較小寄生電容來降低功率消耗。降低功率預算亦導更少熱產生。
再者，由於堆疊晶粒結構使對整體電路進行反向工程之嘗試複雜化，因此3D IC可透過隱匿達成安全性。再者，敏感或關鍵功能可在3D IC之層當中劃分以進一步隱藏此等功能。一些實施例甚至可具有專用於其他層之監視或安全性之一層或晶粒。此類似於一防火牆層，其中3D IC之一單獨晶粒為待在運行時所監視之晶粒提供一硬體防火牆。如此做可保護晶片之部分或整個堆疊免受攻擊。
3D IC之基本結構配置藉由允許晶粒或層之間的大量通孔來增加頻寬，該等通孔之組合可提供遠大於一習知匯流排之頻寬。另外，3D SIC之一組功能區塊可充當網路化或叢集化之單獨電腦之一群組。不同功能區塊可具有不同類型之處理單元。而且，不同類型之功能區塊可互補。而且，一功能區塊與另一區塊愈相關，將兩個功能區塊定位成彼此相鄰便愈有利。例如，在一常見多操作資料處理方法中，一第一區塊可提供一第一資料處理操作且一鄰近第二區塊可提供一第二資料處理操作。此等特徵可大大地降低電腦化系統之一控制器之負載。例如，此等特徵可降低一中央處理單元(CPU)之負載。
在其中區塊係由一3D SIC實施之實施例中，使用TSV可有利地將各功能區塊減少為一個功能使得充分實現TSV之益處。在此等實施例中，可藉由增加3D IC中之功能區塊之數目而非單個功能區塊可執行之功能之數目來增加3D IC之功能性。因此，可充分使用一3D SIC之TSV或另一類型之互連件。
TSV係可完全通過一矽晶圓或晶粒之一電連接件。運用TSV，互連件及器件密度實質上高於晶粒之間的習知互連件。而且，晶粒之間的連接件之長度短於習知互連件。
一些實施例可具有添加至3D IC結構先通孔TSV製造之TSV。此係其中在將例如電晶體、電容器及電阻器之組件圖案化至晶圓上之前製造TSV之一程序。一些實施例使用中間通孔TSV製造，其中在圖案化個別器件之後但在將金屬層添加至一晶粒或一晶粒堆疊之前製造TSV。而且，一些實施例使用後通孔TSV製造，其中在添加金屬層之後或期間製造TSV。
除將TSV添加至3D IC之方式以外，TSV之佈局及設計亦可在本文中所描述之實施例之間變化。例如，3D IC之晶粒之功能元件之分區粒度之差異可引起TSV之設計及佈局變化。一些實施例具有使用TSV之閘級分區且其他實施例具有區塊級分區。使用TSV之閘級分區比區塊級分區更不實用；因此，為了增加具有更多TSV之益處，可經由TSV連接一功能區塊內所分割之功能子元件。此可為中間地帶解決方案。
在一些實施例中，除記憶體IC (諸如3D XPoint記憶體(3DXP)及動態隨機存取記憶體(DRAM) IC)以外，一晶片堆疊或晶粒亦可具有一處理邏輯積體電路(IC)。處理邏輯、3DXP及DRAM之單元可諸如藉由TSV連接以形成一功能區塊。在一個3D SIC中或一般而言在一個3D IC中，不同功能區塊可視需要不同地組態及/或實質上彼此獨立地操作。處理邏輯實施常用功能及/或資料密集型功能，使得即使處理邏輯IC可能不具有一CPU之處理能力，其在更佳資料存取方面之優點仍可在實施選定功能時提供更佳整體效能。多個功能區塊(例如，一3D SIC或3D IC內之多個行功能區塊)可並行地運行且降低CPU上之運算負載。
如所述，在一些實施例中，處理邏輯IC或晶粒不具有一典型CPU將具有之一完整處理核心陣列。然而，在此等實施例中，處理邏輯實施常用功能及/或資料密集型功能；因此，有可能減輕CPU之顯著處理負擔且增強CPU之效能。在此等實施例中，一功能區塊無法獨自執行一完整多功能指令集。因此，可將功能區塊及3D IC之剩餘部分連接至CPU，且CPU可指示功能區塊完成其經組態以完成之一任務。例如，實例性實施例之一功能區塊可經組態以藉由其處理邏輯IC解密儲存於其非揮發性記憶體IC中之資料，且將經解密資料插入至其揮發性記憶體中以傳達至CPU以供CPU進一步處理。再者，CPU可將一請求提供至一功能區塊之揮發性記憶體以請求該區塊產生一特定功能之一結果，且CPU亦可提供一後續請求以自功能區塊擷取結果。例如，產生結果之請求可以一寫入命令之形式自CPU提供至功能區塊，且擷取結果之請求可以一讀取命令之形式自CPU提供至功能區塊。
圖1繪示根據本發明之一些實施例之具有多個非揮發性記憶體晶粒102及104、一揮發性記憶體晶粒108及一處理邏輯晶粒106之一3D SIC 100之一正視圖。如所展示，該等晶粒彼此平行。3D SIC 100亦具有功能區塊110、112及114 (如圖1中所展示)以及功能區塊210、212、214、220、222及224 (如圖2至圖5中所展示)，其等橫越且垂直於多個非揮發性記憶體晶粒102及104、揮發性記憶體晶粒108及處理邏輯晶粒106。3D SIC 100亦具有分別連接該等晶粒之TSV 116、TSV 118及TSV 120。TSV 116被展示為在非揮發性記憶體晶粒102與非揮發性記憶體晶粒104之間且將非揮發性記憶體晶粒102連接至非揮發性記憶體晶粒104。TSV 118被展示為在非揮發性記憶體晶粒104與處理邏輯晶粒106之間且將非揮發性記憶體晶粒104連接至處理邏輯晶粒106。TSV 120被展示為在處理邏輯晶粒106與揮發性記憶體晶粒108之間且將處理邏輯晶粒106連接至揮發性記憶體晶粒108。應理解，本文中所描述之所有TSV亦通過本文中所描述之晶粒，即使此自圖式不可清楚看出。例如，TSV 116、TSV 118及TSV 120係通過3D SIC 100之晶粒之單個TSV之部分。
3D SIC 100亦具有被展示為分別嵌入晶粒中之互連件122、124、126及128。互連件122被展示為嵌入非揮發性記憶體晶粒102中。互連件124被展示為嵌入非揮發性記憶體晶粒104中。互連件126被展示為嵌入處理邏輯晶粒106中。而且，互連件128被展示為嵌入揮發性記憶體晶粒108中。互連件122、124、126及128可垂直於TSV 116、118及120 (如圖1中所展示且如圖5中部分展示)。
應理解，本文中所描述之互連件(諸如互連件122、124、126及128)係指一晶片或晶粒之組件之間的互連件(例如，銅或金屬互連件、互連跡線等)。互連件可包含一晶粒或晶片之金屬化層中之互連件。
如所描繪，在一些實施例中，一3D SIC可具有多個非揮發性記憶體晶粒。在一些實施例中，非揮發性記憶體晶粒慢於揮發性記憶體晶粒。具體而言，非揮發性記憶體晶粒具有小於揮發性記憶體晶粒之頻寬(例如，晶粒每秒可傳送之最大資料量)。非揮發性記憶體晶粒可包含3DXP晶粒或任何其他類型之電定址記憶體系統晶粒，例如一EPROM晶粒、快閃記憶體晶粒、鐵電RAM及磁阻RAM。各非揮發性記憶體晶粒可具有一非揮發性記憶體分區陣列。非揮發性記憶體分區陣列之各分區可包含一非揮發性記憶體胞陣列且各記憶體胞可具有一對應位址。
圖2繪示根據本發明之一些實施例之具有多個非揮發性記憶體分區204a、204b、204c、204d、204e、204f、204g、204h及204i之非揮發性記憶體晶粒102之一俯視圖。該等分區可沿第二方向(即，垂直於3D IC之晶粒之堆疊方向)配置。分區204a、204b、204c、204d、204e、204f、204g、204h及204i之各者具有多個非揮發性記憶體元件。圖2中所繪示之分區之各者展示九個非揮發性記憶體元件叢集206。而且，非揮發性記憶體元件叢集206之各者展示九個非揮發性記憶體元件208。因此，圖2中所繪示之分區之各者具有八十一個記憶體元件208。然而，應理解，八十一個記憶體元件之描繪係為了方便起見且在一些實施例中各分區可具有至少十億個記憶體元件。換言之，每非揮發性記憶體分區之記憶體元件之數目可極大且變化很大。再者，應理解，就結構及設計而言，非揮發性記憶體晶粒102及非揮發性記憶體晶粒104類似或完全相同。
一3DXP IC (亦稱為3D XPoint記憶體IC)使用無電晶體之記憶體元件，各記憶體元件具有一記憶體胞及一對應位址(以及一選用選擇器，且記憶體胞及選用選擇器可作為一行堆疊在一起)。在具有記憶體元件之實例中，記憶體元件可經由互連件之兩個垂直層連接(如圖2中所展示但未標記)，其中一個層在記憶體元件上方且另一層在記憶體元件下方。在互連件之兩個層之各者上，可在一個互連件之一交叉點(例如，參見圖2中所展示之交叉點209)處個別地選擇各記憶體元件。各交叉點具有一位址或諸如可藉由3DXP IC、3D IC或3D IC之一IC群組之一位址解碼器定址或選擇。3DXP器件係快速且非揮發性的並可用作用於處理及儲存之一統一記憶體集區。
如所述，非揮發性記憶體晶粒102及104可為3DXP晶粒。將一3DXP晶粒用作3D SIC 100之非揮發性記憶體晶粒之一些優點包含其可藉由一位址解碼器進行位元定址。與本文中所描述之一實施例一起使用之一位址解碼器(圖式中未展示)可為二進位解碼器，其具有用於位址位元之兩個或更多個輸入及用於器件選擇信號之一或多個輸出。當一特定器件或IC之位址出現於位址輸入上時，解碼器確證彼器件或IC之選擇輸出。可將一專用單輸出位址解碼器併入至一位址匯流排上之各器件或IC中，或單個位址解碼器可伺服多個器件或IC。
再者，3D SIC可具有包含一揮發性記憶體分區陣列之一揮發性記憶體晶粒(諸如一DRAM晶粒或一靜態隨機存取記憶體(SRAM)晶粒)。揮發性記憶體分區陣列之各分區可包含一揮發性記憶體胞陣列且各記憶體胞可具有一對應位址。
圖3繪示根據本發明之一些實施例之具有多個揮發性記憶體分區304a、304b、304c、304d、304e、304f、304g、304h及304i之揮發性記憶體晶粒108之一俯視圖。該等分區可沿一第二方向(即，垂直於3D IC之晶粒之堆疊方向)配置。分區304a、304b、304c、304d、304e、304f、304g、304h及304i之各者具有多個揮發性記憶體元件。圖3中所繪示之分區之各者展示九個揮發性記憶體元件叢集306。而且，揮發性記憶體元件叢集306之各者展示九個揮發性記憶體元件308。因此，圖3中所繪示之分區之各者具有八十一個記憶體元件308。然而，應理解，八十一個記憶體元件之描繪係為了方便起見，且在一些實施例中各分區可具有至少十億個記憶體元件。換言之，每揮發性記憶體分區中之記憶體元件之數目可極大且變化很大。
3D SIC亦可具有具一處理邏輯分區陣列之一處理邏輯晶粒。各分區可具有一單獨場可程式化閘陣列(FPGA)或另一類型之處理邏輯器件。處理邏輯晶粒可包含一控制器單元及一算術/邏輯單元。例如，算術/邏輯單元可包含一FPGA。
圖4繪示根據本發明之一些實施例之具有多個處理邏輯分區404a、404b、404c、404d、404e、404f、404g、404h及404i之處理邏輯晶粒106之一俯視圖。圖4展示具有一單獨FPGA 406之分區404a、404b、404c、404d、404e、404f、404g、404h及404i之各者。如所展示，圖4中所繪示之九個FPGA 406之各者具有三十二個輸入/輸出區塊408及十六個邏輯區塊410。再者，圖4展示九個FPGA 406之各者之輸入/輸出塊408與邏輯區塊410之間的可程式化或不可程式化互連件412。應理解，一FPGA 406之輸入/輸出單元及邏輯單元之數量之描繪係為了方便起見，且在一些實施例中取決於對應功能區塊之實施例，一分區之各FPGA可具有更多或更少輸入/輸出單元及邏輯單元。再者，即使圖4展示每分區一個FPGA，但應理解，在3D SIC或處理邏輯晶粒之其他實施例中，各處理邏輯分區可具有多個FPGA。換言之，處理邏輯晶粒之特定部分之數目可變化很大。
圖2、圖3及圖4亦展示3D SIC 100之功能區塊110、112、114、210、212、214、220、222及224。圖2展示非揮發性記憶體晶粒102處之功能區塊之各自區段之一俯視圖。圖3展示揮發性記憶體晶粒108處之功能區塊之各自區段之一俯視圖。圖4展示處理邏輯晶粒106處之功能區塊之各自區段之一俯視圖。
圖2、圖3及圖4亦分別展示使非揮發性記憶體分區、揮發性記憶體分區及處理邏輯分區互連之互連件122、128及126。因此，互連件122、128及126亦被展示為在3D SIC之各層處使3D SIC 100之功能區塊互連。具體而言，如圖2中所展示，互連件122使非揮發性記憶體晶粒102之非揮發性記憶體分區204a、204b、204c、204d、204e、204f、204g、204h及204i互連。如圖3中所展示，互連件128使揮發性記憶體晶粒108之揮發性記憶體分區304a、304b、304c、304d、304e、304f、304g、304h及304i互連。而且，如圖4中所展示，互連件126使處理邏輯晶粒106之處理邏輯分區404a、404b、404c、404d、404e、404f、404g、404h及404i互連。
在3D SIC中，非揮發性記憶體晶粒、揮發性記憶體晶粒及處理邏輯晶粒係沿一第一方向(諸如垂直地)堆疊，且處理邏輯晶粒可經堆疊於非揮發性記憶體晶粒與揮發性記憶體晶粒之間。3D SIC亦可具有由3D SIC之晶粒組成之一功能區塊陣列。換言之，非揮發性記憶體晶粒、揮發性記憶體晶粒及處理邏輯晶粒經配置以形成功能區塊陣列。功能區塊陣列之至少兩個功能區塊可各包含降低一控制器之運算負載(因而降低CPU之運算負載)之一不同資料處理功能。功能區塊陣列之各功能區塊可包含3D SIC之一各自行。3D SIC之一各自行可包含非揮發性記憶體分區陣列之一各自非揮發性記憶體分區、揮發性記憶體分區陣列之一各自揮發性記憶體分區及處理邏輯分區陣列之一各自處理邏輯分區。一各自處理邏輯分區可沿第一方向堆疊於一各自非揮發性記憶體分區與一各自揮發性記憶體分區之間。
圖5繪示根據本發明之一些實施例之具有多個非揮發性記憶體晶粒102及104、揮發性記憶體晶粒108及處理邏輯晶粒106之圖1中所繪示之3D SIC 100之一透視圖。圖5展示非揮發性記憶體晶粒102及104、揮發性記憶體晶粒108及處理邏輯晶粒106之透視圖，且展示該等晶粒如何沿一第一方向(例如，垂直地)堆疊及處理邏輯晶粒可如何堆疊於非揮發性記憶體晶粒與揮發性記憶體晶粒之間。圖5亦完整地展示功能區塊陣列，其中描繪3D SIC 100之所有功能區塊110、112、114、210、212、214、220、222及224。
應理解，一3D SIC之功能區塊之數目可取決於3D SIC之實施例而變化。圖1至圖5中所繪示之功能區塊陣列之各功能區塊可包含3D SIC 100之一各自行。而且，如由圖1至圖5之組合所展示，具有單個功能區塊之3D SIC之一行可包含非揮發性記憶體分區陣列之一各自非揮發性記憶體分區、揮發性記憶體分區陣列之一各自揮發性記憶體分區及處理邏輯分區陣列之一各自處理邏輯分區。再者，如由此等圖式之組合所展示，一各自處理邏輯分區可沿一第一方向(例如，垂直地)堆疊於一各自非揮發性記憶體分區與一各自揮發性記憶體分區之間。
在一些實施例中，功能區塊陣列之兩個鄰接功能區塊之各者可具有通常一起用於一更大特定資料處理功能之不同特定資料處理功能。特定資料處理功能可包含一CPU之基本程序，諸如CPU之一解碼操作之解碼程序。
一些實施例之3D IC或至少一功能區塊群組之實施例可用作一CPU之一指令解碼器。因此，當連接至3D IC之此等實施例時，CPU可保留用於提取及執行操作之資源。
特定資料處理功能亦可包含一CPU之一算術邏輯單元之功能，諸如整數算術及逐位元邏輯運算。因此，CPU可藉由將算術邏輯單元運算委託給3D IC之此等實施例來保留資源。
再者，一些實施例之3D IC或至少一功能區塊群組之實施例可用作不同於通常硬接線或程式化至一CPU中之編碼器及/或解碼器之類型之編碼器及/或解碼器。例如，一些實施例之3D IC或至少一功能區塊群組之實施例可用作一加密區塊，其中3D IC或至少一功能區塊群組具有可產生一密文之一密碼。再者，實施例可用作一解密區塊。在一項實施例中，3D IC之一或多個區塊可專用於加密且相同3D IC之一或多個其他區塊可專用於解密。再者，一些實施例之3D IC或至少一功能區塊群組之實施例可用作一或多個資料處理密集型操作，諸如一種類型之機器學習之資料密集型操作。
3D SIC亦可包含：第一組TSV (例如，如圖1及圖5中所展示之TSV 118)，其等連接3D SIC之各自行中之各自非揮發性記憶體分區及各自處理邏輯分區；以及第二組TSV (例如，如圖1及圖5中所展示之TSV 120)，其等連接3D SIC之各自行中之各自揮發性記憶體分區及各自處理邏輯分區。
在一些實施例中，處理邏輯晶粒可包含一控制單元及一算術/邏輯單元，且記憶體IC之各者可包含可由一位址解碼器定址及/或具有預定義位址之儲存部分。在此等實施例中，控制單元與記憶體IC之儲存部分連接且算術/邏輯單元與記憶體IC之儲存部分連接及/或IC之部分經由一位址解碼器連接至記憶體IC之儲存部分。
在包含控制單元及算術/邏輯單元之一些實施例中，控制單元經組態以在一指令時間期間，自3D IC之揮發性記憶體IC獲取指令且根據指令之至少部分引導資料自揮發性記憶體IC移動至算術/邏輯單元。而且，算術/邏輯單元可經組態以在一執行時間期間執行指令之至少部分且將指令之至少部分之一執行結果儲存於3D IC之一非揮發性記憶體中。
在此等實施例中，算術/邏輯單元被賦予控制且對資料執行實際操作。指令時間及執行時間之組合可為3D IC之一機器循環，且在一些實施例中，控制單元可在執行時間期間引導揮發性記憶體IC及/或非揮發性記憶體IC將結果釋放至裝置外部之一輸出器件或一儲存器件。在一些實施例中，控制及算術/邏輯單元與記憶體IC之記憶體單元之間的連接件係可為TSV之連接件。換言之，控制單元可藉由複數個電連接件沿一第一方向(例如，垂直地)與記憶體IC之記憶體元件連接，且算術/邏輯單元藉由複數個電連接件沿第一方向與記憶體IC之記憶體元件連接。
各IC之記憶體胞及邏輯單元或3D IC之晶粒可藉由複數個電連接件沿與第一方向正交之一第二方向(例如，一水平方向)彼此連接。例如，3D SIC亦可包含：第一組互連件(例如，如圖1及圖2中所展示之互連件122)，其等沿第二方向連接非揮發性記憶體分區陣列之非揮發性記憶體分區；第二組互連件(例如，如圖1及圖3中所展示之互連件128)，其等沿第二方向連接揮發性記憶體分區陣列之揮發性記憶體分區；及第三組互連件(例如，如圖1及圖4中所展示之互連件126)，其等沿第二方向連接處理邏輯分區陣列之處理邏輯分區。在具有三組互連件之一些實施例中，第一組互連件之一互連件僅將非揮發性記憶體分區陣列之一非揮發性記憶體分區連接至緊鄰該非揮發性記憶體分區之另一非揮發性記憶體分區(例如，參見圖1及圖2中所展示之互連件122)。再者，在此等實施例中，第二組互連件之一互連件僅將揮發性記憶體分區陣列之一揮發性記憶體分區連接至緊鄰該揮發性記憶體分區之另一揮發性記憶體分區(例如，參見圖1及圖2中所展示之互連件128)。而且，第三組互連件之一互連件僅將處理邏輯分區陣列之一處理邏輯分區連接至緊鄰該處理邏輯分區之另一處理邏輯分區(例如，參見圖1及圖4中所展示之互連件126)。
3D SIC之一些例示性實施例包含一處理邏輯晶粒、一3DXP晶粒及一DRAM晶粒，其中處理邏輯晶粒經堆疊於3DXP晶粒與DRAM晶粒之間。在此等例示性實施例中，一組TSV使處理邏輯晶粒、3DXP晶粒及DRAM晶粒互連。在此等例示性實施例或一些其他例示性實施例中，3D SIC包含具有一非揮發性記憶體分區陣列之一3DXP晶粒，其中非揮發性記憶體分區陣列之各分區具有一非揮發性記憶體胞陣列。在此等實施例中，一揮發性記憶體晶粒具有一揮發性記憶體分區陣列，其中揮發性記憶體分區陣列之各分區具有一揮發性記憶體胞陣列。再者，在此等實施例中，包含一處理邏輯晶粒且其具有一處理邏輯分區陣列。而且，3DXP晶粒、揮發性記憶體晶粒及處理邏輯晶粒係沿一第一方向(例如，垂直地)堆疊，其中處理邏輯晶粒經堆疊於3DXP晶粒與揮發性記憶體晶粒之間。此外，3D SIP之此等實施例可包含第一組TSV，其等連接3D SIC之一各自行中之一各自非揮發性記憶體分區及一各自處理邏輯分區。而且，此等實施例可包含第二組TSV，其等連接3D SIC之各自行中之一各自揮發性記憶體分區及各自處理邏輯分區。
3D SIC亦可具有多個非揮發性記憶體晶粒(如圖1及圖5中所展示)。例如，3D SIC可包含可包括一第二非揮發性記憶體分區陣列之一第二非揮發性記憶體晶粒。而且，第二非揮發性記憶體分區陣列之各分區可具有一非揮發性記憶體胞陣列。在其中3D SIC具有多個非揮發性記憶體晶粒之實施例中，可集中非揮發性記憶體晶粒(諸如第一非揮發性記憶體晶粒及第二非揮發性記憶體晶粒)，使得處理邏輯晶粒係在揮發性記憶體晶粒與非揮發性記憶體晶粒群組之間(如圖1及圖5中所展示)。
在3D SIC之一些實施例中，3D SIC之各功能區塊可具有一各自通信介面(即，一各自埠)，該各自通信介面經組態以將該區塊通信地耦合至一匯流排使得各區塊可並行地且獨立於彼此操作。另外或替代地，3D SIC之至少兩個功能區塊之群組各共用一各自通信介面，該各自通信介面經組態以將至少兩個功能區塊通信地耦合至一匯流排，使得至少兩個功能區塊之各群組可並行地且獨立於至少兩個功能區塊之另一群組操作。另外或替代地，3D SIC可具有一或多個通用通信介面(即，一或多個通用埠)，該一或多個通用通信介面經組態以將3D SIC之任何一個或所有功能區塊通信地耦合至一匯流排。
圖6繪示可在其中操作本發明之實施例之一實例性電腦系統600之一方塊圖。如圖6中所展示，電腦系統600包含包括一通信介面602 (或亦稱為埠602)之3D SIC 100。通信介面602通信地耦合至電腦系統600之一匯流排604。匯流排604通信地耦合至電腦系統600之一控制器(例如，系統600之一CPU)以及電腦系統600之一主記憶體608及網路介面610。如圖6中所展示，網路介面610將電腦系統600通信地耦合至一電腦網路612。
電腦系統600可為或包含一個人電腦(PC)、一平板PC、一 機上盒(STB)、一個人數位助理(PDA)、一蜂巢式電話、一網路設施、一伺服器、一網路路由器、一交換機或橋接器、或能夠執行一指令集(循序或以其他方式)之任何機器，該等指令指定彼電腦化系統待採取之動作。此外，雖然繪示單個電腦系統600，但術語「電腦系統」亦應被視為包含電腦系統之任何集合。匯流排604可為或包含多個匯流排。控制器606表示一或多個通用處理器件，諸如一微處理器、一中央處理單元或類似者。更特定而言，處理器件可為一複雜指令集運算(CISC)微處理器、精簡指令集運算(RISC)微處理器、超長指令字(VLIW)微處理器、或實施其他指令集之一處理器、或實施一指令集組合之處理器。控制器606亦可為一或多個專用處理器件，諸如一特定應用積體電路(ASIC)、一FPGA、一數位信號處理器(DSP)、網路處理器或類似者。主記憶體608可為一唯讀記憶體(ROM)、快閃記憶體、DRAM (諸如同步DRAM (SDRAM)或Rambus DRAM (RDRAM))及/或SRAM。
參考圖1及圖6，在一些實施例中，埠602可經組態以將揮發性記憶體晶粒108通信地耦合至匯流排604。在此一配置中，控制器606可經由匯流排604及揮發性記憶體晶粒108將資料處理功能委託給3D SIC 100。經委託之資料處理功能可為控制器606之資料密集型功能或常用功能。如上述，在一些實施例中，處理邏輯IC或晶粒不具有一典型CPU將具有之一完整處理核心陣列。然而，在此等實施例中，處理邏輯可實施頻繁使用之功能及/或資料密集型功能；因此，有可能減輕CPU之顯著處理負擔且增強CPU之效能。再者，在所描繪實施例中，一功能區塊無法獨自執行完整多功能指令集。因此，一功能區塊及3D SIC 100之剩餘部分可經連接至一控制器(諸如一CPU)且控制器可指示功能區塊完成其經組態以完成之一任務。
例如，實例性實施例之一功能區塊可經組態以藉由其處理邏輯分區解密儲存於其對應非揮發性記憶體分區中之資料，且將經解密資料插入至其對應揮發性分區中以傳達至控制器以供控制器進一步處理。
此外，一般而言，控制器可將一請求提供至一功能區塊之揮發性記憶體分區以請求該區塊產生一特定功能之一結果，且控制器亦可提供一第二或後續請求以自功能區塊擷取結果。例如，產生結果之請求可以一寫入命令之形式自控制器提供至功能區塊，且擷取結果之請求可以一讀取命令之形式自控制器提供至功能區塊。
圖7繪示一實例性方法700之一流程圖，其中3D SIC之實施例 (例如，圖1至圖6之3D SIC 100)可經由一匯流排(例如，圖6之匯流排604)與一控制器(例如，圖6之控制器606)互動。
一般而言，方法700可由處理邏輯來執行，該處理邏輯可包含硬體(例如，處理器件、電路、專用邏輯、可程式化邏輯、微程式碼、一器件之硬體、積體電路等)、軟體(例如，一處理器件上運行或執行之指令)或其等組合。儘管以一特定序列或順序展示且由特定硬體/軟體執行，但除非另有指定，否則可修改程序之順序及硬體/軟體。因此，所繪示實施例應僅被理解為實例，且所繪示程序可以一不同順序及/或由不同硬體/軟體來執行，且一些程序可並行地執行。另外，在各項實施例中可省略一或多個程序。因此，並非在每項實施例中皆需要所有程序。其他程序流程亦係可能的。
具體而言，方法700可至少由非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104、處理邏輯晶粒106、揮發性記憶體晶粒108及控制器606來執行(如圖7中所繪示)。在方塊701處，控制器606經由一匯流排傳達一請求。控制器606之請求經組態以指示3D SIC產生一特定資料處理功能之一結果。可經由控制器606之一寫入命令將此一請求傳遞至3D SIC。例如，若控制器606使用一寫入命令來作出請求，則將該請求發送至揮發性記憶體晶粒108之選定揮發性記憶體分區。替代地，控制器606可使用一執行命令來作出請求，且在此等例項中可將請求直接發送至處理邏輯晶粒106之選定處理邏輯分區。
在方塊702處，揮發性記憶體晶粒108經由匯流排接收請求。揮發性記憶體晶粒108可經組態以透過埠602自匯流排接收控制器之請求。除經組態以指示3D SIC產生一特定資料處理功能之一結果以外，該請求亦可包含特定資料處理功能之至少一個輸入參數。在方塊704處，揮發性記憶體晶粒108儲存請求且將請求傳達至處理邏輯晶粒106。揮發性記憶體晶粒108可經組態以將請求儲存於揮發性記憶體晶粒之至少一個揮發性分區中。
在方塊706處，由處理邏輯晶粒接收經儲存請求。而且，在方塊706處，可由至少一個處理邏輯分區透過連接揮發性記憶體晶粒之至少一個揮發性分區與至少一個處理邏輯分區之一TSV接收特定資料處理功能之至少一個輸入參數。
在方塊708處，處理邏輯晶粒根據經儲存請求產生結果。處理邏輯晶粒106之至少一個處理邏輯分區可包含特定資料處理功能，且特定資料處理功能可根據經儲存請求及特定資料處理功能之至少一個輸入參數產生結果。特定資料處理功能可經硬接線至處理邏輯晶粒之至少一個處理邏輯分區中。替代地，特定資料處理功能可藉由控制器606或另一控制器暫時性地組態於處理邏輯晶粒之至少一個處理邏輯分區中。例如，特定資料處理功能可由控制器606或另一控制器可組態之一FPGA來實施。
在方塊710處，處理邏輯晶粒106將結果傳達至非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104。處理邏輯晶粒106可經組態以經由連接非揮發性記憶體晶粒之至少一個非揮發性分區及至少一個處理邏輯分區之一TSV將特定資料處理功能之經產生結果傳達至非揮發性記憶體晶粒。
在方塊712處，非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104接收且儲存自處理邏輯晶粒106傳達之結果。非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104可經組態以將經產生結果儲存於至少一個非揮發性分區中，且在處理邏輯晶粒106請求經儲存結果之後將經儲存結果傳達至該處理邏輯晶粒。處理邏輯晶粒106請求經儲存結果可回應於揮發性記憶體晶粒108請求經儲存結果，而揮發性記憶體晶粒108請求經儲存結果可回應於控制器606經由匯流排604請求經儲存結果。
處理邏輯晶粒106可經組態以經由連接至少一個非揮發性分區及至少一個處理邏輯分區之一TSV自非揮發性記憶體晶粒擷取經儲存結果。而且，3D SIC可經組態以經由連接至少一個揮發性分區及至少一個處理邏輯分區之一TSV將經擷取結果傳達至揮發性記憶體晶粒。揮發性記憶體晶粒可經組態以接收經擷取結果且將經擷取結果儲存於至少一個揮發性分區中，且當控制器之一第二請求經組態以指示3D SIC擷取由特定資料處理功能所產生之一結果時，根據控制器之第二請求經由埠將經儲存之所擷取結果傳達至匯流排。在其中控制器606使用一讀取命令來作出第二請求之一些實例中，將第二請求發送至揮發性記憶體晶粒108之選定揮發性記憶體分區。
關於圖7，在方塊714a處，控制器傳達經組態以指示3D SIC擷取由特定資料處理功能所產生之一結果之第二請求。在方塊714b處，由揮發性記憶體晶粒108接收、儲存第二請求且將第二請求發送至處理邏輯晶粒106。在方塊714c處，由處理邏輯晶粒106接收、儲存第二請求且將第二請求轉遞至非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104。
在方塊716處，回應於方塊714c，非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104將經儲存結果傳達至處理邏輯晶粒106。在方塊718處，處理邏輯晶粒106接收經擷取結果，且在方塊720處，處理邏輯晶粒106將經擷取結果傳達至揮發性記憶體晶粒108。處理邏輯晶粒106可經組態以經由連接至少一個非揮發性分區及至少一個處理邏輯分區之TSV自非揮發性記憶體晶粒擷取經儲存結果。而且，處理邏輯晶粒106可經組態以經由連接至少一個揮發性分區及至少一個處理邏輯分區之TSV將經擷取結果傳達至揮發性記憶體晶粒。
在方塊722處，揮發性記憶體晶粒108接收且儲存自處理邏輯晶粒106發送之經擷取結果。在方塊724處，接著由揮發性記憶體晶粒108將經擷取結果傳達至控制器606。揮發性記憶體晶粒可經組態以接收經擷取結果且將經擷取結果儲存於至少一個揮發性分區中，並且經組態以根據經組態以指示3D SIC擷取由特定資料處理功能所產生之一結果之控制器之一第二指令，經由埠將經儲存之所擷取結果傳達至匯流排。
在方塊726處，控制器606接收經擷取結果。經擷取結果可由控制器606用於另一處理步驟或由該控制器輸出至另一器件。
在此等實施例中，一揮發性分區、一非揮發性分區及一處理邏輯分區之至少兩者可在3D SIC之相同一或多個行中。例如，一起使用之一揮發性分區、一非揮發性分區及一處理邏輯分區可在3D SIC之相同一或多個行中。再者，在一些實施例中，功能區塊陣列之兩個鄰接功能區塊之各者可具有特定資料處理功能之不同子特定資料處理功能。
一特定資料處理功能(諸如使用方法700所描述之特定資料處理功能)可包含控制器606之一基本程序。例如，若控制器606係一CPU，則基本程序可為一CPU之解碼操作之一解碼程序。可將處理邏輯晶粒106程式化或硬接線為一CPU之一解碼器或一CPU之一解碼器之至少一常見部分或資料密集型部分。因此，當連接至3D SIC 100時，一CPU可保留用於提取及執行操作之資源。
特定資料處理功能亦可包含提供一CPU之一算術邏輯單元之功能性之至少部分之處理邏輯，且此功能性可經程式化或硬接線至處理邏輯晶粒106中。而且，處理邏輯晶粒106之鄰接分區可提供一算術邏輯單元之子運算，諸如不同整數算術及逐位元邏輯運算。因此，CPU可藉由將算術邏輯單元運算委託給3D SIC 100來保留資源。
再者，處理邏輯晶粒106可用作不同於通常硬接線或程式化至一CPU中之編碼器及/或解碼器之類型之編碼器及/或解碼器。例如，對於一些實施例之3D SIC 100或至少一功能區塊群組之實施例，3D SIC 100可提供一加密功能，其中3D IC或至少一功能區塊群組具有硬接線或程式化至處理邏輯晶粒106中之一密碼使得該晶粒可產生一密文且接著可立即將密文儲存於3D SIC 100之非揮發性記憶體晶粒102及/或非揮發性記憶體晶粒104中以供控制器606隨後擷取。而且，該晶粒之處理邏輯晶粒106或分區可用作一解密演算法。在一項實施例中，3D SIC 100之一或多個區塊可專用於加密且3D IC之其他一或多個區塊可專用於解密。
再者，一些實施例之3D SIC 100或至少一功能區塊群組可用作一或多個特定資料處理密集型操作，諸如一種類型之機器學習之選定資料密集型操作。而且，可由彼此鄰接之3D SIC 100之區塊實施在一機器學習演算法或另一類型之複雜電腦化演算法中緊接在彼此之前或之後之資料密集操作。因此，加快一演算法之操作之間的過渡時間並且提供其他益處，諸如降低功率消耗。
在一些實施例中，當裝置通電時，一3D IC之一第一記憶體IC可提供非揮發性儲存部分。非揮發性儲存部分之各非揮發性儲存部分在接收功率時或在不接收功率時儲存一位元。再者，當裝置通電時，3D IC之一第二記憶體IC可提供揮發性儲存部分。揮發性儲存部分之各揮發性儲存部分僅在接收功率時儲存一位元。在此等實施例中，當裝置通電時，沿與第一方向正交之一第二方向(例如，一水平方向)之3D IC之電連接件可將第一記憶體IC之第一儲存部分彼此通信地耦合且將第二記憶體IC之第二儲存部分彼此通信地耦合。而且，當裝置通電時，沿3D IC之一第一方向(例如，垂直地)之電連接件可將3D IC之一處理邏輯IC之一控制單元及一算術/邏輯單元通信地耦合至第一記憶體IC及第二記憶體IC之儲存部分以控制儲存部分之使用。
在此等實施例中，在3D IC之一機器循環期間，控制單元可在機器循環之指令時間期間自第一記憶體IC及/或第二記憶體IC獲取指令。而且，在3D IC之一機器循環期間，控制單元或由控制單元所控制之一解碼器可解碼指令且在指令時間期間根據指令之至少部分引導資料自第一記憶體IC及/或第二記憶體IC移動至算術/邏輯單元。再者，在一機器循環期間，算術/邏輯單元可在機器循環之執行時間期間執行指令之至少部分，且在執行時間期間將指令之至少部分之一執行結果儲存於第一記憶體IC及/或第二記憶體IC中。此外，在一機器循環期間，控制單元可在執行時間期間引導第一記憶體IC及/或第二記憶體IC將結果釋放至裝置外部之一輸出器件或一儲存器件。
在一些實施例之一個實例性系統中，該系統可包含一第一功能區塊，該第一功能區塊包含一第一處理邏輯IC、一第一記憶體IC及一第二記憶體IC。第一處理邏輯IC、第一記憶體IC及第二記憶體IC可沿一第一方向(例如，垂直地)配置為一IC堆疊以形成第一功能區塊。該系統亦可包含一第二功能區塊，該第二功能區塊可包含一第二處理邏輯IC、一第三記憶體IC及一第四記憶體IC。第二處理邏輯IC、第三記憶體IC及第四記憶體IC可沿第一方向配置為一IC堆疊以形成第二功能區塊。該系統亦可包含通信地耦合第一功能區塊及第二功能區塊之至少一個匯流排或一互連件。
在此一實例性系統中，第一功能區塊及第二功能區塊針對不同各自資料處理功能彼此不同地組態。資料處理功能可為不同常用功能及/或資料密集型功能，使得即使一區塊之各處理邏輯IC可能不具有一CPU之處理能力，其在對非揮發性記憶體及揮發性記憶體之經改良(例如，更緊密)資料存取方面之優點使得其在實施選定功能時可提供一更佳整體效能。第一功能區塊及第二功能區塊之各功能區塊可視需要由經由一有線及/或無線匯流排連接至該等功能區塊之一控制器(例如，一CPU)組態。第一功能區塊及第二功能區塊之各功能區塊可經組態以降低控制器之運算負載。第一功能區塊及第二功能區塊之各功能區塊之組態視需要可包含功能區塊之各自處理邏輯IC之組態。第一功能區塊及第二功能區塊之各功能區塊可經組態以彼此獨立地操作。第一功能區塊及第二功能區塊之各功能區塊經組態以並行地操作以提供並行資料處理。
在由一或多個3D IC之多個功能區塊所實施之一些實施例之一種實例性方法中，多個功能區塊之一功能區塊可執行包含一處理邏輯IC之一第一資料處理功能，該處理邏輯IC控制資料至第一記憶體IC及第二記憶體IC之儲存及自第一記憶體IC及第二記憶體IC之擷取。亦可視需要(諸如由一CPU)改變功能區塊，使得功能區塊經組態一執行一第二資料處理功能。功能區塊亦可執行第二資料處理功能，其包含處理邏輯IC以不同於在第一資料處理功能期間該處理邏輯IC控制資料至第一記憶體IC及第二記憶體IC之儲存及自第一記憶體IC及第二記憶體IC之擷取之一方式控制資料至第一記憶體IC及第二記憶體IC之儲存及自第一記憶體IC及第二記憶體IC之擷取。在此一實例性方法中，多個功能區塊之各功能區塊包含一各自處理邏輯IC、一各自第一記憶體IC及一各自第二記憶體IC，且各自處理邏輯IC、各自第一記憶體IC及各自第二記憶體IC沿一第一方向(例如，垂直地)配置為一IC堆疊以形成功能區塊。
在前述說明書中，本發明之實施例已參考其等特定實例性實施例進行描述。將顯而易見的是，在不脫離如下文發明申請專利範圍中所闡述之本發明之實施例之更廣泛精神及範疇之情況下，可對本發明之實施例進行各種修改。據此，說明書及圖式應被視為闡釋性意義而非限制性意義。
100:三維堆疊積體電路(3D SIC) 102:非揮發性記憶體晶粒 104:非揮發性記憶體晶粒 106:處理邏輯晶粒 108:揮發性記憶體晶粒 110:功能區塊 112:功能區塊 114:功能區塊 116:矽穿孔(TSV) 118:矽穿孔(TSV) 120:矽穿孔(TSV) 122:互連件 124:互連件 126:互連件 128:互連件 204a:非揮發性記憶體分區 204b:非揮發性記憶體分區 204c:非揮發性記憶體分區 204d:非揮發性記憶體分區 204e:非揮發性記憶體分區 204f:非揮發性記憶體分區 204g:非揮發性記憶體分區 204h:非揮發性記憶體分區 204i:非揮發性記憶體分區 206:非揮發性記憶體元件叢集 208:非揮發性記憶體元件 209:交叉點 210:功能區塊 212:功能區塊 214:功能區塊 220:功能區塊 222:功能區塊 224:功能區塊 304a:非揮發性記憶體分區 304b:非揮發性記憶體分區 304c:非揮發性記憶體分區 304d:非揮發性記憶體分區 304e:非揮發性記憶體分區 304f:非揮發性記憶體分區 304g:非揮發性記憶體分區 304h:非揮發性記憶體分區 304i:非揮發性記憶體分區 306:非揮發性記憶體元件叢集 308:非揮發性記憶體元件 404a:非揮發性記憶體分區 404b:非揮發性記憶體分區 404c:非揮發性記憶體分區 404d:非揮發性記憶體分區 404e:非揮發性記憶體分區 404f:非揮發性記憶體分區 404g:非揮發性記憶體分區 404h:非揮發性記憶體分區 404i:非揮發性記憶體分區 406:場可程式化閘陣列(FPGA) 408:輸入/輸出區塊 410:邏輯區塊 412:可程式化或不可程式化互連件 600:電腦系統 602:通信介面/埠 604:匯流排 606:控制器 608:主記憶體 610:網路介面 612:電腦網路 700:方法 701:步驟 702:步驟 704:步驟 706:步驟 708:步驟 710:步驟 712:步驟 714a:步驟 714b:步驟 714c:步驟 716:步驟 718:步驟 720:步驟 722:步驟 724:步驟 726:步驟
實施例係在隨附圖式之圖中以實例且限制之方式繪示，在隨附圖式中，類似元件符號指示類似元件。
圖1繪示根據本發明之一些實施例之具有多個非揮發性記憶體晶粒、一揮發性記憶體晶粒及一處理邏輯晶粒之一實例性3D SIC之一正視圖。
圖2繪示根據本發明之一些實施例之具有多個非揮發性記憶體分區(各分區具有多個非揮發性記憶體元件)之一實例性非揮發性記憶體晶粒之一俯視圖。
圖3繪示根據本發明之一些實施例之具有多個揮發性記憶體分區(各分區具有多個揮發性記憶體元件)之一實例性揮發性記憶體晶粒之一俯視圖。
圖4繪示根據本發明之一些實施例之具有多個處理邏輯分區(各分區具有一單獨場可程式化閘陣列)之一實例性處理邏輯晶粒之一俯視圖。
圖5繪示根據本發明之一些實施例之具有多個非揮發性記憶體晶粒、一揮發性記憶體晶粒及一處理邏輯晶粒之圖1中所繪示之實例性3D SIC之一透視圖。
圖6繪示可在其中操作本發明之實施例之一實例性電腦系統之一方塊圖。
圖7繪示其中本發明之實施例可連同一控制器一起執行之一實例性方法之一流程圖。
100:三維堆疊積體電路(3D SIC)
102:非揮發性記憶體晶粒
104:非揮發性記憶體晶粒
106:處理邏輯晶粒
108:揮發性記憶體晶粒
110:功能區塊
112:功能區塊
114:功能區塊
116:矽穿孔(TSV)
118:矽穿孔(TSV)
120:矽穿孔(TSV)
122:互連件
124:互連件
126:互連件
128:互連件

Claims (20)

  1. 一種三維堆疊積體電路(3D SIC)，其包括： 一非揮發性記憶體晶粒，其包括一非揮發性記憶體分區陣列，其中該非揮發性記憶體分區陣列之各分區包括一非揮發性記憶體胞陣列； 一揮發性記憶體晶粒，其包括一揮發性記憶體分區陣列，其中該揮發性記憶體分區陣列之各分區包括一揮發性記憶體胞陣列；及 一處理邏輯晶粒，其包括一處理邏輯分區陣列， 其中該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒係沿一第一方向堆疊， 其中該非揮發性記憶體晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒經配置以形成一功能區塊陣列， 其中該功能區塊陣列之至少兩個功能區塊各包括一不同資料處理功能， 其中該功能區塊陣列之各功能區塊包括該3D SIC之一各自行，且 其中該各自行包括： 該非揮發性記憶體分區陣列之一各自非揮發性記憶體分區； 該揮發性記憶體分區陣列之一各自揮發性記憶體分區；及 該處理邏輯分區陣列之一各自處理邏輯分區。
  2. 如請求項1之3D SIC，其進一步包括一矽穿孔(TSV)，該TSV連接該3D SIC之該各自行中之該各自非揮發性記憶體分區、該各自處理邏輯分區及該各自揮發性記憶體分區。
  3. 如請求項1之3D SIC，其進一步包括： 第一複數個互連件，其等沿與該第一方向正交之一第二方向連接該非揮發性記憶體分區陣列之非揮發性記憶體分區； 第二複數個互連件，其等沿該第二方向連接該揮發性記憶體分區陣列之揮發性記憶體分區；及 第三複數個互連件，其等沿該第二方向連接該處理邏輯分區陣列之處理邏輯分區。
  4. 如請求項3之3D SIC，其中： 該第一複數個互連件之一互連件僅將該非揮發性記憶體分區陣列之一非揮發性記憶體分區連接至緊鄰該非揮發性記憶體分區之另一非揮發性記憶體分區； 該第二複數個互連件之一互連件僅將該揮發性記憶體分區陣列之一揮發性記憶體分區連接至緊鄰該揮發性記憶體分區之另一揮發性記憶體分區； 該第三複數個互連件之一互連件僅將該處理邏輯分區陣列之一處理邏輯分區連接至緊鄰該處理邏輯分區之另一處理邏輯分區。
  5. 如請求項1之3D SIC，其進一步包括一第二非揮發性記憶體晶粒，該第二非揮發性記憶體晶粒包括一第二非揮發性記憶體分區陣列，其中該第二非揮發性記憶體分區陣列之各分區包括一非揮發性記憶體胞陣列，且其中該第二非揮發性記憶體晶粒與該非揮發性記憶體晶粒分組。
  6. 如請求項1之3D SIC，其中該非揮發性記憶體晶粒係一3D XPoint (3DXP)晶粒。
  7. 如請求項1之3D SIC，其中該揮發性記憶體晶粒係動態隨機存取記憶體(DRAM)晶粒。
  8. 如請求項1之3D SIC，其進一步包括： 一埠，其經組態以將該揮發性記憶體晶粒通信地耦合至一匯流排， 其中該揮發性記憶體晶粒經組態以： 透過該埠自該匯流排接收一控制器之一請求，該請求經組態以指示該3D SIC產生一特定資料處理功能之一結果，其中該請求包括該特定資料處理功能之至少一個輸入參數；及 將該請求儲存於該揮發性記憶體晶粒之至少一個揮發性分區中， 其中該處理邏輯晶粒之至少一個處理邏輯分區包括該特定資料處理功能且該特定資料處理功能根據該經儲存請求產生該結果； 其中該特定資料處理功能之該至少一個輸入參數係由該至少一個處理邏輯分區透過一矽穿孔(TSV)接收，該TSV連接該揮發性記憶體晶粒之該至少一個揮發性分區及該至少一個處理邏輯分區。
  9. 如請求項8之3D SIC，其中該特定資料處理功能經硬接線至該處理邏輯晶粒之該至少一個處理邏輯分區中。
  10. 如請求項8之3D SIC，其中該特定資料處理功能係由該控制器或另一控制器暫時性地組態於該處理邏輯晶粒之該至少一個處理邏輯分區中。
  11. 如請求項10之3D SIC，其中該特定資料處理功能係由一場可程式化閘陣列(FPGA)來實施。
  12. 如請求項8之3D SIC，其中該3D SIC之該處理邏輯晶粒經組態以經由該TSV將該特定資料處理功能之該經產生結果傳達至該非揮發性記憶體晶粒，該TSV亦連接該非揮發性記憶體晶粒之至少一個非揮發性分區及該至少一個處理邏輯分區，且 其中該非揮發性記憶體晶粒經組態以： 將該經產生結果儲存於該至少一個非揮發性分區中；及 回應於該揮發性記憶體晶粒請求該經儲存結果，在該處理邏輯晶粒請求該經儲存結果之後將該經儲存結果傳達至該處理邏輯晶粒，該揮發性記憶體晶粒請求該經儲存結果係回應於該控制器經由該匯流排請求該經儲存結果。
  13. 如請求項12之3D SIC，其中： 該3D SIC之該處理邏輯晶粒經組態以： 經由該TSV自該非揮發性記憶體晶粒擷取該經儲存結果；及 經由該TSV將該經擷取結果傳達至該揮發性記憶體晶粒，且 其中該揮發性記憶體晶粒經組態以： 接收該經擷取結果且將該經擷取結果儲存於該至少一個揮發性分區中；及 經由該埠，根據該控制器之一第二請求將該經儲存之所擷取結果傳達至該匯流排，該第二請求經組態以指示該3D SIC擷取由該特定資料處理功能所產生之一結果。
  14. 如請求項13之3D SIC，其中該至少一個揮發性分區、該至少一個非揮發性分區及該至少一個處理邏輯分區之至少兩者係在該3D SIC之相同一或多個行中。
  15. 如請求項1之3D SIC，其中該3D SIC之各功能區塊包括一各自埠，該各自埠經組態以將該區塊通信地耦合至一匯流排使得各區塊可並行地且彼此獨立地操作。
  16. 如請求項1之3D SIC，其中該3D SIC之至少兩個功能區塊之群組各共用一各自埠，該各自埠經組態以將該至少兩個功能區塊通信地耦合至一匯流排，使得至少兩個功能區塊之各群組可並行地且獨立於該至少兩個功能區塊之另一群組操作。
  17. 如請求項1之3D SIC，其進一步包括一或多個通用埠，該一或多個通用埠經組態以將該等功能區塊之任一者通信地耦合至一匯流排。
  18. 如請求項1之3D SIC，其中該功能區塊陣列之兩個鄰接功能區塊各包括通常一起用於一特定資料處理功能之不同子特定資料處理功能。
  19. 一種三維堆疊積體電路(3D SIC)，其包括： 一處理邏輯晶粒； 一3D XPoint (3DXP)晶粒； 一動態隨機存取記憶體(DRAM)晶粒，其中該處理邏輯晶粒經堆疊於該3DXP晶粒與該DRAM晶粒之間以提供至少一個資料處理功能；及 複數個矽穿孔(TSV)，其等互連且通過該處理邏輯晶粒、該3DXP晶粒及該DRAM晶粒。
  20. 一種三維堆疊積體電路(3D SIC)，其包括： 一3D XPoint (3DXP)晶粒，其包括一非揮發性記憶體分區陣列，其中該非揮發性記憶體分區陣列之各分區包括一非揮發性記憶體胞陣列； 一揮發性記憶體晶粒，其包括一揮發性記憶體分區陣列，其中該揮發性記憶體分區陣列之各分區包括一揮發性記憶體胞陣列； 一處理邏輯晶粒，其包括一處理邏輯分區陣列，其中該3DXP晶粒、該揮發性記憶體晶粒及該處理邏輯晶粒經堆疊，且其中該處理邏輯晶粒提供至少一個資料處理功能； 一矽穿孔(TSV)，其連接該3D SIC之一各自行中之一各自非揮發性記憶體分區、一各自處理邏輯分區及一各自揮發性記憶體分區。
TW108136987A 2018-10-24 2019-10-15 由三維堆疊積體電路實施之功能區塊 TWI718706B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/169,910 US10840240B2 (en) 2018-10-24 2018-10-24 Functional blocks implemented by 3D stacked integrated circuit
US16/169,910 2018-10-24

Publications (2)

Publication Number Publication Date
TW202018921A TW202018921A (zh) 2020-05-16
TWI718706B true TWI718706B (zh) 2021-02-11

Family

ID=70327300

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108136987A TWI718706B (zh) 2018-10-24 2019-10-15 由三維堆疊積體電路實施之功能區塊

Country Status (7)

Country Link
US (2) US10840240B2 (zh)
EP (1) EP3871257A4 (zh)
JP (1) JP2022505743A (zh)
KR (1) KR20210062714A (zh)
CN (1) CN112771669A (zh)
TW (1) TWI718706B (zh)
WO (1) WO2020086383A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10461076B1 (en) 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation
US10748874B2 (en) 2018-10-24 2020-08-18 Micron Technology, Inc. Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
US10666264B1 (en) 2018-12-13 2020-05-26 Micron Technology, Inc. 3D stacked integrated circuits having failure management
US10707197B1 (en) 2018-12-13 2020-07-07 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to provide redundancy sites
US10811058B2 (en) * 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
US10803548B2 (en) 2019-03-15 2020-10-13 Intel Corporation Disaggregation of SOC architecture
US20200411428A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Memory devices with a logic region between memory regions
US11610911B2 (en) * 2020-01-07 2023-03-21 Micron Technology, Inc. Semiconductor assemblies including combination memory and methods of manufacturing the same
WO2021241048A1 (ja) * 2020-05-28 2021-12-02 パナソニックＩｐマネジメント株式会社 Ａｉチップ
US11270917B2 (en) * 2020-06-01 2022-03-08 Alibaba Group Holding Limited Scalable and flexible architectures for integrated circuit (IC) design and fabrication
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US20220366116A1 (en) * 2021-05-14 2022-11-17 Mediatek Inc. Integrated circuit with compact layout arrangement
US11789641B2 (en) * 2021-06-16 2023-10-17 Intel Corporation Three dimensional circuit systems and methods having memory hierarchies
CN113782070B (zh) * 2021-09-02 2024-05-28 西安紫光国芯半导体有限公司 自供电的非易失可编程芯片及存储装置
CN113793844B (zh) * 2021-09-02 2024-05-31 西安紫光国芯半导体有限公司 一种三维集成芯片
TWI775627B (zh) 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100199017A1 (en) * 2009-02-05 2010-08-05 Micron Technology, Inc. Data Encoding Using Spare Channels in a Memory System
US20140136903A1 (en) * 2012-11-15 2014-05-15 Elwha LLC, a limited liability corporation of the State of Delaware Redundancy for loss-tolerant data in non-volatile memory
TW201511224A (zh) * 2013-06-25 2015-03-16 Intel Corp 具有區域內層互連的單晶三維（３ｄ）積體電路（ｉｃ）
US20150194224A1 (en) * 2009-01-23 2015-07-09 Micron Technology, Inc. Memory devices and methods for managing error regions
TW201717280A (zh) * 2013-12-18 2017-05-16 英特爾股份有限公司 積體電路之內連線結構及其製造方法
US20170140821A1 (en) * 2014-12-22 2017-05-18 Mohammad A. Mazed System On Chip (SoC) Based On Neural Processor Or Microprocessor
US20170322749A1 (en) * 2016-05-03 2017-11-09 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
TW201810602A (zh) * 2016-06-29 2018-03-16 英特爾公司 積體電路封裝堆疊
US20180096971A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Systems, methods, and apparatuses for implementing die recovery in two-level memory (2lm) stacked die subsystems
US20180190353A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885915B1 (ko) * 2007-02-27 2009-02-26 삼성전자주식회사 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US9099475B2 (en) * 2012-09-12 2015-08-04 Freescale Semiconductor, Inc. Techniques for reducing inductance in through-die vias of an electronic assembly
KR20140082181A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 메모리 시스템
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
US9443561B1 (en) * 2015-05-21 2016-09-13 Advanced Micro Devices, Inc. Ring networks for intra- and inter-memory I/O including 3D-stacked memories
US10984838B2 (en) * 2015-11-17 2021-04-20 Advanced Micro Devices, Inc. Interconnect architecture for three-dimensional processing systems
JP7079201B2 (ja) * 2016-10-04 2022-06-01 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置ならびにメモリシステム
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US10461076B1 (en) * 2018-10-24 2019-10-29 Micron Technology, Inc. 3D stacked integrated circuits having functional blocks configured to accelerate artificial neural network (ANN) computation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150194224A1 (en) * 2009-01-23 2015-07-09 Micron Technology, Inc. Memory devices and methods for managing error regions
US20100199017A1 (en) * 2009-02-05 2010-08-05 Micron Technology, Inc. Data Encoding Using Spare Channels in a Memory System
US20140136903A1 (en) * 2012-11-15 2014-05-15 Elwha LLC, a limited liability corporation of the State of Delaware Redundancy for loss-tolerant data in non-volatile memory
TW201511224A (zh) * 2013-06-25 2015-03-16 Intel Corp 具有區域內層互連的單晶三維（３ｄ）積體電路（ｉｃ）
TW201717280A (zh) * 2013-12-18 2017-05-16 英特爾股份有限公司 積體電路之內連線結構及其製造方法
US20170140821A1 (en) * 2014-12-22 2017-05-18 Mohammad A. Mazed System On Chip (SoC) Based On Neural Processor Or Microprocessor
US20170322749A1 (en) * 2016-05-03 2017-11-09 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
TW201810602A (zh) * 2016-06-29 2018-03-16 英特爾公司 積體電路封裝堆疊
US20180096971A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Systems, methods, and apparatuses for implementing die recovery in two-level memory (2lm) stacked die subsystems
US20180190353A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory

Also Published As

Publication number Publication date
CN112771669A (zh) 2021-05-07
TW202018921A (zh) 2020-05-16
US20210050347A1 (en) 2021-02-18
EP3871257A1 (en) 2021-09-01
US11764212B2 (en) 2023-09-19
EP3871257A4 (en) 2022-08-17
JP2022505743A (ja) 2022-01-14
KR20210062714A (ko) 2021-05-31
US10840240B2 (en) 2020-11-17
WO2020086383A1 (en) 2020-04-30
US20200135719A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
TWI718706B (zh) 由三維堆疊積體電路實施之功能區塊
KR20210062715A (ko) 인공 신경망(ann) 계산을 가속화하도록 구성된 기능 블록들을 갖는 3d 적층 집적 회로
CN111326194B (zh) 具有失效管理的3d堆叠式集成电路
CN111326504B (zh) 具有被配置成提供冗余点的功能块的3d堆叠式集成电路
TWI793384B (zh) 堆疊元件、記憶體晶粒及定址方法
US11114416B2 (en) Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
JP2012511263A (ja) ３ｄマイクロアーキテクチャのシステムにおいて結合する平行プレーンメモリおよびプロセッサ
CN113626373A (zh) 一种集成芯片
CN216118777U (zh) 一种集成芯片
TW202414402A (zh) 具有用於ｆｐｇａ系統之整合式控制器之ｍｒａｍ裝置及其方法