CN113793844B - 一种三维集成芯片 - Google Patents

Abstract

本发明提供一种三维集成芯片，其中三维集成芯片包括：第一可编程阵列组件，包括第一键合区域；第一存储阵列组件，包括第二键合区域；第二存储阵列组件，包括第三键合区域；其中，第一键合区域与第二键合区域键合连接，第二键合区域与第三键合区域键合连接，以将第一可编程阵列组件、第一存储阵列组件以及第二存储阵列组件键合。以此拓展第一可编程阵列组件的存储空间，并通过三维键合技术将第一可编程阵列组件、第一存储阵列组件以及第二存储阵列组件键合，降低互连距离，实现存储访问的高带宽、低功耗，解决现有技术中存在的存储墙问题。

Description

一种三维集成芯片

技术领域

本发明涉及集成电路技术领域，特别是涉及一种三维集成芯片。

背景技术

随着数据处理需求的规模性增长，基于传统FPGA/eFPGA的可重构架构面临存储访问的挑战。可重构单元存储访问的容量和带宽极具增加，FPGA/eFPGA组件内静态存储阵列的存储容量通常无法满足，继而转向FPGA/eFPGA组件外存储访问，FPGA/eFPGA组件外存储访问的互连位宽和距离较FPGA/eFPGA组件内连接劣势明显，限制了存储访问带宽，且功耗开销远大于FPGA/eFPGA组件内，形成存储墙。

发明内容

本发明提供一种三维集成芯片，其能够实现存储访问的高带宽、低功耗，解决现有技术中存在的存储墙问题。

为解决上述技术问题，本发明提供的一个技术方案为：提供一种三维集成芯片，包括：第一可编程阵列组件，包括第一键合区域；第一存储阵列组件，包括第二键合区域；第二存储阵列组件，包括第三键合区域；其中，第一键合区域与第二键合区域键合连接，第二键合区域与第三键合区域键合连接，以将第一可编程阵列组件、第一存储阵列组件以及第二存储阵列组件键合。

其中，第一可编程阵列组件包括：接口单元；第一存储阵列组件和/或第二存储阵列组件包括：功能单元，功能单元连接接口单元，以通过接口单元实现与外部芯片的连接。

其中，第一可编程阵列组件包括：选择单元，选择单元连接接口单元以及功能单元，将第一存储阵列组件和/或第二存储阵列组件的功能单元分时选择性的连接至接口单元。

其中，接口单元包括：第一接口单元以及第二接口单元；第一存储阵列组件包括：第一功能单元，第二存储阵列组件包括：第二功能单元；第一功能单元通过第一键合区域、第二键合区域连接第一接口单元，第二功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第二接口单元。

其中，接口单元包括：第三接口单元，第三接口单元与选择单元连接；第一存储阵列组件包括：第三功能单元；第二存储阵列组件包括：第四功能单元；第三功能单元通过第一键合区域、第二键合区域连接选择单元，第四功能单元通过第一键合区域、第二键合区域以及第三键合区域连接选择单元，选择单元分时选择性的将第三功能单元和/或第四功能单元与第三接口单元连接。

其中，第一可编程阵列组件包括：第四接口单元以及第五功能单元，第五功能单元连接第四接口单元。

其中，第一可编程阵列组件包括：供电单元；第一可编程阵列组件、第一存储阵列组件和/或第二存储阵列组件包括功能单元，功能单元连接供电单元，以通过供电单元对功能单元供电。

其中，第一可编程阵列组件的功能单元和第一存储阵列组件的功能单元或第二存储阵列组件的功能单元共用同一供电单元供电；或者第一可编程阵列组件的功能单元和第一存储阵列组件的功能单元或第二存储阵列组件的功能单元用不同的供电单元供电。

其中，供电单元包括：第一供电单元；第一可编程阵列组件包括：第一功能单元；第一存储阵列组件和/或第二存储阵列组件包括：第二功能单元；第一功能单元连接第一供电单元，第二功能单元通过第一键合区域、第二键合区域连接第一供电单元，或第二功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第一供电单元。

其中，供电单元包括：第二供电单元以及第三供电单元；第一可编程阵列组件包括：第三功能单元；第一存储阵列组件和/或第二存储阵列组件包括：第四功能单元；第三功能单元连接第二供电单元，第四功能单元通过第一键合区域、第二键合区域连接第三供电单元，或第四功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第三供电单元。

其中，三维集成芯片还包括：第一功能阵列组件，位于第一可编程阵列组件以及第一存储阵列组件之间，包括第四键合区域，第四键合区域与第一键合区域以及第二键合区域键合连接，以将第一功能阵列组件与第一可编程阵列组件以及第一存储阵列组件键合；其中，第一功能阵列组件用于修复第一存储阵列组件和/或第二存储阵列组件的存储阵列。

其中，第一功能阵列组件包括：修复单元；第一存储阵列组件和/或第二存储阵列组件包括：存储阵列；存储阵列连接修复单元，以通过修复单元对存储阵列进行修复。

其中，第一存储阵列组件包括：第一存储阵列；第二存储阵列组件包括：第二存储阵列；第一存储阵列通过第二键合区域、第四键合区域连接修复单元；第二存储阵列通过第三键合区域、第二键合区域以及第四键合区域连接修复单元。

其中，三维集成芯片还包括：第二功能阵列组件，包括第五键合区域；第二功能阵列组件位于第一可编程阵列组件远离第一存储阵列组件的一侧，且第五键合区域与第一键合区域键合连接；第二功能阵列组件用于存储并配置第一可编程阵列组件的配置文件。

其中，三维集成芯片还包括：第二可编程阵列组件，包括第六键合区域；第二可编程阵列组件位于第二功能阵列组件与第一可编程阵列组件之间，第六键合区域与第一键合区域键合连接，第六键合区域与第五键合区域键合连接；第二功能阵列组件用于存储并配置第一可编程阵列组件和/或第二可编程阵列组件的配置文件。

其中，第二功能阵列组件包括：非易失性存储单元；控制单元，连接非易失性存储单元；选择单元，连接控制单元；第一可编程阵列组件和/或第二可编程阵列组件包括：可编程阵列；可编程阵列连接选择单元，选择单元分时选择性的建立可编程阵列与控制单元之间的数据通道。

其中，第一可编程阵列组件包括：第一可编程阵列；第二可编程阵列组件包括：第二可编程阵列；第一可编程阵列通过第一键合区域、第六键合区域、第五键合区域连接选择单元；第二可编程阵列通过第六键合区域、第五键合区域连接选择单元。

本发明的有益效果，区别于现有技术的情况，本发明的三维集成芯片包括：第一可编程阵列组件，包括第一键合区域；第一存储阵列组件，包括第二键合区域；第二存储阵列组件，包括第三键合区域；其中，第一键合区域与第二键合区域键合连接，第二键合区域与第三键合区域键合连接，以将第一可编程阵列组件、第一存储阵列组件以及第二存储阵列组件键合。以此拓展第一可编程阵列组件的存储空间，并通过三维键合技术将第一可编程阵列组件、第一存储阵列组件以及第二存储阵列组件键合，降低互连距离，实现存储访问的高带宽、低功耗，解决现有技术中存在的存储墙问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：

图1为本发明三维集成芯片的第一实施例的结构示意图；

图2为本发明三维集成芯片的第二实施例的结构示意图；

图3a-图3c为图1所示的三维集成芯片的制备方法的流程示意图；

图4为本发明三维集成芯片的第三实施例的结构示意图；

图5a-图5c为图4所示的三维集成芯片的制备方法的流程示意图；

图6为电平转换电路的第一实施例的结构示意图；

图7为电平转换电路的第二实施例的结构示意图；

图8为在三维集成芯片的最外层制备连接结构的结构示意图；

图9为第一存储阵列组件以及第二存储阵列组件上的功能单元的跨组件转移的结构示意图；

图10为第一存储阵列组件以及第二存储阵列组件上的功能单元的跨组件供电的结构示意图；

图11为第一存储阵列组件以及第二存储阵列组件上的存储阵列的跨组件修复的结构示意图；

图12为第一可编程阵列组件上的可编程阵列跨组件与控制单元、非易失性存储单元互连的结构示意图；

图13为第一可编程阵列组件、第二可编程阵列组件上的可编程阵列跨组件与控制单元、非易失性存储单元互连的结构示意图。

具体实施方式

在本申请中，上述所述的组件可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。

其中，晶圆(wafer)是指制作硅半导体电路所用的硅晶片，芯片或晶粒(chip ordie)是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。本申请的具体实施例中以晶粒为例进行介绍。例如：可编程阵列组件为可编程阵列晶粒。

随着数据处理需求的规模性增长，基于传统FPGA/eFPGA的可重构架构面临存储访问的挑战。可重构单元存储访问的容量和带宽极具增加，FPGA/eFPGA晶粒内静态存储阵列的存储容量通常无法满足，继而转向FPGA/eFPGA晶粒外存储访问，FPGA/eFPGA晶粒外存储访问的互连位宽和距离较FPGA/eFPGA晶粒内连接劣势明显，限制了存储访问带宽，且功耗开销远大于FPGA/eFPGA晶粒内，形成存储墙。为了解决该问题，本申请提供一种三维集成芯片，该三维集成芯片基于三维异质集成技术，通过三维异质集成键合的方式将FPGA/eFPGA晶粒与存储晶粒键合连接，以此有效降低FPGA/eFPGA晶粒与存储晶粒的存储访问距离，降低功耗。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参见图1，为本发明三维集成芯片的第一实施例的结构示意图。本实施例中，为了拓展FPGA/eFPGA晶粒的存储访问能力，将FPGA/eFPGA晶粒与存储阵列晶粒进行键合连接。具体的，三维集成芯片包括：可编程阵列晶粒1(FPGA/eFPGA晶粒)以及存储阵列晶粒2。可编程阵列晶粒1主要包含FPGA/eFPGA阵列11，其主要是以可编程的方式，重构成能实现各种计算/处理任务的通用可重构计算/处理阵列。

可编程阵列晶粒1内设计三维异质集成键合区域12，用于实现和邻近层晶粒例如存储阵列晶粒2的高带宽互连。FPGA/eFPGA阵列11分散分布在与之对应的存储阵列晶粒2的物理位置垂直投影重叠处，并通过三维异质集成键合结构3建立高带宽互连，即建立内部高带宽局部存储访问接口(通常，每组位宽为几千至几万，位宽总和为几万至几十万)，形成分散分布的存储访问结构的可编程存储阵列三维集成芯片。可编程存储阵列三维集成芯片之间的跨区域存储访问，通过可编程阵列晶粒1内的可重构路由网络的资源动态调度实现，也可辅助内部全局存储访问总线，内部全局存储访问总线以硬核IP形式，设计在可编程阵列晶粒1上或存储阵列晶粒2上。

每个FPGA/eFPGA阵列11或者多个FPGA/eFPGA阵列11对应设计一个FPGA/eFPGA配置控制器；FPGA/eFPGA阵列11的编程结果，保存在可编程阵列晶粒1中的CRAM(Config RAM，配置内存)中，其掉电消失的特性，需要从器件外载入FPGA/eFPGA编程文件，由FPGA/eFPGA配置控制器负责。FPGA/eFPGA配置控制器还负责器件的边界扫描，在线数据观测和加载等功能。FPGA/eFPGA配置控制器，可支持动态部分可重构功能，以便在系统运算过程中切换部分FPGA/eFPGA阵列11功能。例如一个计算/处理过程结束后，把对应FPGA/eFPGA阵列11动态重构成下一个计算/处理过程的功能，继承上一个计算/处理过程的数据(部分或全部在对应存储阵列中)，实施下一个计算/处理过程。可编程阵列晶粒1上还可以设计硬核IP，以提供更高的运算/处理密度，硬核IP功能包含但不仅限于乘加器、乘法器、脉动处理器、哈希计算单元、各种编码/解码器、各种数字信号处理器和机器学习的专用层计算单元等。

存储阵列晶粒2主要包含存储阵列21，存储阵列晶粒2种类包含但不限于静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、Flash存储器、铁电存储器(FRAM)、相变存储器(PRAM)、磁存储器(MRAM)和变阻存储器(RRAM)等的一种或者多种的组合。进一步的，可以根据存储器种类，设计包含相应的存储控制器。

存储阵列晶粒2内设计三维异质集成键合区域22，用于实现和邻近层晶粒例如可编程阵列晶粒1的高带宽互连。具体的，三维异质集成键合结构3连接存储阵列晶粒2上的三维异质集成键合区域22以及可编程阵列晶粒1上的三维异质集成键合区域12，进而将可编程阵列晶粒1与存储阵列晶粒2键合连接。本申请所提出的键合连接均是通过三维异质键合连接的方式实现的连接，三维异质键合连接能够实现可编程阵列晶粒1与存储阵列晶粒2的近距离连接，降低存储访问功耗，避免存储墙。在一实施例中，三维异质集成键合结构3可以为利用后道工序(BEOL)制造的三维异质集成键合层。

存储阵列晶粒2上可以设计存储器所对应的任何外部全局存储访问接口控制器，如SRAM接口控制器、JEDEC-DRAM接口控制器、Flash接口控制器、AXI接口控制和其它自定义接口协议控制器等，用于外部器件对存储阵列21的全局存储访问。外部全局存储访问接口控制器连接存储阵列晶粒2的所有存储阵列21的外部全局访问总线，以实现外部全局存储访问，外部全局访问总线的形式包括但不限于NOC AXI AHB等。外部全局存储访问接口控制器到存储阵列晶粒2的所有存储阵列21的外部全局访问总线的互连位宽不用向三维异质集成器件内部局部存储访问位宽的总和(通常几万至几十万位宽)靠拢，可以参照现有技术位宽(几十至几千)设计实现，因为通常只有计算/处理的输入和结果数据通过该外部全局访问总线，其存储访问量，通常比内部存储访问量小很多(内部存储访问量是若干计算/处理步骤的存储访问量总和)。

存储阵列晶粒2的跨晶粒三维异质集成连接不通过存储阵列晶粒2或者可编程阵列晶粒1的IO电路，因为是器件内互连，距离近、负载小，无需现有技术IO电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等。当存储阵列晶粒2与可编程阵列晶粒1内核电压相同时直接进行三维异质集成的金属互连，即跨晶粒的金属层互连。

在存储阵列晶粒2上设计三维异质集成键合区域22，并且在可编程阵列晶粒1上设计三维异质集成键合区域12，设置三维异质集成键合结构3将存储阵列晶粒2上设计三维异质集成键合区域22和可编程阵列晶粒1上设计三维异质集成键合区域12互连。取决于设计需求，当存储阵列晶粒2和可编程阵列晶粒1的内核电压不同时，由于没有IO电路提供电平转换，实现跨晶粒的金属层互连，还可以在三维异质集成键合区域22或者三维异质集成键合区域12上包含电平转换电路等。不通过物理IO电路，通过三维异质集成键合，直接建立晶粒间金属连接，其物理及电气参数遵循半导体制程工艺特征，互连密度和速度接近晶粒内金属层互连，存储访问带宽极大提升，功耗显著降低。

具体的，因晶粒之间的互连通过三维异质集成键合方式实现，其距离近、负载小，不需要现有IO互连技术中的驱动、可变IO电压、三态控制、ESD防护和浪涌保护电路等功能，可以省略现有IO互连技术中的上述电路。

本实施例中，将一个可编程阵列晶粒1与一个存储阵列晶粒2键合组合为三维集成芯片。可编程阵列晶粒1与存储阵列晶粒2也可以一对多、多对一或者多对多键合组合为三维集成芯片。在另一实施例中，还可以将多个可编程阵列晶粒1与多个存储阵列晶粒2键合组合。

具体如图2所示，将可编程阵列晶粒A1、可编程阵列晶粒A2以及可编程阵列晶粒A3以及存储阵列晶粒B1、存储阵列晶粒B2、存储阵列晶粒B3进行键合连接。其中，可编程阵列晶粒与存储阵列晶粒对称。具体的，可编程阵列晶粒键合在对称线的一侧，存储阵列晶粒键合在对称线的另一侧。

具体的，可编程阵列晶粒A1包括三维集成键合区域A11、可编程阵列晶粒A2包括三维集成键合区域A12、可编程阵列晶粒A3包括三维集成键合区域A13、存储阵列晶粒B1包括三维集成键合区域B11、存储阵列晶粒B2包括三维集成键合区域B12、存储阵列晶粒B3包括三维集成键合区域B13。其中，三维集成键合结构C1将三维集成键合区域A11、三维集成键合区域A12键合，进而将可编程阵列晶粒A1与可编程阵列晶粒A2键合连接；三维集成键合结构C2将三维集成键合区域A12、三维集成键合区域A13键合，进而将可编程阵列晶粒A2与可编程阵列晶粒A3键合连接；三维集成键合结构C3将三维集成键合区域A13、三维集成键合区域B11键合，进而将可编程阵列晶粒A3与存储阵列晶粒B1键合连接；三维集成键合结构C4将三维集成键合区域B11、三维集成键合区域B12键合，进而将存储阵列晶粒B1与存储阵列晶粒B2键合连接；三维集成键合结构C5将三维集成键合区域B12、三维集成键合区域B13键合，进而将存储阵列晶粒B2与存储阵列晶粒B3键合连接。

同时层叠多层可编程阵列晶粒，以增加存算一体系统密度，并使更多的运算/处理阵列，同时共享并充分释放三维异质集成的高带宽互连优势。

同时层叠多层可编程阵列晶粒，以增加存算一体系统存储密度，并使运算/处理阵列，调度更大存储空间，并以并发调度的方式释放三维异质集成的高带宽互连优势。

在另一实施例中，多层存储阵列晶粒和多层可编程阵列晶粒还可以间隔键合设置。也即，每两层存储阵列晶粒之间设置至少一层可编程阵列晶粒；或者每两层可编程阵列晶粒之间设置至少一层存储阵列晶粒，以提高存储阵列与可编程阵列的互连密度并降低互连距离，具体不做限定。

本申请还提供一种三维集成芯片的制备方法，如图3a-图3c所示，其为图1所示的三维集成芯片的制备方法的流程示意图。具体的，如图3a所示，其中，可编程阵列晶粒1可以为铜金属工艺芯片，存储阵列晶粒2可以为铜或铝等金属工艺芯片。其中，可编程阵列晶粒1包括衬底13以及顶金属层14，存储阵列晶粒2包括衬底23以及顶金属层24。下一步，如图3b所示，在可编程阵列晶粒1上设计和制造与顶金属层14连接的三维异质集成键合区域12，具体的，三维异质集成键合区域12具有键合点。在存储阵列晶粒2上设计和制造与三维异质集成键合区域12位置对应，且与顶金属层24连接的三维异质集成键合区域22，其中，三维异质集成键合区域22具有键合点。下一步，如图3c所示，将可编程阵列晶粒1进行翻转，使得三维异质集成键合区域12与三维异质集成键合区域22对准并贴合，实现可编程阵列晶粒1与存储阵列晶粒2三维异质集成互连。

如图3c所示，在实现可编程阵列晶粒1与存储阵列晶粒2三维异质集成互连之后，可以进一步将可编程阵列晶粒1的衬底13和/或可编程阵列晶粒1的衬底23进行减薄。在另一实施例中，还可以通过TSV(硅通孔)工艺贯穿减薄衬底和有源层(也叫晶圆层，泛指芯片内的生长晶体管(器件)的层)，并建立晶粒内部金属层，到衬底外侧的金属互连，结合后道工序(BEOL)，将器件内的外接信号，互连至最外层界面(邦定界面、PAD/Bump引出界面)，如RDL:(Redistribution Layer)，实现器件内外接信号到Bump或bonding pad(焊盘)的对外引出。三维异质集成互连，是直接建立在晶粒间的金属连接，其物理及电气参数遵循半导体制程工艺特征，非常接近晶粒内金属层互连，较现有技术跨晶粒互连的，互连密度(带宽)极大提升，互连功耗降低。

请参见图4，为本发明提供三维集成芯片的第三实施例的结构示意图。具体的，本实施例所示的三维集成芯片包括第一可编程阵列晶粒41、第一存储阵列晶粒42以及第二存储阵列晶粒43。

其中，第一可编程阵列晶粒41包括第一键合区域411，第一存储阵列晶粒42包括第二键合区域421，第二存储阵列晶粒43包括第三键合区域431。

其中，第一键合区域411与第二键合区域421键合连接，第二键合区域421与第三键合区域431键合连接，以将第一可编程阵列晶粒41、第一存储阵列晶粒42以及第二存储阵列晶粒43键合。

本发明还提出一种图4所示的三维集成芯片的制备方法，具体如图5a-图5c所示。具体的，如图5a所示，其中M为第一存储阵列晶粒42以及第二存储阵列晶粒43键合后的结构，其键合方法如图3a至图3c所示，在此不再赘述。区别在于，在第一存储阵列晶粒42远离第二存储阵列晶粒43的一侧制备底层金属层51，并使得底层金属层51通过连接孔52与第一存储阵列晶粒42以及第二存储阵列晶粒43之间的键合结构连接。提供第一可编程阵列晶粒41，其包括顶层金属层53。如图5b所示，制备第二键合区域54，其与底层金属层51连接。在第一可编程阵列晶粒41上设置第一键合区域55，其与顶层金属层53连接。如图5c所示，将第一可编程阵列晶粒41翻转，使得第二键合区域54与第一键合区域55对其并贴合，进而实现第一可编程阵列晶粒41、第一存储阵列晶粒42以及第二存储阵列晶粒43键合连接。

在一实施例中，如果存储阵列晶粒与可编程阵列晶粒内核电压相同，可以直接互连两个芯片的内部信号。如果存储阵列晶粒与可编程阵列晶粒内核电压不同，可以设计逻辑电平转换电路。逻辑电平转换电路可以设计在存储阵列晶粒，还可以设置在可编程阵列晶粒上，通常在三维异质集成键合区域上或附近。电平转换电路也可以结合三维异质集成键合方法跨晶转移到可编程阵列晶粒上。

请参见图6，为本发明逻辑电平转换电路的第一实施例的结构示意图。具体的，本实施例中，电平转换电路设计在可编程阵列晶粒上。具体的，将存储阵列晶粒的内核电压VINT_memory_die与地电压VSS连接至可编程阵列晶粒上，对电平转换02提供电压参考。通过三维异质集成结构6，互连可编程阵列晶粒到存储阵列晶粒的信号。具体的，可编程阵列晶粒到存储阵列晶粒的互连信号，经过可编程阵列晶粒上的缓冲器01、电平转换01、缓冲器02、电平转换02和缓冲器03，经过三维异质集成结构6，跨晶粒连接到存储阵列晶粒上的缓冲器04，并进入存储阵列晶粒的电平VINT_memory_die的互连范围。其中，缓冲器可以全部取消，以简化电平转换电路的结构。

请参见图7，为本发明逻辑电平转换电路的第二实施例的结构示意图。具体的，本实施例中，电平转换电路设计在存储阵列晶粒上。具体的，将可编程阵列晶粒的内核电压VINT_FPGA_die与地电压VSS连接至存储阵列晶粒上，对电平转换03提供电压参考。通过三维异质集成结构7，互连存储阵列晶粒到可编程阵列晶粒的信号。具体的，存储阵列晶粒到可编程阵列晶粒的互连信号，从可编程阵列晶粒上发出，经过缓冲器05、三维异质集成结构7、存储阵列晶粒上的缓冲器06、电平转换03、缓冲器07、电平转换04和缓冲器08进入存储阵列晶粒的电平VINT_memory_die的互连范围。其中，缓冲器可以全部取消，以简化电平转换电路的结构。

请参见图8，为本发明三维集成芯片的第四实施例的结构示意图，本实施例中，可以将内部金属层的跨晶粒高密度互连，通过最外层界面引出，以作为PAD，进而行成其它芯片互连的接口。具体的，本实施例与上述图5c所示的实施例相比，区别在于，本实施例在第一可编程阵列晶粒41的外侧设置金属层57，将金属层57与顶金属层55通过连接孔56连接，减薄金属层57外侧的衬底，通过TSV贯穿减薄衬底，将金属层57与在金属层57的表面制备连接结构58互连，该连接结构58位于三维集成芯片的最外层界面(邦定界面、PAD/Bump引出界面)，如RDL:(Redistribution Layer)，实现器件内外接信号到Bump或bonding pad(焊盘)的对外引出，实现三维集成芯片内层叠晶粒中的任意金属层内部信号对外引出至最外层界面的外部引脚(PAD/Bump)。需要说明的是，通过TSV，贯穿减薄衬底和有源层建立内部金属层的对外连接时，，需要避开第一可编程阵列晶粒41的有源层中的有效电路。设计和制造引出芯片外的连接结构58，能够实现三维异质集成的三维集成芯片中的存储阵列晶粒通过第一可编程阵列晶粒41上三维异质集成键合结构以及连接结构58统一引出，以实现与外部功能芯片的连接。

三维异质集成的可重构存算一体架构中，晶粒之间的器件内互连，无需通过IO接口。三维异质集成器件需要引出对外的接口单元，需要使用对外的接口单元，提供驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等功能。三维异质集成器件中每一层都有可能产生引出接口单元的需要(例如常规引出功能和DFT(Design For Test)功能等)，需要结合三维异质集成技术，将所有晶粒上需要引出的接口单元，从顶层晶粒的最外层界面上引出。与现有IO引出技术不同，结合三维异质集成技术，将引出晶粒上需要的IO电路跨晶粒转移。还可以对某些引出需求，尤其是应用需求允许分时操作的功能单元进行分时复用。例如在如图4所示的结构中，可以在第一可编程阵列晶粒上设置接口单元，在第一存储阵列晶粒和/或第二存储阵列晶粒上设置功能单元，功能单元连接接口单元，将接口单元对外引出信号，通过三维异质集成、建立跨晶粒互连，到达第一可编程阵列晶粒41的最外层界面，实现与外部芯片的连接。具体的，利用TSV工艺设置导通端口，使得接口单元通过导通端口与外部芯片等建立连接，以此扩展三维集成芯片的功能。

具体请参见图9，其中，第一可编程阵列晶粒91包括接口单元，在一实施例中，接口单元包括第一接口单元911以及第二接口单元912。第一存储阵列晶粒92包括第一功能单元，第一功能单元通过第一键合区域、第二键合区域连接至第一可编程阵列晶粒91的第一接口单元911，进一步的，第一接口单元911连接导通端口921。第二存储阵列晶粒包括第二功能单元，第二功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第二接口单元912，进一步的，第二接口单元912连接导通端口922。

在另一实施例中，第一可编程阵列晶粒91包括选择单元914。接口单元包括第三接口单元913，第三接口单元913与选择单元914连接，进一步的，第三接口单元913连接导通端口923。本实施例中，第一存储阵列晶粒92包括第三功能单元；第三功能单元通过第一键合区域、第二键合区域连接选择单元914。第二存储阵列晶粒93包括第四功能单元；第四功能单元通过第一键合区域、第二键合区域以及第三键合区域连接选择单元914。具体的，选择单元914可以为多路选择器，选择单元914分时选择性的将第三功能单元和/或第四功能单元与第三接口单元913连接。由此实现扩展第三功能单元和第四功能单元的外部引出信号，跨晶粒互连到第一可编程阵列晶粒91内部金属层，并通过选择单元914复用设计在第一可编程阵列晶粒91中的第三接口单元913实现IO信号转换，并复用导通端口923，连接至三维集成芯片的对外引脚。第一可编程阵列晶粒91、第一存储阵列晶粒92和第二存储阵列晶粒93的功能单元的对外引出和对外复用引出，与功能单元的具体功能无关，功能单元可以随晶粒功能变化而变化，所以第一可编程阵列晶粒91、第一存储阵列晶粒92和第二存储阵列晶粒93的功能可以是存储阵列和/或可编程阵列的任意组合。

在另一实施例中，第一可编程阵列晶粒91包括：第四接口单元915以及第五功能单元916，第五功能单元916连接第四接口单元915，进一步的，第四接口单元915连接导通端口924。

本实施例中，在第一可编程阵列晶粒91例如FPGA/eFPGA die中设计第五功能单元916，它需要从第一可编程阵列晶粒91的最外层界面(邦定界面、PAD/Bump引出界面)引出；第五功能单元916的引出信号，通过第一可编程阵列晶粒91内部金属层连接，互连到第一可编程阵列晶粒91上的第四接口单元915。第四接口单元915的对外引出信号，通过第一可编程阵列晶粒91内部金属层，以及贯穿第一可编程阵列晶粒91的有源层和减薄衬底的TSV，互连到最外层界面，实现第一可编程阵列晶粒91的第五功能单元916的信号的外部引出。

在第一存储阵列晶粒92中设计第一功能单元，它需要从三维异质集成器件的最外层界面(邦定界面、PAD/Bump引出界面)引出。具体的，第一功能单元的引出信号，从第一存储阵列晶粒92内部金属层引出，通过贯穿第一存储阵列晶粒92的有源层和减薄衬底的TSV，以及第一可编程阵列晶粒91和第一存储阵列晶粒92的三维异质集成键合结构(即第一键合区域、第二键合区域)，互连到第一可编程阵列晶粒91顶层金属层。第一功能单元的引出信号，在第一可编程阵列晶粒91顶层金属层，通过第一可编程阵列晶粒91内部金属层，互连到第一可编程阵列晶粒91上第一接口单元911。第一接口单元911的对外引出信号，通过第一可编程阵列晶粒91内部金属层，以及贯穿第一可编程阵列晶粒91的有源层和减薄衬底的TSV，互连到最外层界面，实现第一存储阵列晶粒92上第一功能单元的外部引出。

在第二存储阵列晶粒93中设计第二功能单元，它需要从三维异质集成器件的最外层界面(邦定界面、PAD/Bump引出界面)引出。具体的，第二功能单元的引出信号，通过第二存储阵列晶粒93内部金属层连接，互连到第二存储阵列晶粒93顶层金属层。第二功能单元的引出信号，在第二存储阵列晶粒93顶层金属层，通过第二存储阵列晶粒93和第一存储阵列晶粒92的三维异质集成键合结构(即第二键合区域、第三键合区域)，互连到第一存储阵列晶粒92顶层金属层。第二功能单元的引出信号，在第一存储阵列晶粒92内部金属层，通过第一存储阵列晶粒92内部金属层连接，互连到第一存储阵列晶粒92顶层金属层。第二功能单元的引出信号，在第一存储阵列晶粒92顶层金属层，通过贯穿第一存储阵列晶粒92有源层和减薄衬底的TSV，以及第一可编程阵列晶粒91和第一存储阵列晶粒92的三维异质集成键合结构(即第一键合区域、第二键合区域)，互连到第一可编程阵列晶粒91顶层金属层。第二功能单元的引出信号，在第一可编程阵列晶粒91顶层金属层，通过第一可编程阵列晶粒91内部金属层，互连到第一可编程阵列晶粒91上第二接口单元912。第二接口单元912的对外引出信号，通过第一可编程阵列晶粒91内部金属层，以及贯穿第一可编程阵列晶粒91的有源层和减薄衬底的TSV，互连到最外层界面，实现第二存储阵列晶粒93上第二功能单元的外部引出。

在第一存储阵列晶粒92中设计第三功能单元，以及在第二存储阵列晶粒93中设计第四功能单元，它们需要从三维异质集成器件的最外层界面(邦定界面、PAD/Bump引出界面)引出。在本实施例中，第一存储阵列晶粒92的第三功能单元和第二存储阵列晶粒93的第四功能单元的对外引出信号，是应用需求允许的分时操作信号。在第一可编程阵列晶粒91上设计选择单元914，例如多路选择器，选择单元914可以将第三接口单元913分时复用，分时分配给第一存储阵列晶粒92的第三功能单元或第二存储阵列晶粒93的第四功能单元使用。

利用引出第一功能单元以及第二功能单元的方法，将第三功能单元以及第四功能单元引出，并连接到选择单元914，选择单元914分时选择将第三功能单元和第四功能单元切换至第一可编程阵列晶粒91上第三接口单元913。具体的，选择单元914的选择输出信号，通过第一可编程阵列晶粒91内部金属层，互连到第三接口单元913；第三接口单元913的对外引出信号，通过第一可编程阵列晶粒91内部金属层，以及贯穿第一可编程阵列晶粒91有源层和减薄衬底的TSV，互连到最外层界面，实现第三功能单元和第四功能单元的分时复用外部引出。

本例中描述了功能单元和接口单元的晶粒内连接，以及接口单元的对外引出信号，接口单元为IO电路。本实施例中，功能单元以多种形式穿越多种三维异质集成键合界面、有源层和衬底的方法。这些方法的灵活组合，容易实现任意层数、不同晶粒层次和三维异质集成键合界面类型，任意组合和/或任意晶圆层次数量的三维异质集成器件的外部引出和分时复用外部引出。

请参见图10，为图4所示的三维集成芯片的电源网络结构示意图。具体的，本实施例中，第一可编程阵列晶粒91包括供电单元；第一可编程阵列晶粒91、第一存储阵列晶粒92和/或第二存储阵列晶粒93包括功能单元，功能单元连接供电单元，以通过供电单元对功能单元供电。具体的，若供电单元连接供电器件时，供电器件可通过供电单元为功能单元供电。

在一实施例中，第一可编程阵列晶粒91的功能单元和第一存储阵列晶粒92的功能单元或第二存储阵列晶粒93的功能单元共用同一供电单元供电。具体的，若第一可编程阵列晶粒91的功能单元的内核电压与第一存储阵列晶粒92的功能单元的内核电压或第二存储阵列晶粒93的功能单元的内核电压相同时，第一可编程阵列晶粒91的功能单元和第一存储阵列晶粒92的功能单元或第二存储阵列晶粒93的功能单元共用同一供电单元供电。

具体如图10所示，如果第一可编程阵列晶粒91与第一存储阵列晶粒92或第二存储阵列晶粒93的内核电压相同，可以跨晶粒共用相同的内核电压供电网络。

具体的，供电单元包括：第一供电单元901，第一可编程阵列晶粒91包括第一功能单元，第一功能单元连接第一供电单元901。第一存储阵列晶粒92和/或第二存储阵列晶粒93包括：第二功能单元。其中，第一存储阵列晶粒92上的第二功能单元通过第一键合区域、第二键合区域连接第一供电单元901；第二存储阵列晶粒93上的第二功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第一供电单元901。在第一供电单元901连接供电器件时，供电器件通过第一供电单元901为第一功能单元以及第二功能单元供电。

在另一实施例中，第一可编程阵列晶粒91的功能单元和第一存储阵列晶粒92的功能单元或第二存储阵列晶粒93的功能单元用不同的供电单元供电。具体的，若第一可编程阵列晶粒91的功能单元的电压与第一存储阵列晶粒92的功能单元的电压或第二存储阵列晶粒93的功能单元的电压不相同时，第一可编程阵列晶粒91的功能单元和第一存储阵列晶粒92的功能单元或第二存储阵列晶粒93的功能单元用不同的供电单元供电。

具体如图10所示，如果第一可编程阵列晶粒91与第一存储阵列晶粒92或第二存储阵列晶粒93的内核电压不同，可以建立两套不同的内核电压供电网络，分别给第一可编程阵列晶粒91和第一存储阵列晶粒92和/或第二存储阵列晶粒93提供不同内核电压。

具体的，供电单元包括：第二供电单元902以及第三供电单元903。第一可编程阵列晶粒91包括第三功能单元，第三功能单元连接第二供电单元902。

第一存储阵列晶粒92和/或第二存储阵列晶粒93包括第四功能单元，第一存储阵列晶粒92上的第四功能单元通过第一键合区域、第二键合区域连接第三供电单元903，第二存储阵列晶粒93上的第四功能单元通过第一键合区域、第二键合区域以及第三键合区域连接第三供电单元903。在第二供电单元902连接供电器件时，供电器件通过第二供电单元902为第三功能单元供电。在第三供电单元903连接供电器件时，供电器件通过第三供电单元903为第四功能单元供电。

如图10所示，本实施例中，还可以进一步将第一存储阵列晶粒92以及第二存储阵列晶粒93的IO电路引出连接至第一可编程阵列晶粒91的IO电路(图未示)，在第一可编程阵列晶粒91上设置第四供电单元904，在第四供电单元904连接供电器件时，供电器件通过第四供电单元904为第一可编程阵列晶粒91的IO电路、第一存储阵列晶粒92的IO电路以及第二存储阵列晶粒93的IO电路进行供电，以此可以实现整个三维集成芯片的IO电路的供电。具体的，存储阵列晶粒不限于两层，器还可以扩展为三层、四层等，具体不做限定，以器件的具体存储需求为参考。同样的，可编程阵列晶粒也可以扩展为多层，以增加存算一体系统存储密度，并使运算/处理阵列，调度更大存储空间，并以并发调度的方式释放三维异质集成的高带宽互连优势。

存储阵列晶粒上的存储阵列与可编程阵列晶粒上的可编程阵列，均有规律性分布布局的物理特征，可以通过设计冗余模块，在部分阵列单元由于生产制造缺陷失效时，旁路失效模块，以附近的冗余模块替换，来实现修复，提高器件生产良率。

具体的，冗余模块通常需要设计高密度局部互连。所以设计冗余模块的原则是，物理位置在修复区域附近，控制局部高密度互连的距尽可能短。

三维异质集成器件中，除了具备现有技术中晶粒内有源层的“物理接近”，还创造出跨晶粒垂直投影位置重叠区域的“物理接近”，因为相同工艺的晶粒三维异质集成局部结构中，直接建立晶粒间金属连接，其物理及电气参数遵循半导体制程工艺特征，与晶粒内互连的密度和工艺参数非常接近。

结合三维异质集成，将多层存储阵列晶粒以及可编程阵列晶粒的三维异质集成器件局部结构的修复电路，从晶粒内分散的“物理接近”区域，跨晶粒集中转移到一个专用修复晶粒上的三维异质集成的“物理接近”区域，形成三维异质集成器件的修复扩展架构。专用于修复晶粒上待修复资源，可以适应多层存储阵列晶粒以及可编程阵列晶粒的三维异质集成器件局部结构的良率变化，不用因良率目标变化修改存储阵列晶粒以及可编程阵列晶粒的设计。利用专用修复晶粒的剩余资源，结合多层存储阵列晶粒以及可编程阵列晶粒的三维异质集成器件局部结构中，垂直投影重叠区域阵列之间的跨晶粒高密度互连，设计跨区域全局总线和集中式测试电路。可以增加存储阵列晶粒以及可编程阵列晶粒的功能密度；进一步降低修复电路与被修复阵列之间的物理距离；提供了可调良率和辅助功能的实现框架；充分释放三维异质集成技术的优势，具体如图11所示。

本实施例中，增加第一功能阵列晶粒94，第一功能阵列晶粒94设置于第一可编程阵列晶粒91以及第一存储阵列晶粒92之间。第一功能阵列晶粒94包括第四键合区域，第四键合区域与第一键合区域以及第二键合区域键合连接，以将第一功能阵列晶粒94与第一可编程阵列晶粒91以及第一存储阵列晶粒92键合。其中，第一功能阵列晶粒94用于修复第一存储阵列晶粒92和/或第二存储阵列晶粒93的存储阵列中的失效单元。

具体的，第一功能阵列晶粒包括修复单元，第一存储阵列晶粒92和/或第二存储阵列晶粒93包括存储阵列，存储阵列连接修复单元，以通过修复单元对存储阵列进行修复。具体的，第一存储阵列晶粒92包括第一存储阵列；第二存储阵列晶粒93包括：第二存储阵列；第一存储阵列通过第二键合区域、第四键合区域连接修复单元；第二存储阵列通过第三键合区域、第二键合区域以及第四键合区域连接修复单元。

具体如图11所示，一个修复单元修复与修复单元在垂直方向上投影部分相近的存储阵列。例如，第一存储阵列L1、第二存储阵列N1与修复单元H1在垂直方向投影部分相近，通过晶粒内部金属层以及三维异质集成键合结构将第一存储阵列L1、第二存储阵列N1分别与修复单元H1连接，利用修复单元H1对第一存储阵列L1、第二存储阵列N1进行修复。再例如，第一存储阵列L2、第二存储阵列N2与修复单元H2在垂直方向投影部分相近，通过晶粒内部金属层以及三维异质集成键合结构将第一存储阵列L2、第二存储阵列N2分别与修复单元H2连接，利用修复单元H2对第一存储阵列L2、第二存储阵列N2进行修复。该设计能够形成高密度局部互连结构，减小修复单元与存储阵列之间的距离，第一功能阵列晶粒94与存储阵列的比例，提供了可调良率和辅助功能的实现框架，充分释放了三维异质集成技术的优势，并进一步降低功耗。

可编程阵列晶粒与存储阵列晶粒有相似特征，内部单元重复性、规律性分布布局的物理特征，也可以通过设计冗余模块，在部分阵列单元由于生产制造缺陷失效时，通过冗余模块修复失效单元，以提高量产良率。结合对存储阵列晶粒跨晶粒修复的方法，可以设计包含可编程阵列晶粒内部单元的修复单元的功能阵列晶粒，通过三维异质集成，实现对至少一个可编程阵列晶粒修复的多层晶粒结构。三维集成芯片可以包括可编程阵列晶粒和/或存储阵列晶粒的至少一个多层晶粒修复结构。任何多层晶粒修复结构中的层次相邻关系，不受限于图11所示层次。通过三维异质集成，可以制备任意层次相邻关系的多层晶粒修复结构；任意层次相邻关系的多层晶粒修复结构中还可以插入其它晶粒层；对于包含不止一个多层晶粒修复结构的三维集成芯片，多个多层晶粒修复结构还可以任意互相交叉晶粒。

例如，三维集成芯片中包括一个可编程阵列晶粒的多层晶粒修复结构和一个存储阵列晶粒的多层晶粒修复结构，可以从性能和/或成本的目标出发，将可编程阵列晶粒的多层晶粒修复结构中的至少一个功能晶粒与存储阵列晶粒的多层晶粒修复结构中的至少一个功能晶粒，相邻设置，而将两个多层晶粒修复结构中的修复单元功能阵列晶粒，相邻设置，复用修复专用三维异质集成连接。同时达到性能最优的晶粒层次设置和成本最优的修复晶粒层次设置。

在一实施例中，第一可编程阵列晶粒91在正常工作时，它的配置数据(配置文件)存储在易失性静态存储阵列中，加电时须重新加载。常见的形式有JATG模式、主动串行、被动并行、主动串行、被动并行模式和SPI模式等。这些功能需要第一可编程阵列晶粒91配置控制器实现。第一可编程阵列晶粒91配置控制器还负责第一可编程阵列晶粒91的边界扫描、嵌入式逻辑分析仪、配置状态ECC校验和动态重构(工作过程中重新配置第一可编程阵列晶粒91的部分可编程逻辑，广泛应用于FPGA虚拟化等应用领域)等功能。

结合三维异质集成键合结构，第一可编程阵列晶粒91的跨晶粒转移和复用，可以集中在1个专用配置晶粒上。使用非易失性存储工艺设计专用配置晶粒，在专用配置晶粒上设计非易失存储模块，用于存储配置多层通用第一可编程阵列晶粒91的配置文件。极大降低第一可编程阵列晶粒91的配置/重构时间，充分发挥三维异质集成技术的优势。

具体请参见图12，三维集成芯片还包括：第二功能阵列晶粒95，第二功能阵列晶粒包括第五键合区域。具体的，第二功能阵列晶粒95位于第一可编程阵列晶粒91远离第一存储阵列晶粒92的一侧，且第五键合区域与第一键合区域键合连接。第二功能阵列晶粒95用于存储并配置第一可编程阵列晶粒91的配置文件。

具体的，第二功能阵列晶粒95包括：非易失性存储单元、控制单元以及选择单元。其中，控制单元连接非易失性存储单元，选择单元连接控制单元。控制单元设计用于第一可编程阵列晶粒91中的可编程阵列的分时复用配置。功能包括但不限于JATG模式功能、主动串行、被动并行、主动串行、被动并行模式功能和SPI模式功能，以及边界扫描、嵌入式逻辑分析仪、配置状态ECC校验和动态重构等功能的任意组合。选择单元负责将以分时复用的方式，将控制单元切换到目标可编程阵列上，建立可编程阵列到控制单元到配置文件(配置文件存储于非易失性存储单元内)之间的高带宽配置通道。

具体的，如图12所示，第一可编程阵列晶粒91包括第一可编程阵列X1以及第一可编程阵列X2。第一可编程阵列X1以及第一可编程阵列X2分别单独连接选择单元，选择单元根据需求，分时选择性的建立第一可编程阵列X1或第一可编程阵列X2与控制单元、非易失性存储单元之间的高带宽配置通道。在本实施例中，第一可编程阵列X1以及第一可编程阵列X2通过三维异质集成键合结构(第一键合区域以及第五键合区域)连接选择单元，降低了连接距离，能够实现高带宽互连，降低功耗。

在另一实施例中，如图13所示，三维集成芯片还包括第二可编程阵列晶粒96，第二可编程阵列晶粒96包括第六键合区域。其中，第二可编程阵列晶粒96位于第二功能阵列晶粒95与第一可编程阵列晶粒91之间。第六键合区域与第一键合区域键合连接，第六键合区域与第五键合区域键合连接。在本实施例中，第二功能阵列晶粒95用于存储并配置第一可编程阵列晶粒91和/或第二可编程阵列晶粒96的配置文件。

具体的，如图13所示，第二功能阵列晶粒95包括：非易失性存储单元、控制单元以及选择单元。其中，控制单元连接非易失性存储单元，选择单元连接控制单元。控制单元设计用于第一可编程阵列晶粒91以及第二可编程阵列晶粒96中的可编程阵列的分时复用配置。功能包括但不限于JATG模式功能、主动串行、被动并行、主动串行、被动并行模式功能和SPI模式功能，以及边界扫描、嵌入式逻辑分析仪、配置状态ECC校验和动态重构等功能的任意组合。选择单元负责将以分时复用的方式，将控制单元切换到目标可编程阵列上，建立可编程阵列到控制单元到配置文件(配置文件存储于非易失性存储单元内)之间的高带宽配置通道。

具体的，第一可编程阵列晶粒91和/或第二可编程阵列晶粒96包括可编程阵列；可编程阵列连接选择单元，选择单元分时选择性的建立可编程阵列与控制单元之间的数据通道。

如图13所示，第一可编程阵列晶粒91包括第一可编程阵列，第二可编程阵列晶粒96包括第二可编程阵列。第一可编程阵列通过第一键合区域、第六键合区域、第五键合区域连接选择单元，第二可编程阵列通过第六键合区域、第五键合区域连接选择单元。

选择单元通过第二功能阵列晶粒95内部金属层，高带宽互连到第二功能阵列晶粒95的顶层金属层；选择单元通过第二功能阵列晶粒95与第一可编程阵列晶粒91的三维异质集成键合结构(第五键合区域、第六键合区域)，以及贯穿第二可编程阵列晶粒96的有源层及减薄衬底的TSV，高带宽互连到第二可编程阵列晶粒96的内部金属层，进而以高带宽互连到第二可编程阵列晶粒96上的第二可编程阵列Y1和第二可编程阵列Y2。

选择单元通过第二功能阵列晶粒95内部金属层，高带宽互连到第二功能阵列晶粒95的顶层金属层；选择单元通过第二功能阵列晶粒95与第一可编程阵列晶粒91的三维异质集成键合结构(第五键合区域、第六键合区域)，以及贯穿第二可编程阵列晶粒96的有源层及减薄衬底的TSV，高带宽互连到第二可编程阵列晶粒96的内部金属层，进而连接到第二可编程阵列晶粒96顶层金属层。选择单元在第二可编程阵列晶粒96的顶层金属层，通过第二可编程阵列晶粒96与第一可编程阵列晶粒91的三维异质集成键合结构(第六键合区域、第一键合区域)，高带宽互连到第一可编程阵列晶粒91顶层金属层。选择单元在第一可编程阵列晶粒91的顶层金属层，通过第一可编程阵列晶粒91的内部金属层，高带宽互连到第一可编程阵列晶粒91上的第一可编程阵列X1和第一可编程阵列X2。

选择单元根据需求，分时选择性的建立第一可编程阵列X1或第一可编程阵列X2或第二可编程阵列Y1或第二可编程阵列Y2与控制单元、非易失性存储单元之间的高带宽配置通道。

本发明的三维集成芯片利用三维异质集成技术，通过半导体金属制程工艺，实现层叠互连。晶粒间互连线物理及电气参数遵循半导体制程工艺特征，极大增加可编程阵列晶粒和存储阵列晶粒的互连密度和互连速度。可编程阵列晶粒到存储阵列晶粒的存储访问在三维异质集成器件内部，有效避免现有技术中存在的存储墙。

本发明的三维集成芯片中，三维异质集成互连不通过传统IO接口，使得互连距离非常近，显著降低可编程阵列晶粒对存储阵列晶粒的存储访问功耗。与现有IO引出技术不同，本发明结合三维异质集成技术，将晶粒上的IO电路跨晶粒转移到最外层晶粒的IO电路，可以根据需求对晶粒进行控制，尤其是应用需求允许分时操作的IO所对应的IO电路进行分时复用。

结合三维异质集成，将多层可编程阵列晶粒和存储阵列晶粒的三维异质集成器件局部结构的修复电路，从晶粒内分散的“物理接近”区域，跨晶粒集中转移到一个专用修复晶粒上的三维异质集成的“物理接近”区域，形成三维异质集成器件的修复扩展架构。增加可编程阵列晶粒和存储阵列晶粒的功能密度；进一步降低修复电路与被修复阵列之间的物理距离；调整专用修复晶粒上修复资源，可以适应多层可编程阵列晶粒和存储阵列晶粒的三维异质集成器件局部结构的良率变化，不用因良率目标变化修改可编程阵列晶粒和存储阵列晶粒设计。利用专用修复晶粒的剩余资源，结合多层可编程阵列晶粒和存储阵列晶粒的三维异质集成器件局部结构中，垂直投影重叠区域阵列之间的跨晶粒高密度互连，设计跨区域全局总线和集中式测试电路。充分释放三维异质集成技术的优势。

结合三维异质集成键合技术，可编程阵列晶粒配置控制单元的跨晶粒转移和复用，集中在1个专用配置晶粒上，使用浮栅或电荷存储工艺设计专用配置晶粒，在专用配置晶粒上设计非易失性存储单元，用于存储配置多层通用可编程阵列晶粒的配置文件。极大降低可编程阵列晶粒的配置/重构时间，充分发挥三维异质集成技术的优势。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (16)

1.一种三维集成芯片，其特征在于，包括：

第一可编程阵列组件，包括第一键合区域；

第一存储阵列组件，包括第二键合区域；

第二存储阵列组件，包括第三键合区域；

其中，所述第一键合区域与所述第二键合区域键合连接，所述第二键合区域与所述第三键合区域键合连接，以将所述第一可编程阵列组件、所述第一存储阵列组件以及所述第二存储阵列组件键合；

其中，所述三维集成芯片还包括：

第一功能阵列组件，位于所述第一可编程阵列组件以及所述第一存储阵列组件之间，包括第四键合区域，所述第四键合区域与所述第一键合区域以及所述第二键合区域键合连接，以将所述第一功能阵列组件与所述第一可编程阵列组件以及所述第一存储阵列组件键合；

其中，所述第一功能阵列组件用于修复所述第一存储阵列组件和/或所述第二存储阵列组件的存储阵列。

2.根据权利要求1所述的三维集成芯片，其特征在于，所述第一可编程阵列组件包括：接口单元；

所述第一存储阵列组件和/或所述第二存储阵列组件包括：功能单元，

所述功能单元连接所述接口单元，以通过所述接口单元实现与外部芯片的连接。

3.根据权利要求2所述的三维集成芯片，其特征在于，所述第一可编程阵列组件包括：

选择单元，所述选择单元连接所述接口单元以及所述功能单元，将所述第一存储阵列组件和/或所述第二存储阵列组件的所述功能单元分时选择性的连接至所述接口单元。

4.根据权利要求2所述的三维集成芯片，其特征在于，

所述接口单元包括：第一接口单元以及第二接口单元；

所述第一存储阵列组件包括：第一功能单元，

所述第二存储阵列组件包括：第二功能单元；

所述第一功能单元通过所述第一键合区域、第二键合区域连接所述第一接口单元，所述第二功能单元通过所述第一键合区域、所述第二键合区域以及所述第三键合区域连接所述第二接口单元。

5.根据权利要求3所述的三维集成芯片，其特征在于，

所述接口单元包括：第三接口单元，所述第三接口单元与所述选择单元连接；

所述第一存储阵列组件包括：第三功能单元；

所述第二存储阵列组件包括：第四功能单元；

所述第三功能单元通过所述第一键合区域、第二键合区域连接所述选择单元，所述第四功能单元通过所述第一键合区域、所述第二键合区域以及所述第三键合区域连接所述选择单元，所述选择单元分时选择性的将所述第三功能单元和/或所述第四功能单元与所述第三接口单元连接。

6.根据权利要求2或3所述的三维集成芯片，其特征在于，

所述第一可编程阵列组件包括：第四接口单元以及第五功能单元，所述第五功能单元连接所述第四接口单元。

7.根据权利要求1所述的三维集成芯片，其特征在于，所述第一可编程阵列组件包括：供电单元；

所述第一可编程阵列组件、所述第一存储阵列组件和/或所述第二存储阵列组件包括功能单元，

所述功能单元连接所述供电单元，以通过所述供电单元对所述功能单元供电。

8.根据权利要求7所述的三维集成芯片，其特征在于，所述第一可编程阵列组件的所述功能单元和所述第一存储阵列组件的所述功能单元或所述第二存储阵列组件的功能单元共用同一所述供电单元供电；或者

所述第一可编程阵列组件的所述功能单元和所述第一存储阵列组件的所述功能单元或所述第二存储阵列组件的功能单元用不同的所述供电单元供电。

9.根据权利要求8所述的三维集成芯片，其特征在于，所述供电单元包括：第一供电单元；

所述第一可编程阵列组件包括：第一功能单元；

所述第一存储阵列组件和/或所述第二存储阵列组件包括：第二功能单元；

所述第一功能单元连接所述第一供电单元，所述第二功能单元通过所述第一键合区域、第二键合区域连接所述第一供电单元，或所述第二功能单元通过所述第一键合区域、所述第二键合区域以及所述第三键合区域连接所述第一供电单元。

10.根据权利要求8所述的三维集成芯片，其特征在于，所述供电单元包括：第二供电单元以及第三供电单元；

所述第一可编程阵列组件包括：第三功能单元；

所述第一存储阵列组件和/或所述第二存储阵列组件包括：第四功能单元；

所述第三功能单元连接所述第二供电单元，所述第四功能单元通过所述第一键合区域、第二键合区域连接所述第三供电单元，或所述第四功能单元通过所述第一键合区域、所述第二键合区域以及所述第三键合区域连接所述第三供电单元。

11.根据权利要求1所述的三维集成芯片，其特征在于，所述第一功能阵列组件包括：修复单元；

所述第一存储阵列组件和/或所述第二存储阵列组件包括：存储阵列；

所述存储阵列连接所述修复单元，以通过所述修复单元对所述存储阵列进行修复。

12.根据权利要求11所述的三维集成芯片，其特征在于，

所述第一存储阵列组件包括：第一存储阵列；

所述第二存储阵列组件包括：第二存储阵列；

所述第一存储阵列通过所述第二键合区域、所述第四键合区域连接所述修复单元；所述第二存储阵列通过所述第三键合区域、所述第二键合区域以及所述第四键合区域连接所述修复单元。

13.根据权利要求1所述的三维集成芯片，其特征在于，所述三维集成芯片还包括：

第二功能阵列组件，包括第五键合区域；

所述第二功能阵列组件位于所述第一可编程阵列组件远离所述第一存储阵列组件的一侧，且所述第五键合区域与所述第一键合区域键合连接；

所述第二功能阵列组件用于存储并配置所述第一可编程阵列组件的配置文件。

14.根据权利要求13所述的三维集成芯片，其特征在于，所述三维集成芯片还包括：

第二可编程阵列组件，包括第六键合区域；

所述第二可编程阵列组件位于所述第二功能阵列组件与所述第一可编程阵列组件之间，所述第六键合区域与所述第一键合区域键合连接，所述第六键合区域与所述第五键合区域键合连接；

所述第二功能阵列组件用于存储并配置所述第一可编程阵列组件和/或所述第二可编程阵列组件的配置文件。

15.根据权利要求14所述的三维集成芯片，其特征在于，所述第二功能阵列组件包括：

非易失性存储单元；

控制单元，连接所述非易失性存储单元；

选择单元，连接所述控制单元；

所述第一可编程阵列组件和/或所述第二可编程阵列组件包括：可编程阵列；

所述可编程阵列连接所述选择单元，所述选择单元分时选择性的建立所述可编程阵列与所述控制单元之间的数据通道。

16.根据权利要求15所述的三维集成芯片，其特征在于，所述第一可编程阵列组件包括：第一可编程阵列；

所述第二可编程阵列组件包括：第二可编程阵列；

所述第一可编程阵列通过所述第一键合区域、所述第六键合区域、所述第五键合区域连接所述选择单元；所述第二可编程阵列通过所述第六键合区域、所述第五键合区域连接所述选择单元。