TWI611191B - 三維積體電路 - Google Patents

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奧斯卡 羅
劉峻誠
呂儒一
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高通公司
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Abstract

一種三維積體電路(3D-IC)架構併有多個層，每一層包括至少一個晶粒及用以連接該等不同層上之該等晶粒的至少一個開關。在一些態樣中，將一電力分配網路(PDN)自一第一層路由通過該等開關以將電力供應至至少一個其他層，藉此縮減該等層上之路由壅塞。可圍繞一IC封裝之周邊置放該等開關以改良熱耗散(例如，藉由改良自該IC封裝之中心至邊緣的熱轉移)。該等開關可用於在層之間路由測試信號及/或其他信號，藉此改良測試功能性及/或故障恢復。

Description

三維積體電路 相關申請案之交叉參考
本申請案主張2015年1月15日在美國專利商標局申請之非臨時申請案第14/598,052號的優先權及權益。
本發明之態樣大體上係關於電子電路，且更具體言之(但非獨占式地)，係關於一種三維(3D)積體電路(IC)。
習知3D積體電路(3D-IC)架構包括所謂的2.5D架構及完全堆疊式3D架構。在2.5D架構中，晶粒被並排地置放且經由水平插入器層(interposer layer)而互連。完全堆疊式3D架構使用堆疊於彼此頂部上之晶粒。兩種架構使用矽穿孔(through-silicon via；TSV)以連接金屬層。
現有3D-IC路由設計面臨關於電力分配網路(power distribution network；PDN)設計、熱管理及測試方法之若干決定性挑戰。典型的3D-IC PDN被實施為金字塔形形狀，其中電力軌用以將電力自IC之底部供應至IC之頂部。此PDN佔據顯著的晶粒面積且導致路由壅塞。關於熱管理，當多個晶粒堆疊在一起時，難以耗散熱，尤其是對於底部晶粒。此可導致總系統效能在高溫下劇烈地降級。關於測試，難以(若在一些狀況下並非不可能)在封裝之前完全地測試晶粒。詳言之，在組裝晶粒之前，交叉晶粒功能性可並非完全地可測試的。因此，需 要用於3D-IC之較佳測試方法。
下文呈現本發明之一些態樣的簡化概述以提供對此等態樣之基本理解。此概述並非本發明之所有預期特徵的廣泛概覽，且既不意欲識別本發明之所有態樣的關鍵或決定性元素，亦不意欲描繪本發明之任何或所有態樣的範疇。其唯一目的係以簡化形式呈現本發明之一些態樣的各種概念，以作為稍後呈現之更詳細描述的序言。
本發明之各種態樣提供一種3D-IC架構，其併有在不同幾何平面上之晶粒及在每一幾何平面上用以連接該等晶粒之至少一個開關。在此架構中，可將PDN自一個幾何平面上之第一晶粒路由通過開關以將電力供應至至少一個其他幾何平面上之至少一個其他晶粒。此可顯著地縮減第一晶粒(及潛在地，鄰近晶粒)中之PDN面積且減輕路由壅塞問題。此外，可圍繞IC封裝之周邊置放開關以改良熱耗散。藉由將開關置放於周邊上，可通過重佈層(redistribution layer；RDL)及TSV將熱自IC封裝之中心更快速地轉移至IC封裝之邊緣。又，開關可用於在晶粒之間路由測試信號及/或其他信號，藉此改良測試功能性及/或故障恢復。
本發明之各種態樣提供一種3D-IC架構，其併有多個層，其中每一層包括多個晶粒，及用於在一個維度(例如，水平維度)上進行電線路由以連接給定層之晶粒的至少一個插入器。3D-IC架構進一步包括在每一層上之至少一個開關，其用於在另一維度(例如，垂直維度)上進行電線路由以連接不同層之晶粒。在此架構中，可將PDN及/或其他配線自一個層之第一晶粒路由通過開關及插入器以將電力及/或其他信號供應至至少一個其他層之至少一個其他晶粒。
根據本文中之教示，具有TSV之3D-IC可用以處理進階半導體器件按比例調整問題。經由使用3D-IC，可將運用相同技術及/或不同技 術之多個晶粒整合成單一IC封裝。此途徑可改良總系統效能且縮減總功率消耗，同時亦經由使用低成本主流處理序而提供成本優勢，而無進階技術移轉。
在一個態樣中，本發明提供一種積體電路，其包括：一第一晶粒，其位於一第一幾何平面內且包括一第一電路及一第一開關電路，該第一開關電路電耦接至該第一電路；及一第二晶粒，其位於與該第一幾何平面不同之一第二幾何平面內，該第二晶粒包括一第二電路及一第二開關電路，該第二開關電路電耦接至該第二電路及該第一開關電路。
下文為用於該積體電路的本發明之額外態樣之實例。在一些態樣中，該第二晶粒堆疊於該第一晶粒之頂部上。在一些態樣中，該第一開關電路及該第二開關電路各自為動態地可切換的。在一些態樣中，裝置進一步包括：該第一晶粒之一第一信號匯流排，其電耦接至該第一開關電路；及該第二晶粒之一第二信號匯流排，其電耦接至該第二開關電路。在一些態樣中，該裝置進一步包括：該第一晶粒之一第一測試信號路徑電耦接至該第一開關電路；及該第二晶粒之一第二測試信號路徑電耦接至該第二開關電路。在一些態樣中，該第一開關電路包括一第一供應電壓控制電路；且該第二開關電路包括一第二供應電壓控制電路。在一些態樣中，該第一供應電壓控制電路及該第二供應電壓控制電路中之每一者產生複數個供應電壓位準。在一些態樣中，該裝置進一步包括：該第一晶粒之一第一電力分配路徑，其電耦接至該第一開關電路；及該第二晶粒之一第二電力分配路徑，其電耦接至該第二開關電路。在一些態樣中，該第一開關電路包括耦接至該第一晶粒之一第一信號路徑的一第一電壓位準移位器；且該第二開關電路包括耦接至該第二晶粒之一第二信號路徑的一第二電壓位準移位器。在一些態樣中，該第一開關電路包括耦接至該第一晶粒之一第一 信號路徑的一第一記憶體器件；且該第二開關電路包括耦接至該第二晶粒之一第二信號路徑的一第二記憶體器件。在一些態樣中，該第一開關電路定位於該第一晶粒之一第一周邊處；且該第二開關電路定位於該第二晶粒之一第二周邊處。在一些態樣中，該裝置進一步包括：一第三晶粒，其位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內，該第三晶粒包括一第三電路及一第三開關電路，該第三開關電路電耦接至該第三電路以及該第一開關電路及該第二開關電路。在一些態樣中，該第一電路及該第二電路包括邏輯電路。在一些態樣中，該第一開關電路及該第二開關電路包括類比開關電路系統。
本發明之另一態樣提供一種積體電路，其包括：一第一插入器層，其位於一第一幾何平面內；一第一晶粒層，其堆疊於該第一插入器層上且包括一第一晶粒及一第二晶粒，該第一晶粒包括一第一電路，該第二晶粒包括一第一開關電路，該第一開關電路電耦接至該第一電路；一第二插入器層，其位於與該第一幾何平面不同之一第二幾何平面內；及一第二晶粒層，其堆疊於該第二插入器層上且包括一第三晶粒及一第四晶粒，該第三晶粒包括一第二電路，該第四晶粒包括一第二開關電路，該第二開關電路電耦接至該第二電路及該第一開關電路。
下文為用於此積體電路的本發明之額外態樣之實例。在一些態樣中，該第一開關電路及該第二開關電路中之每一者包括一動態可切換開關。在一些態樣中，該第二插入器層堆疊於該第一晶粒層之頂部上。在一些態樣中，該第一晶粒層之一第一信號匯流排電耦接至該第一開關電路；該第二晶粒層之一第二信號匯流排電耦接至該第二開關電路；且一第三信號匯流排自該第一晶粒層通過該第二插入器層而路由至該第二晶粒層，且電耦接至該第一開關電路及該第二開關電路。在一些態樣中，該第一晶粒層之一第一測試信號路徑電耦接至該第一 開關電路；該第二晶粒層之一第二測試信號路徑電耦接至該第二開關電路；且一第三測試信號路徑自該第一晶粒層通過該第二插入器層而路由至該第二晶粒層，且電耦接至該第一開關電路及該第二開關電路。在一些態樣中，該第一晶粒層之一第一電力分配路徑電耦接至該第一開關電路；且該第二晶粒層之一第二電力分配路徑電耦接至該第二開關電路；且一第三電力分配路徑自該第一晶粒層通過該第二插入器層而路由至該第二晶粒層，且電耦接至該第一開關電路及該第二開關電路。在一些態樣中，該第一開關電路包括經組態以將至少一個第一供應電壓供應至該第一電路之一第一供應電壓控制電路；且該第二開關電路包括經組態以將至少一個第二供應電壓供應至該第二電路之一第二供應電壓控制電路。在一些態樣中，該至少一個第一供應電壓及該至少一個第二供應電壓中之每一者包括複數個供應電壓位準。在一些態樣中，該第二晶粒定位於該第一晶粒層之一第一周邊處；且該第四晶粒定位於該第二晶粒層之一第二周邊處。在一些態樣中，該積體電路進一步包括：一第三插入器層，其位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內；及一第三晶粒層，其堆疊於該第三插入器層上且包括一第五晶粒及一第六晶粒，該第五晶粒包括一第三電路，該第六晶粒包括一第三開關電路，該第三開關電路電耦接至該第三電路以及該第一開關電路及該第二開關電路。在一些態樣中，該第一電路及該第二電路包括邏輯電路。在一些態樣中，該第一開關電路及該第二開關電路包括類比開關電路系統。
本發明之另一態樣提供一種用於切換一信號之方法，其包括：在位於一第一幾何平面內之一第一晶粒上之一第一開關電路處經由一第一信號路徑而接收一信號；經由該第一晶粒上之一第一電路而控制該第一開關電路以將該信號路由至位於與該第一幾何平面不同之一第二幾何平面內的一第二晶粒上之一第二開關電路；及經由該第二晶粒 上之一第二電路而控制該第二開關電路以將該信號路由至一第二信號路徑。
下文為用於該方法的本發明之額外態樣之實例。在一些態樣中，該第二晶粒堆疊於該第一晶粒之頂部上。在一些態樣中，該信號包括一測試信號。在一些態樣中，該信號包括一電力供應電壓信號。在一些態樣中，該方法進一步包括：識別該第一晶粒上之一故障條件；及由於該故障條件之該識別而觸發該信號至該第二信號路徑之該路由。在一些態樣中，該方法進一步包括：由於該故障條件之該識別而經由該第一電路來控制該第一開關電路以將該信號路由至該第一晶粒上之一記憶體器件。在一些態樣中，該方法進一步包括：由於該故障條件之該識別而停用該第一晶粒。在一些態樣中，該方法進一步包括：經由該第二電路而控制該第二開關電路以將該信號路由至位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內的一第三晶粒上之一第三開關電路；及經由該第三晶粒上之一第三電路而控制該第三開關電路以將該信號路由至一第三信號路徑。在一些態樣中，該第一電路及該第二電路包括邏輯電路。在一些態樣中，該第一開關電路及該第二開關電路包括類比開關電路系統。
本發明之又一態樣提供一種經組態以用於切換一信號之裝置。該裝置包括：一第一晶粒，其位於一第一幾何平面內；在該第一晶粒上之一第一信號路徑；在該第一晶粒上之一第一開關電路，其耦接至該第一信號路徑；一第二晶粒，其位於一第一幾何平面內；在該第二晶粒上之一第二信號路徑；在該第二晶粒上之一第二開關電路，其耦接至該第二信號路徑；第一構件，其用於控制該第一開關電路以將一信號自該第一信號路徑耦接至該第二開關電路；及第二構件，其用於控制該第二開關電路以將該信號耦接至一第二信號路徑。
在檢閱以下詳細描述後，本發明之此等及其他態樣就將變得被 更充分地理解。在結合附圖而檢閱本發明之特定實施的以下描述後，本發明之其他態樣、特徵及實施就將對於一般熟習此項技術者而言變得顯而易見。雖然可關於以下某些實施及諸圖而論述本發明之特徵，但本發明之所有實施可包括本文中所論述之有利特徵中之一或多者。換言之，雖然可將一或多個實施論述為具有某些有利特徵，但亦可根據本文中所論述的本發明之各種實施而使用此等特徵中之一或多者。以相似方式，雖然下文可將某些實施論述為器件、系統或方法實施，但應理解，此等實施可以各種器件、系統及方法予以實施。
100‧‧‧三維積體電路(3D-IC)
102‧‧‧第一晶粒
104‧‧‧第二晶粒
106‧‧‧開關電路
108‧‧‧電路
110‧‧‧電路徑
112‧‧‧開關電路
114‧‧‧電路
116‧‧‧電路徑
118‧‧‧電路徑
200‧‧‧2.5D積體電路(IC)
202‧‧‧第一晶粒
204‧‧‧第二晶粒
206‧‧‧矽插入器
208‧‧‧系統級封裝(SiP)基板
210‧‧‧頂側金屬層
212‧‧‧插入器基板
214‧‧‧背側金屬層
216‧‧‧矽穿孔(TSV)
218‧‧‧微凸塊
220‧‧‧覆晶凸塊
222‧‧‧封裝凸塊
224‧‧‧電路板
300‧‧‧三維積體電路(3D-IC)
302‧‧‧第一晶粒
304‧‧‧第二晶粒
306‧‧‧背側金屬層
308‧‧‧晶片基板
310‧‧‧器件層
312‧‧‧標準金屬層
314‧‧‧晶片基板
316‧‧‧器件層
318‧‧‧標準金屬層
320‧‧‧矽穿孔(TSV)
322‧‧‧微凸快
324‧‧‧系統級封裝(SiP)基板
326‧‧‧覆晶凸塊
328‧‧‧封裝凸塊
330‧‧‧電路板
400‧‧‧三維積體電路(3D-IC)
402‧‧‧第一晶粒
404‧‧‧第二晶粒
406‧‧‧第三晶粒
408‧‧‧矽穿孔(TSV)
500‧‧‧三維積體電路(3D-IC)
502‧‧‧第一插入器層
504‧‧‧第二插入器層
506‧‧‧第三插入器層
508‧‧‧晶粒
510‧‧‧晶粒
512‧‧‧晶粒
514‧‧‧晶粒
516‧‧‧晶粒
518‧‧‧晶粒
520‧‧‧晶粒
522‧‧‧晶粒
524‧‧‧晶粒
526‧‧‧晶粒
528‧‧‧晶粒
530‧‧‧晶粒
532‧‧‧晶粒
534‧‧‧晶粒
536‧‧‧矽穿孔(TSV)
538‧‧‧矽穿孔(TSV)
540‧‧‧凸塊
542‧‧‧凸塊
544‧‧‧凸塊
546‧‧‧凸塊
548‧‧‧凸塊
550‧‧‧凸塊
552‧‧‧凸塊
554‧‧‧凸塊
556‧‧‧系統級封裝(SiP)基板
558‧‧‧凸塊
560‧‧‧電路板
562‧‧‧凸塊
600‧‧‧三維積體電路(3D-IC)
602‧‧‧邏輯電路或其他類型之電路/最大圖案塊
604‧‧‧邏輯電路或其他類型之電路/中等大小圖案塊
606‧‧‧周邊開關
608‧‧‧路由軌道
610‧‧‧輸入/輸出(I/O)連接
700‧‧‧路由開關
702‧‧‧多工器
704‧‧‧輸入
706‧‧‧輸出
708‧‧‧控制信號
800‧‧‧電源開關
802‧‧‧控制閘
804‧‧‧輸入
806‧‧‧輸出
808‧‧‧控制信號
900‧‧‧三維積體電路(3D-IC)
902‧‧‧邏輯區塊或其他類型之電路/圖案塊
904‧‧‧路由開關
906‧‧‧路由軌道
908‧‧‧輸入連接
910‧‧‧輸出連接
1000‧‧‧三維積體電路(3D-IC)
1002‧‧‧第一層
1004‧‧‧第二層
1006‧‧‧動態可程式化開關(DPS)
1008‧‧‧動態可程式化開關(DPS)
1012‧‧‧動態可程式化開關(DPS)
1014‧‧‧動態可程式化開關(DPS)
1016‧‧‧信號路徑
1018‧‧‧信號路徑
1020‧‧‧電路
1022‧‧‧電路
1024‧‧‧信號路徑
1102‧‧‧第一晶粒層
1104‧‧‧第二晶粒層
1106‧‧‧插入器
1108‧‧‧第一信號路徑
1110‧‧‧第一開關電路
1112‧‧‧第一電路
1114‧‧‧第二信號路徑
1116‧‧‧第二開關電路
1118‧‧‧第二電路
1120‧‧‧第三信號路徑
1200‧‧‧三維積體電路(3D-IC)
1202‧‧‧第一層
1204‧‧‧第二層
1206‧‧‧第一開關電路
1208‧‧‧第二開關電路
1210‧‧‧第一周邊
1212‧‧‧第二周邊
1300‧‧‧三維積體電路(3D-IC)
1302‧‧‧第一層
1304‧‧‧第二層
1306‧‧‧第一電力分配路徑
1308‧‧‧第一電路
1310‧‧‧第一開關電路
1312‧‧‧第二電力分配路徑
1314‧‧‧第二電路
1316‧‧‧第二開關電路
1318‧‧‧第三電力分配路徑
1400‧‧‧三維積體電路(3D-IC)
1402‧‧‧第一層
1404‧‧‧第二層
1406‧‧‧第一開關電路
1408‧‧‧第二開關電路
1410‧‧‧第一供應電壓控制電路(SVCC)
1412‧‧‧第二供應電壓控制電路(SVCC)
1414‧‧‧第一電路
1416‧‧‧第一供應路徑
1418‧‧‧第二電路
1420‧‧‧第二供應路徑
1422‧‧‧傳信
1500‧‧‧三維積體電路(3D-IC)
1502‧‧‧第一層
1504‧‧‧第二層
1506‧‧‧第一開關電路
1508‧‧‧第二開關電路
1510‧‧‧第一電壓供應電路
1512‧‧‧第一供應路徑
1514‧‧‧第二電壓供應電路
1516‧‧‧第二供應路徑
1518‧‧‧第一電壓供應電路
1520‧‧‧第一供應路徑
1522‧‧‧第二電壓供應電路
1524‧‧‧第二供應路徑
1526‧‧‧主供應信號
1600‧‧‧三維積體電路(3D-IC)
1602‧‧‧第一層
1604‧‧‧第二層
1606‧‧‧第一開關電路
1608‧‧‧第二開關電路
1610‧‧‧第一電壓位準移位器(VLS)
1612‧‧‧第一信號路徑
1614‧‧‧第二信號路徑
1616‧‧‧第二電壓位準移位器(VLS)
1618‧‧‧第三信號路徑
1620‧‧‧第四信號路徑
1700‧‧‧三維積體電路(3D-IC)
1702‧‧‧第一層
1704‧‧‧第二層
1706‧‧‧第一開關電路
1708‧‧‧第二開關電路
1710‧‧‧第一記憶體器件(MD)
1712‧‧‧第一信號路徑
1714‧‧‧第二記憶體器件(MD)
1716‧‧‧第二信號路徑
1718‧‧‧第一電路
1720‧‧‧第二電路
1800‧‧‧偏移晶粒
1802‧‧‧第一晶粒
1804‧‧‧第二晶粒
1806‧‧‧周邊開關
1900‧‧‧幾何平面
1902‧‧‧第一晶粒
1904‧‧‧第二晶粒
1906‧‧‧周邊開關
2000‧‧‧幾何平面
2002‧‧‧第一晶粒
2004‧‧‧第二晶粒
2006‧‧‧第三晶粒
2008‧‧‧周邊開關
2100‧‧‧裝置
2102‧‧‧通信介面
2104‧‧‧儲存媒體
2106‧‧‧使用者介面
2108‧‧‧記憶體器件
2110‧‧‧處理電路
2112‧‧‧天線
2114‧‧‧傳輸器
2116‧‧‧接收器
2118‧‧‧開關資訊
2120‧‧‧用於控制第一開關電路之第一模組
2122‧‧‧用於控制第二開關電路之第二模組
2124‧‧‧用於控制第三開關電路之第三模組
2126‧‧‧用於控制第一開關電路之第一模組
2128‧‧‧用於控制第二開關電路之第二模組
2130‧‧‧用於控制第三開關電路之第三模組
2200‧‧‧切換處理序
2202‧‧‧區塊
2204‧‧‧區塊
2206‧‧‧區塊
2300‧‧‧處理序
2302‧‧‧區塊
2304‧‧‧區塊
2306‧‧‧區塊
2308‧‧‧區塊
D1‧‧‧第一晶粒層
D2‧‧‧第二晶粒層
D3‧‧‧第三晶粒層
L1‧‧‧第一層
L2‧‧‧第二層
L3‧‧‧第三層
S‧‧‧周邊開關
圖1 (包括圖1A之平面圖及圖1B之側視截面圖)為根據本發明之一些態樣的3D-IC之簡化實例。
圖2為2.5D IC之簡化實例的側視截面圖。
圖3為完全堆疊式3D-IC之簡化實例的側視截面圖。
圖4為完全堆疊式3D-IC中之簡化電力分配網路的側視截面圖。
圖5為根據本發明之一些態樣的3D-IC之簡化實例的側視截面圖。
圖6為根據本發明之一些態樣的3D-IC之簡化實例的平面圖。
圖7為根據本發明之一些態樣的開關之實例的示意性表示。
圖8為根據本發明之一些態樣的開關之另一實例的示意性表示。
圖9為根據本發明之一些態樣的電路與開關之間的路由之簡化實例的平面圖。
圖10 (包括圖10A之平面圖及圖10B之側視截面圖)為根據本發明之一些態樣的3D-IC中之動態可程式化開關之實例的示意性表示。
圖11為根據本發明之一些態樣的3D-IC中之信號路徑路由的側視截面示意性表示。
圖12 (包括圖12A之平面圖及圖12B之側視截面圖)為根據本發明 之一些態樣的定位於3D-IC之周邊處的開關之實例的示意性表示。
圖13 (包括圖13A之平面圖及圖13B之側視截面圖)為根據本發明之一些態樣的3D-IC中之電力分配之實例的示意性表示。
圖14 (包括圖14A之平面圖及圖14B之側視截面圖)為根據本發明之一些態樣的3D-IC中之電力控制電路之實例的示意性表示。
圖15 (包括圖15A之平面圖及圖15B之側視截面圖)為根據本發明之一些態樣的3D-IC中之多位準供應電壓電路之實例的示意性表示。
圖16 (包括圖16A之平面圖及圖16B之側視截面圖)為根據本發明之一些態樣的3D-IC中之信號位準移位器電路之實例的示意性表示。
圖17 (包括圖17A之平面圖及圖17B之側視截面圖)為根據本發明之一些態樣的3D-IC中之記憶體電路之實例的示意性表示。
圖18為根據本發明之一些態樣的偏移晶粒之簡化實例的側視圖。
圖19為根據本發明之一些態樣的不同幾何平面中之晶粒之簡化實例的側視圖。
圖20 (包括圖20A之透視圖及圖20B之平面圖)為根據本發明之一些態樣的不同幾何平面中之晶粒之實例。
圖21為根據本發明之一些態樣的針對支援切換之電子器件之實例硬體實施的方塊圖。
圖22說明根據本發明之一些態樣的切換處理序之實例。
圖23說明根據本發明之一些態樣的用於處理故障條件之處理序之實例。
下文結合隨附圖式所闡述之詳細描述意欲作為各種組態之描述，且不意欲表示可供實踐本文中所描述之概念的僅有組態。詳細描述包括特定細節以用於提供對各種概念之透徹理解的目的。然而，對 於熟習此項技術者而言將顯而易見，可在無此等特定細節的情況下實踐此等概念。在一些情況下，以方塊圖形式展示熟知的結構及組件以便避免混淆此等概念。
圖1為根據本發明之一些態樣的3D-IC 100之簡化實例。圖1包括如圖1A所展示之平面圖，及自圖1A之視圖A-A所採取的如圖1B所展示之側視截面圖。
3D-IC 100包括位於第一幾何平面內之第一晶粒102及位於第二幾何平面內之第二晶粒104。在此實例中，第一晶粒102及第二晶粒104彼此平行且呈堆疊式配置。具體言之，第二晶粒104堆疊於第一晶粒102之頂部上。在其他實施中可使用其他晶粒組態。舉例而言，根據本文中之教示而實施的3D-IC可包括兩個以上晶粒。另外，在一些實施中，晶粒不堆疊於其他者之頂部上。又，在一些實施中，晶粒不平行(亦即，晶粒位於相對於彼此不平行之幾何平面中)。
該等晶粒中之每一者包括電耦接之開關電路及其他電路(例如，邏輯電路、數位電路、類比電路等等)。第一晶粒102包括開關電路106及電路108，其中開關電路106中之至少一者經由至少一個電路徑110(例如，信號匯流排)而電耦接至電路108中之至少一者。相似地，第二晶粒104包括開關電路112及電路114，其中開關電路112中之至少一者經由至少一個電路徑116(例如，信號匯流排)而電耦接至電路114中之至少一者。又，在開關電路106與開關電路112之間提供互連(例如，電路徑118)。
在一些實施中，每一開關電路支援以下各者中之一或多者：可程式化信號路由、電壓供應之分配、多個電壓供應之分配，或電壓位準移位。出於方便起見，此開關電路可在本文中被稱作周邊開關(例如，指示該開關可與IC之其他電路組件分離)。
電壓控制電路(例如，包括電壓調節器)可整合至開關電路中以針 對個別晶粒提供一或多個電壓。因此，在一些態樣中，不同晶粒上之開關電路可各自耦接至各別晶粒上之電力分配路徑。此外，在一些態樣中，不同晶粒上之開關電路可各自包括供應電壓控制電路。在使用多個供應電壓位準之實施中，供應電壓控制電路中之每一者可產生複數個供應電壓位準。位準移位器可包括於開關電路中以使不同電力供應域之間的信號位準移位。因此，在一些態樣中，不同晶粒上之開關電路可各自耦接至各別晶粒上之電力分配路徑。
對於IC測試，開關電路可將測試信號自一個晶粒重新路由至另一晶粒。因此，在一些態樣中，不同晶粒上之開關電路可各自耦接至各別晶粒上之測試信號路徑。藉由以此方式動態地組態測試信號之路由，可改良設計可行性。此外，此動態切換功能性可用以藉由重新路由信號而略過已失效晶粒。開關因此在IC(晶片)「培養(bring-up)」階段期間為有價值的，此係因為其可用以隔離核對目標且隔離失效之根本原因。
如本文中所論述之開關電路可提供數位連接性及/或類比連接性。數位開關電路系統可連接(例如而不限於)以下各者中之一或多者：數位邏輯電路、數位記憶體電路，或數位電力分配電路。類比開關電路系統可連接(例如而不限於)以下各者中之一或多者：類比邏輯電路、類比電力分配電路、類比射頻(RF)電路(例如，RF傳輸器電路及/或RF接收器電路)、類比鎖相迴路(PLL)電路，或數位至類比轉換器(DAC)電路及/或類比至數位轉換器(DAC)電路之類比電路系統。
鑒於上文，具有不同功能性之多個晶粒可整合成單一IC封裝。有利地，此可在減輕習知3D架構中所見之習知路由壅塞問題及熱耗散問題的同時予以達成。如上文所提及，習知3D-IC係使用2.5D插入器架構或完全堆疊式3D架構予以實施。
在2.5D插入器架構中，多個晶粒置放於插入器之頂部上且經由 TSV及覆晶組態而連接在一起。此途徑重複使用當前系統單晶片(system-on-chip；SoC)設計方法以縮短設計循環以及縮減設計成本。運用成熟主流技術來製造插入器以進一步抵消成本。
2.5D IC之概念係基於系統級封裝(system-in-package；SiP)途徑，其中不同晶粒置放於共同基板上。每一晶粒之間的互連建置於共同基板上。與SoC器件相比較，SiP器件具有較低成本及較高靈活性之優勢，此係因為每一晶粒係使用彼域之最適當的技術處理序予以實施。
圖2為習知2.5D IC 200之簡化實例的側視截面圖。2.5D IC 200包括第一晶粒202及第二晶粒204。
如所指示，矽插入器206置放於SiP基板208與晶粒202及204之間。矽插入器206包括頂側金屬層210、插入器基板212，及背側金屬層214。矽插入器206亦包括連接上部表面上之金屬化層210與下部表面上之金屬化層214的矽穿孔(TSV)216。微凸塊218附接晶粒202及204與插入器206。插入器206經由覆晶凸塊220而附接至SiP基板208。封裝凸塊222將SiP基板208附接至電路板224。
與矽晶片上之軌道使用同一處理序來產生插入器206之頂側金屬層及背側金屬層上的軌道，此解決歸因於基板上之軌道及晶粒上之軌道之大小差的二維(2D)IC之主要問題。2D架構之此差異引起效能損失及功率消耗增加。
在完全堆疊式3D架構中，多個晶粒堆疊在一起且經由晶粒上TSV而連接。此可改良總系統效能以及縮減成本。舉例而言，完全堆疊式3D-IC被視為用以克服可為2D IC之主要瓶頸之互連按比例調整問題的合意替代方案。具有較小佔據面積之優勢的完全堆疊式3D-IC縮減每一層上之電線長度。又，針對晶粒之間的垂直互連而實施TSV技術，此縮減可存在於2D IC中之長交叉晶片互連。
圖3為習知完全堆疊式3D-IC 300之簡化實例的側視截面圖。3D- IC 300包括第一晶粒302及第二晶粒304。
第一晶粒302包括背側金屬層306、晶片基板308、器件層310及標準金屬層312。第二晶粒304包括晶片基板314、器件層316及標準金屬層318。第一晶粒302包括用於連接上部表面上之金屬化層306與下部表面上之金屬化層312的TSV 320。微凸塊322附接晶粒302及304。第一晶粒302經由覆晶凸塊326而附接至SiP基板324。封裝凸塊328將SiP基板324附接至電路板330。
代替如在2.5D IC中一樣使用插入器以用於路由及電力分配，3D-IC直接堆疊晶粒且將路由實施於中間晶粒中。因為個別晶粒之厚度極小，所以理想地，吾人可安裝與所需要之晶粒一樣多的晶粒。然而，實務上，存在涉及製造3D-IC之若干挑戰，此限定3D-IC之應用。
一個挑戰係關於PDN設計。典型的3D-IC PDN被實施為金字塔形形狀，其中額外電力軌將電力自底部晶粒供應至頂部晶粒。
圖4為習知3D-IC 400中之此電力分配網路的側視截面圖。3D-IC 400包括第一晶粒402、第二晶粒404及第三晶粒406。該等晶粒中之每一者包括用於連接(例如)上部表面及下部表面上之各別金屬化層的TSV 408。
此處，可看出，PDN TSV 408佔據顯著的晶粒面積且可特別在下部晶粒上產生路由壅塞問題。此外，在現代IC設計中，電流*電阻(IR)下降可為顯著的，即使使用TSV亦如此，此係因為裕度工作電壓較小。
除了IR下降及空間使用量以外，PDN亦已習知地僅供應受限定電壓規模，此係因為PDN使用來自電路板之單一電力供應。因此，電壓隨著供應自一個層傳遞至下一層而僅按比例縮小(例如，歸因於IR下降)。此外，下部層中之較高電壓在彼層中導致更嚴重的熱問題。
3D-IC設計之另一挑戰係關於熱管理。當多個晶粒堆疊在一起 時，難以耗散熱，尤其是對於底部晶粒。總系統效能在高溫下劇烈地降級。針對3D-IC設計已提出使用微通道及液體冷卻；然而，此技術具有歸因於額外硬體要求及操作難度之主要缺點。使用額外TSV可改良熱耗散，然而，此可負面地影響晶粒上之可用面積及晶粒可耐受之應力的量。
最後，測試方法呈現針對3D-IC設計之挑戰。在封裝之前完全地測試晶粒可為實務上不可行的或不可能的。因此，傳統的良裸晶粒(Known Good Die；KGD)程序可為不適用的。已提出IEEE 1500以使用嵌入式測試途徑來解決此問題；然而，此途徑仍在開發中。
現在參看圖5，本發明在一些態樣中係關於一種3D-IC混合式架構，其包括可程式化開關路由連同2.5D架構及完全堆疊式3D架構之組態優勢。在一些態樣中，圖5之架構不僅解決PDN設計問題及熱管理問題，而且針對3D-IC設計提供額外電力控制及可程式化路由能力。
在圖5之側視截面圖中，3D-IC 500包括在各別幾何平面(圖5之透視圖中的水平平面)中之第一層L1、第二層L2及第三層L3。第一層L1、第二層L2及第三層L3中之每一者包括各別第一插入器層502、第二插入器層504或第三插入器層506，及各別第一晶粒層D1、第二晶粒層D2或第三晶粒層D3。
第一層L1位於第一幾何平面內。第一插入器層502包括用於電耦接第一晶粒層D1之晶粒508至518的電線跡線。堆疊式晶粒中之至少兩者(例如，第一對堆疊式晶粒508及510，及/或第二對堆疊式晶粒516及518)包括用於在另一維度(圖5之透視圖中的垂直維度)上進行電線路由以將第一層L1連接至其他層之至少一個周邊開關。晶粒508至518中之至少一者(例如，第三對堆疊式晶粒512及514)包括至少一個其他電路(例如，至少一個邏輯電路、至少一個數位電路、至少一個 類比電路等等)。
第二層L2位於第二幾何平面內。第二插入器層504包括用於電耦接第二晶粒層D2之晶粒520至530的電線跡線。堆疊式晶粒中之至少兩者(例如，第一對堆疊式晶粒520及522，及/或第二對堆疊式晶粒528及530)包括用於在另一維度(圖5之透視圖中的垂直維度)上進行電線路由以將第二層L2連接至其他層之至少一個周邊開關。晶粒520至530中之至少一者(例如，第三對堆疊式晶粒524及526)包括至少一個其他電路(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)。
第三層L3位於第三幾何平面內。第三插入器層506包括用於電耦接第三晶粒層D3之晶粒532及534的電線跡線。堆疊式晶粒532及534之一部分包括用於在另一維度(圖5之透視圖中的垂直維度)上進行電線路由以將第三層L3連接至其他層之至少一個周邊開關。堆疊式晶粒532及534之另一部分包括至少一個其他電路(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)。
第一層L1、第二層L2及第三層L3中之每一者包括如由粗垂直線所表示之TSV。舉例而言，TSV 536特定地參考於第三插入器層506中，且TSV 538特定地參考於第三晶粒層D3中。
圖5亦說明第一層L1、第二層L2及第三層L3內以及第一層L1、第二層L2及第三層L3與3D-IC 500之其他組件之間的接合及互連。凸塊(例如，焊球)540將第一層L1之晶粒附接至第一插入器層502。凸塊542將第二層L2之晶粒附接至第二插入器層504。凸塊544將第三層L3之晶粒附接至第三插入器層506。凸塊546附接第一層L1之堆疊式晶粒。凸塊548附接第二層L2之堆疊式晶粒。凸塊550附接第三層L3之堆疊式晶粒。凸塊552將第一層L1之晶粒附接至第二插入器層504。凸塊554將第二層L2之晶粒附接至第三插入器層506。凸塊558將第一插 入器層502附接至SiP基板556。凸塊562將SiP基板556附接至電路板560。
周邊開關(例如，縱橫制開關、場可程式化開關，或其他動態可切換開關)可用以藉由動態地將一個層上之至少一個信號路徑(例如，信號匯流排、測試信號路徑、電力分配路徑等等)耦接至至少一個其他層上之至少一個信號路徑而在層之間重新路由信號。因此，3D-IC 500針對不同應用可為可再程式化的。
在此架構中，可將PDN自底部基板路由通過垂直周邊開關及水平插入器以將電力供應至上部晶粒。因此，此架構可顯著地縮減底部作用晶粒中之PDN面積且減輕路由壅塞問題。此外，對於多核心架構(例如，四核心處理器等等)，3D-IC中之每一經製造層(例如，晶粒)可相同(周邊開關可隨後經程式化以提供所要路由)。因此，與圖4之架構相對比，根據本文中之教示而建構的3D-IC可較易於設計及製造。
其他類型之信號(亦即，並非僅僅PDN信號)可路由通過根據本文中之教示的周邊開關。舉例而言，決定性信號可通過插入器及周邊開關而路由至不同晶粒。
電壓控制電路及調節器可整合至周邊開關中以將不同電壓供應至個別晶粒。此外，周邊開關可包括額外位準移位器及儲存單元以在不同電力域之間傳送信號，且甚至在個別晶粒關機之前儲存資料。
有利地，可以大特徵幾何形狀而使用低成本的主流處理序來實施周邊開關。因此，所揭示之架構非常適合於電壓調節器實施及縮減產品成本。此外，周邊開關可實施於不同3D-IC中以改良總靈活性。
根據測試觀點，所揭示之架構不僅增加設計可行性，而且其可促進略過已失效晶粒及重新路由信號以保持IC之總完整性。此功能性在晶片培養階段為有價值的，此係因為其可用以隔離核對目標且識別失效之根本原因。
鑒於上文，如本文中所教示之周邊切換支援多個電壓供應機制以及用於異質整合之可程式化路由。在一些態樣中，如本文中所教示之周邊切換可提供預定義動態電力控制及路由開關中心。此外，具有不同功能性之若干晶粒可整合成單一封裝，而無在習知架構中所見之一些路由壅塞問題及熱耗散問題。
圖6為根據本發明之一些態樣的3D-IC 600之簡化實例的平面圖。邏輯電路或其他類型之電路係由較大圖案塊(tile)(例如，最大圖案塊602及中等大小圖案塊604)表示。周邊開關(S)係由較小圖案塊(例如，周邊開關606)表示。亦指示周邊開關及/或其他電路之間的路由軌道(例如，路由軌道608)，以及電路與路由軌道之間的輸入/輸出(I/O)連接(例如，I/O連接610)。在一些態樣中，周邊開關可將路由軌道中之任一者自開關之一個側(例如，頂部、底部、左側或右側)耦接至開關之另一側上的任何其他路由軌道或I/O連接。圖7及圖8說明周邊開關606之兩個實例。
圖7說明包括一系列4：1多工器(例如，多工器702)的路由開關700(例如，周邊開關606)之實例。每一多工器根據控制信號708將四個輸入704中之一者耦接至對應輸出706。因此，在操作中，晶粒上之邏輯電路或某一其他電路產生控制信號708以動態地控制路由開關700將在給定時間點將哪些軌道(例如，圖6之路由軌道中之一或多者)耦接在一起。應瞭解，路由開關可在其他實施中採取其他形式。
圖8說明包括一系列兩個輸入控制閘(例如，控制閘802)的電源開關800(例如，周邊開關606)之實例。在一些實施中，控制閘為AND閘。控制閘根據控制信號808將電力自給定輸入804耦接至給定輸出806。因此，在操作中，晶粒上之邏輯電路或某一其他電路產生控制信號808以動態地控制電源開關800將在給定時間點將哪些軌道(例如，圖6之路由軌道中之一或多者)耦接在一起。應瞭解，電源開關可 在其他實施中採取其他形式。
圖9為根據本發明之一些態樣的3D-IC 900中之周邊開關之簡化實例的平面圖。邏輯區塊或其他類型之電路係由圖案塊(例如，圖案塊902)表示。周邊開關係由安置於圖案塊之間的可程式化路由開關(例如路由開關904)表示。此圖亦展示連接至邏輯區塊(或其他電路)及周邊開關之信號路徑(例如，路由軌道906)。圖9亦說明用於圖案塊之I/O連接，其包括輸入連接(例如，輸入連接908)及輸出連接(例如，輸出連接910)。
現在參看圖10，在一些態樣中，周邊開關(開關電路)中之每一者可為動態地可切換的。舉例而言，開關電路可採取縱橫制開關及/或場可程式化開關之形式。在一些態樣中，開關電路可選擇性地將信號耦接至另一電路(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)。在一些態樣中，開關電路可選擇性地將信號耦接至另一層(例如，至另一晶粒上之開關電路)。
圖10為根據本發明之一些態樣的3D-IC 1000中之動態可程式化開關之實例的示意性表示。圖10包括如圖10A所展示之平面圖，及自圖10A之視圖A-A所採取的如圖10B所展示之側視截面圖。3D-IC包括第一層(例如，晶粒)1002及堆疊於第一層1002之頂部上的第二層(例如，晶粒)1004。
動態可程式化開關(DPS)在水平方向上(根據此視圖)貫穿每一層而分佈。舉例而言，第二層1004包括DPS 1006及1008，而第一層1002包括DPS 1012及1014。此促進與各別層上之其他組件的連接性。
如圖10B所指示，動態可程式化開關(例如，開關1006及1012，以及開關1008及1014)在垂直方向上(根據此視圖)堆疊。此促進層之間的連接性，因此使得信號能夠橫越層而動態地切換。如由電路(例如，電路1020及1022)與動態可程式化開關(例如，開關1006及1012)之 間的信號路徑(例如，信號路徑1016及1018)所表示，3D-IC 1000之電路中之一或多者可控制動態可程式化開關。如由動態可程式化開關(例如，開關1008及1014)之間的信號路徑(例如，信號路徑1024)所表示，該等動態可程式化開關中之一或多者可控制另一動態可程式化開關或向其路由對應控制信號。
經由使用此等動態可程式化開關，不同層上之信號路徑可被動態地耦接及解耦。圖11中描繪此等信號路徑之實例，其中第一晶粒層1102及第二晶粒層1104耦接至插入器(插入器層)1106。此處，第一晶粒層1102之第一信號路徑1108電耦接至第一開關電路(DPS)1110。舉例而言，第一信號路徑1108可為信號匯流排、測試信號路徑、電力分配路徑，或電耦接至第一電路1112(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)之某一其他信號路徑。第二晶粒層1104之第二信號路徑1114電耦接至第二開關電路1116。舉例而言，第二信號路徑1114可電耦接至第二電路1118(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)。第三信號路徑1120自第一晶粒層1102通過插入器1106而路由至第二晶粒層1104，藉此電耦接第一開關電路1110與第二開關電路1116。因此，第一信號路徑1108可動態地耦接至第二信號路徑1114及自第二信號路徑1114去耦。
參看圖12，在一些態樣中，開關電路中之每一者可定位於晶粒之周邊處。以此方式，與習知架構相比較，可改良晶粒上之熱耗散且可減輕晶粒上之路由壅塞。舉例而言，藉由以此方式定位開關電路，可達成自IC封裝之中心至邊緣(例如，通過RDL及TSV)的改良型熱轉移。此外，此方案相比於針對熱管理之微通道解決方案簡單得多。
圖12為根據本發明之一些態樣的定位於3D-IC 1200之周邊處的開關之實例的示意性表示。圖12包括如圖12A所展示之平面圖，及自圖 12A之視圖A-A所採取的如圖12B所展示之側視截面圖。
3D-IC 1200包括第一層(例如，晶粒)1202及第二層(例如，晶粒)1204。如所指示，第一開關電路1206定位於第一層1202之第一周邊1210處，且第二開關電路1208定位於第二層1204之第二周邊1212處。
在一些態樣中，開關電路可用於3D-IC之電力分配網路中以將電力分配至其他電路(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)。圖13為根據本發明之一些態樣的3D-IC 1300中之電力分配之實例的示意性表示。圖13包括如圖13A所展示之平面圖，及自圖13A之視圖A-A所採取的如圖13B所展示之側視截面圖。
3D-IC 1300包括第一層(例如，晶粒)1302及第二層(例如，晶粒)1304。如所指示，第二層1304之第一電力分配路徑1306(例如，用於將電力提供至第一電路1308)電耦接至第一開關電路1310。相似地，第一層1302之第二電力分配路徑1312(例如，用於將電力提供至第二電路1314)電耦接至第二開關電路1316。另外，第三電力分配路徑1318電耦接第一開關電路1310與第二開關電路1316。因此，可視需要而在層之間動態地切換電力。
在一些態樣中，開關電路中之一或多者可各自包括用於將電力供應至對應層(例如，晶粒層)之電力控制電路。圖14為根據本發明之一些態樣的3D-IC 1400中之電力控制電路之實例的示意性表示。圖14包括如圖14A所展示之平面圖，及自圖14A之視圖A-A所採取的如圖14B所展示之側視截面圖。
3D-IC 1400包括第一層(例如，晶粒)1402及第二層(例如，晶粒)1404。如所指示，第一層1402上之第一開關電路1406包括第一供應電壓控制電路(SVCC)1410，且第二層1404上之第二開關電路1408包括第二供應電壓控制電路1412。因此，第一SVCC 1410可控制經由第一 層1402上之第一供應路徑1416而供應至第一電路1414(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)的電力。另外，第二SVCC 1412可控制經由第二層1404上之第二供應路徑1420而供應至第二電路1418(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)的電力。因此，可經由使用如本文中所教示之周邊開關而逐層地提供獨立電力控制。此外，在一些態樣中，第一SVCC 1410及第二SVCC 1412可經由傳信1422而協作以將電力提供至不同層。
參看圖15，在一些態樣中，可在一給定晶粒上使用一個以上電力供應電壓位準。舉例而言，圖14之供應電壓控制電路中之一或多者可各自產生由各別晶粒上之不同電壓域使用的複數個供應電壓位準。
圖15為根據本發明之一些態樣的3D-IC 1500中之多位準供應電壓電路之實例的示意性表示。圖15包括如圖15A所展示之平面圖，及自圖15A之視圖A-A所採取的如圖15B所展示之側視截面圖。
3D-IC 1500包括第一層(例如，晶粒)1502及第二層(例如，晶粒)1504。如所指示，第一層1502上之第一開關電路1506包括耦接至第一層1502之第一供應路徑1512的第一電壓供應電路1510，及耦接至第一層1502之第二供應路徑1516的第二電壓供應電路1514。相似地，第二層1504上之第二開關電路1508包括耦接至第二層1504之第一供應路徑1520的第一電壓供應電路1518，及耦接至第二層1504之第二供應路徑1524的第二電壓供應電路1522。因此，可經由使用如本文中所教示之周邊開關而逐層地獨立地提供不同電力位準。舉例而言，使用不同處理序而製造之不同晶粒可使用不同電力位準(例如，3.5V對1.8V)。因此，單一電力供應電壓(例如，主供應信號1526)可被供應至周邊開關，藉以每一周邊開關上之電壓供應電路針對對應層級上之晶粒提供適當電壓位準。
參看圖16，在一些態樣中，開關電路中之一或多者可各自包括用以使各別晶粒上之信號之位準移位的電壓移位器電路。舉例而言，信號之位準可需要經移位以適應使用不同供應電壓位準之不同電壓域(例如，在不同晶粒上)。
圖16為根據本發明之一些態樣的3D-IC 1600中之信號位準移位器電路之實例的示意性表示。圖16包括如圖16A所展示之平面圖，及自圖16A之視圖A-A所採取的如圖16B所展示之側視截面圖。
3D-IC 1600包括第一層(例如，晶粒)1602及第二層(例如，晶粒)1604。如所指示，第一層1602上之第一開關電路1606包括耦接至第一層1602之第一信號路徑1612及第二信號路徑1614的第一電壓位準移位器(VLS)1610。因此，第一VLS 1610可將第一信號路徑1612上接收之信號之傳信位準(例如，自一個晶粒)移位至不同傳信位準，且輸出第二信號路徑1614上之所得信號(例如，至不同晶粒)。相似地，第二層1604上之第二開關電路1608包括耦接至第二層1604之第三信號路徑1618及第四信號路徑1620的第二VLS 1616。因此，第二VLS 1616可將第三信號路徑1618上接收之信號之傳信位準移位至不同傳信位準，且輸出第四信號路徑1620上之所得信號。
參看圖17，記憶體器件(例如，暫存器組)可包括於周邊開關中以儲存資料。舉例而言，來自晶粒之資料可在個別晶粒關機(例如，歸因於故障條件)之前儲存於此記憶體器件中。圖17為根據本發明之一些態樣的3D-IC 1700中之記憶體電路之實例的示意性表示。圖17包括如圖17A所展示之平面圖，及自圖17A之視圖A-A所採取的如圖17B所展示之側視截面圖。
3D-IC 1700包括第一層(例如，晶粒)1702及第二層(例如，晶粒)1704。如所指示，第一層1702上之第一開關電路1706包括耦接至第一層1702之第一信號路徑1712的第一記憶體器件(MD)1710。相似地， 第二層1704上之第二開關電路1708包括耦接至第二層1704之第二信號路徑1716的第二記憶體器件1714。因此，來自第一層1702上之第一電路1718(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)及/或第二層1704上之第二電路1720(例如，至少一個邏輯電路、至少一個數位電路、至少一個類比電路等等)的資料可儲存於第一MD 1710及/或第二MD 1714中。
如上文所提及，在不同實施中，晶粒可以不同方式相對於彼此而定向。圖18至圖20說明潛在定向之三個非限制性實例。
圖18為根據本發明之一些態樣的偏移晶粒1800之簡化實例的側視圖。此處，第一晶粒1802自第二晶粒1804偏移(在此視圖中水平地)。根據本文中之教示，至少一個周邊開關1806包括於第一晶粒1802及第二晶粒1804中之每一者中，及/或耦接至第一晶粒1802及第二晶粒1804中之每一者。
圖19為根據本發明之一些態樣的不同幾何平面1900中之晶粒之簡化實例的側視圖。在此狀況下，第一晶粒1902與第二晶粒1904成直角。根據本文中之教示，至少一個周邊開關1906包括於第一晶粒1902及第二晶粒1904中之每一者中，及/或耦接至第一晶粒1902及第二晶粒1904中之每一者。
圖20為根據本發明之一些態樣的不同幾何平面2000中之晶粒之簡化實例。圖20包括如圖20A所展示之透視圖，及如圖20B所展示之平面圖。在此實例中，第一晶粒2002、第二晶粒2004及第三晶粒2006皆相對於彼此成直角。根據本文中之教示，至少一個周邊開關2008包括於第一晶粒2002、第二晶粒2004及第三晶粒2006中之每一者中，及/或耦接至第一晶粒2002、第二晶粒2004及第三晶粒2006中之每一者。
應瞭解，晶粒無需如圖19及圖20所展示的那樣成直角而安置。 實情為，在一些實施中，可有利的是將晶粒路由為成其他角度。
實例電子器件
圖21為根據本發明之一或多個態樣的可被實施為3D-IC之裝置2100的說明。裝置2100包括通信介面(例如，至少一個收發器)2102、儲存媒體2104、使用者介面2106、記憶體器件2108及處理電路2110。
此等組件可經由傳信匯流排或其他適合組件(在圖21中大體上由連接線表示)而彼此耦接及/或彼此進行電通信。傳信匯流排可取決於處理電路2110之特定應用及總設計約束而包括任何數目個互連匯流排及橋接器。傳信匯流排將各種電路鏈接在一起，使得通信介面2102、儲存媒體2104、使用者介面2106及記憶體器件2108中之每一者耦接至處理電路2110及/或與處理電路2110進行電通信。傳信匯流排亦可鏈接諸如計時源、周邊裝置、電壓調節器及電力管理電路之各種其他電路(未圖示)，其在此項技術中係熟知的且因此將不再予以描述。
通信介面2102可經調適以促進裝置2100之無線通信。舉例而言，通信介面2102可包括經調適以促進相對於網路中之一或多個通信器件雙向地傳達資訊的電路系統及/或程式設計。通信介面2102可耦接至一或多個天線2112以用於在無線通信系統內進行無線通信。通信介面2102可經組態有一或多個單機接收器及/或傳輸器，以及一或多個收發器。在所說明實例中，通信介面2102包括傳輸器2114及接收器2116。
記憶體器件2108可表示一或多個記憶體器件。如所指示，記憶體器件2108可維護開關資訊2118連同由裝置2100使用之其他資訊。在一些實施中，記憶體器件2108及儲存媒體2104被實施為共同記憶體組件。記憶體器件2108亦可用於儲存由裝置2100之處理電路2110或某一其他組件操控的資料。
儲存媒體2104可表示一或多個電腦可讀、機器可讀及/或處理器 可讀器件以用於儲存程式設計，諸如處理器可執行碼或指令(例如，軟體、韌體)、電子資料、資料庫，或其他數位資訊。儲存媒體2104亦可用於儲存由處理電路2110在執行程式設計時操控之資料。儲存媒體2104可為可由一般用途或特殊用途處理器存取之任何可用媒體，包括攜帶型或固定儲存器件、光學儲存器件，及能夠儲存、含有或攜載程式設計之各種其他媒體。
作為實例而非限制，儲存媒體2104可包括以下各者：磁性儲存器件(例如，硬碟、軟碟、磁條)、光碟(例如，緊密光碟(compact disc；CD)或數位影音光碟(digital versatile disc；DVD))、智慧型卡、快閃記憶體器件(例如，卡、棒或隨身碟)、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、可程式化ROM(programmable ROM；PROM)、可抹除PROM(erasable PROM；EPROM)、電可抹除PROM(electrically erasable PROM；EEPROM)、暫存器、抽取式磁碟，及用於儲存可由電腦存取及讀取之軟體及/或指令的任何其他適合媒體。儲存媒體2104可體現於製品(例如，電腦程式產品)中。作為實例，電腦程式產品可包括封裝材料中之電腦可讀媒體。鑒於上文，在一些實施中，儲存媒體2104可為非暫時性(例如，有形)儲存媒體。
儲存媒體2104可耦接至處理電路2110，使得處理電路2110可自儲存媒體2104讀取資訊及將資訊寫入至儲存媒體2104。亦即，儲存媒體2104可耦接至處理電路2110，使得儲存媒體2104至少可由處理電路2110存取，包括如下實例：至少一個儲存媒體與處理電路2110成整體，及/或至少一個儲存媒體與處理電路2110分離(例如，駐留於裝置2100中、在裝置2100外部、橫越多個實體而分佈，等等)。
由儲存媒體2104儲存之程式設計在由處理電路2110執行時致使處理電路2110執行本文中所描述之各種功能及/或處理序操作中之一或 多者。舉例而言，儲存媒體2104可包括經組態以用於調節處理電路2110之一或多個硬體區塊處之操作以及經組態以利用通信介面2102來進行利用其各別通信協定之無線通信的操作。
處理電路2110通常經調適以用於處理，包括執行儲存於儲存媒體2104上之此程式設計。如本文中所使用，術語「程式設計」將被廣泛地認作包括但不限於指令、指令集、資料、代碼、代碼區段、程式碼、程式、子程式、軟體模組、應用程式、軟體應用程式、套裝軟體、常式、次常式、物件、可執行碼、執行線程、程序、函式等等，而無論被稱作軟體、韌體、中間軟體、微碼、硬體描述語言抑或其他。
處理電路2110經配置以獲得、處理及/或發送資料，控制資料存取及儲存，發出命令，且控制其他所要操作。處理電路2110在至少一個實例中可包括經組態以實施由適當媒體提供之所要程式設計的電路系統。舉例而言，處理電路2110可被實施為一或多個處理器、一或多個控制器，及/或經組態以執行可執行程式設計之其他結構。處理電路2110之實例可包括一般用途處理器、數位信號處理器(digital signal processor；DSP)、特殊應用積體電路(application specific integrated circuit；ASIC)、場可程式化閘陣列(field programmable gate array；FPGA)或其他可程式化邏輯組件、離散閘或電晶體邏輯、離散硬體組件，或其經設計以執行本文中所描述之功能的任何組合。一般用途處理器可包括微處理器，以及任何習知處理器、控制器、微控制器或狀態機。處理電路2110亦可被實施為運算組件之組合，諸如DSP與微處理器之組合、數個微處理器、結合DSP核心之一或多個微處理器、ASIC與微處理器，或任何其他數目個變化組態。處理電路2110之此等實例係用於說明，且亦預期在本發明之範疇內的其他適合組態。
根據本發明之一或多個態樣，處理電路2110可經調適以針對本文 中所描述之任何或所有裝置執行特徵、處理序、功能、操作及/或常式中之任一者或全部。如本文中所使用，關於處理電路2110之術語「調適」可指處理電路2110的如下操作中之一或多者：經組態、使用、實施及/或程式化以執行根據本文中所描述之各種特徵的特定處理序、功能、操作及/或常式。
根據裝置2100之至少一個實例，處理電路2110可包括以下各者中之一或多者：用於控制第一開關電路之第一模組2120、用於控制第二開關電路之第二模組2122，及用於控制第三開關電路之第三模組2124。
用於控制第一開關電路之第一模組2120可包括經調適以執行若干功能之電路系統及/或程式設計(例如，儲存於儲存媒體2104上的用於控制第一開關電路之第一模組2126)，該等功能係關於(例如)控制開關電路以將一個晶粒上之電路徑耦接至另一晶粒上之電路徑。在一些態樣中，經由另一晶粒上之另一開關電路而達成此耦接。初始地，用於控制第一開關電路之第一模組2120獲得經接收資訊(例如，自記憶體器件2108、接收器2116或某一其他組件)。舉例而言，用於控制第一開關電路之第一模組2120可接收影響開關電路將如何被控制之指示。在一些實施中，用於控制第一開關電路之第一模組2120識別記憶體器件2108中之記憶體位置，記憶體器件2108儲存該指示且調用彼位置之讀取。在一些實施中，用於控制第一開關電路之第一模組2120處理經接收指示以判定如何控制開關電路。用於控制第一開關電路之第一模組2120接著基於經接收資訊而產生控制開關電路之控制信號。
用於控制第二開關電路之第二模組2122可包括經調適以執行若干功能之電路系統及/或程式設計(例如，儲存於儲存媒體2104上的用於控制第二開關電路之第二模組2128)，該等功能係關於(例如)控制開關電路以將一個晶粒上之電路徑耦接至另一晶粒上之電路徑。在一些 態樣中，經由另一晶粒上之另一開關電路而達成此耦接。初始地，用於控制第二開關電路之第二模組2122獲得經接收資訊(例如，自記憶體器件2108、接收器2116或某一其他組件)。舉例而言，用於控制第二開關電路之第二模組2122可接收影響開關電路將如何被控制之指示。在一些實施中，用於控制第二開關電路之第二模組2122識別記憶體器件2108中之記憶體位置，記憶體器件2108儲存該指示且調用彼位置之讀取。在一些實施中，用於控制第二開關電路之第二模組2122處理經接收指示以判定如何控制開關電路。用於控制第二開關電路之第二模組2122接著基於經接收資訊而產生控制開關電路之控制信號。
用於控制第三開關電路之第三模組2124可包括經調適以執行若干功能之電路系統及/或程式設計(例如，儲存於儲存媒體2104上的用於控制第三開關電路之第三模組2130)，該等功能係關於(例如)控制開關電路以將一個晶粒上之電路徑耦接至另一晶粒上之電路徑。在一些態樣中，經由另一晶粒上之另一開關電路而達成此耦接。初始地，用於控制第三開關電路之第三模組2124獲得經接收資訊(例如，自記憶體器件2108、接收器2116或某一其他組件)。舉例而言，用於控制第三開關電路之第三模組2124可接收影響開關電路將如何被控制之指示。在一些實施中，用於控制第三開關電路之第三模組2124識別記憶體器件2108中之記憶體位置，記憶體器件2108儲存該指示且調用彼位置之讀取。在一些實施中，用於控制第三開關電路之第三模組2124處理經接收指示以判定如何控制開關電路。用於控制第三開關電路之第三模組2124接著基於經接收資訊而產生控制開關電路之控制信號。
如上文所提及，由儲存媒體2104儲存之程式設計在由處理電路2110執行時致使處理電路2110執行本文中所描述之各種功能及/或處理序操作中之一或多者。舉例而言，儲存媒體2104可包括以下各者中之一或多者：用於控制第一開關電路之第一模組2126、用於控制第二 開關電路之第二模組2128，或用於控制第三開關電路之第三模組2130。
實例處理序
圖22說明根據本發明之一些態樣的切換處理序2200。處理序2200可在3D-IC(例如，圖1、圖5、圖6或圖9至圖21中之任一者的3D-IC中之一或多者)內進行，至少部分地在處理電路(例如，圖21之處理電路2110)內進行，處理電路可定位於電子器件、收發器或某一其他適合裝置中。當然，在本發明之範疇內的各種態樣中，可由能夠支援切換操作之任何適合裝置實施處理序2200。
在區塊2202處，在第一開關電路處經由第一信號路徑而接收信號。第一開關電路在位於第一幾何平面內之第一晶粒上。
信號可在不同實施中採取不同形式。在一些態樣中，信號可為測試信號(例如，其被選擇性地路由於第一晶粒與第二晶粒之間)。在一些態樣中，信號可為電力供應電壓信號(例如，+3.5V供應電壓、-3.5V供應電壓等等)。
在區塊2204處，經由第一電路而控制第一開關電路以將信號路由至第二開關電路。第一電路在第一晶粒上。第二開關電路在位於第二幾何平面內之第二晶粒上。第二幾何平面與第一幾何平面不同。
在區塊2206處，經由第二電路而控制第二開關電路以將信號路由至第二信號路徑。第二電路在第二晶粒上。
在一些態樣中，第一電路及第二電路包括邏輯電路。在一些態樣中，第一開關電路及第二開關電路包括類比開關電路系統。
第一晶粒及第二晶粒可以各種方式相對於彼此而定向。在一些狀況下，第二晶粒堆疊於第一晶粒之頂部上。在一些狀況下，第一幾何平面與第二幾何平面平行，而在其他狀況下，其可能不平行。
在一些實施中，信號被路由至至少一個其他晶粒。舉例而言， 處理序2200亦可包括經由第二邏輯電路而控制第二開關電路以將信號路由至第三開關電路，其中第三電路在位於與第一幾何平面及第二幾何平面不同之第三幾何平面內的第三晶粒上。處理序2200可接著包括經由第三邏輯電路而控制第三開關電路以將信號路由至第三信號路徑，其中第三邏輯電路在第三晶粒上。
圖23說明根據本發明之一些態樣的處置故障條件之處理序2300。處理序2300可在3D-IC(例如，圖1、圖5、圖6或圖9至圖21中之任一者的3D-IC中之一或多者)內進行，至少部分地在處理電路(例如，圖21之處理電路2110)內進行，處理電路可定位於電子器件、收發器或某一其他適合裝置中。當然，在本發明之範疇內的各種態樣中，可由能夠支援故障操作之任何適合裝置實施處理序2300。
在區塊2302處，識別第一晶粒上之故障條件。舉例而言，在第一晶粒之組件上執行的診斷測試可能已傳回失效指示。
在區塊2304處，可由於在區塊2302處的故障條件之識別而觸發信號至第二信號路徑之路由(例如，在以上區塊2206處)。
在區塊2306處，在一些實施中，由於在區塊2303處的故障條件之識別而停用第一晶粒。
在區塊2308處，由於在區塊2302處的故障條件之識別，可經由第一電路(例如，邏輯電路)來控制第一開關電路以將信號路由至第二晶粒上之記憶體器件。以此方式，可在停用第一晶粒之前將先前儲存於或存在於第一晶粒上之資訊儲存於記憶體器件中。
結論
諸圖所說明之組件、步驟、特徵及/或功能中之一或多者可被重新配置及/或組合成單一組件、步驟、特徵或功能，或以若干組件、步驟或功能予以體現。在不脫離本文中所揭示之新穎特徵的情況下，亦可添加額外元件、組件、步驟及/或功能。諸圖所說明之裝置、器 件及/或組件可經組態以執行本文中所描述之方法、特徵或步驟中之一或多者。本文中所描述之新穎演算法亦可有效率地實施於軟體中及/或嵌入於硬體中。
應理解，所揭示方法中之步驟的特定次序或階層為例示性處理序之說明。基於設計偏好，應理解，可重新配置方法中之步驟的特定次序或階層。隨附方法請求項以樣本次序呈現各種步驟之元素，且不意謂限於所呈現之特定次序或階層，除非本文中有特定敍述。在不脫離本發明的情況下，亦可添加或不利用額外元件、組件、步驟及/或功能。
雖然可能已關於某些實施及圖而論述本發明之特徵，但本發明之所有實施可包括本文中所論述之有利特徵中之一或多者。換言之，雖然可能已將一或多個實施論述為具有某些有利特徵，但亦可根據本文中所論述之各種實施中之任一者而使用此等特徵中之一或多者。以相似方式，雖然可能已在本文中將例示性實施論述為器件、系統或方法實施，但應理解，此等例示性實施可實施於各種器件、系統及方法中。
又，應注意，至少一些實施已被描述為處理序，該處理序被描繪為流程圖(flowchart/flow diagram)、結構圖或方塊圖。儘管流程圖可將操作描述為依序處理序，但許多操作可被並行地或同時地執行。另外，可重新配置操作之次序。處理序在其操作完成時終止。在一些態樣中，處理序可對應於方法、函式、程序、次常式、子程式等等。當處理序對應於函式時，其終止對應於函式返回至呼叫函式或主函式。本文中所描述之各種方法中之一或多者可由可儲存於機器可讀、電腦可讀及/或處理器可讀儲存媒體中之程式設計(例如，指令及/或資料)部分地或完全地實施，且由一或多個處理器、機器及/或器件執行。
熟習此項技術者將進一步瞭解，結合本文中所揭示之實施而描述的各種說明性邏輯區塊、模組、電路及演算法步驟可被實施為硬體、軟體、韌體、中間軟體、微碼或其任何組合。為了清楚地說明此互換性，上文已大體上在功能性方面描述各種說明性組件、區塊、模組、電路及步驟。此功能性被實施為硬體抑或軟體取決於特定應用及強加於整個系統之設計約束。
在本發明內，詞語「例示性」用以意謂「充當實例、例子或說明」。在本文中被描述為「例示性」之任何實施或態樣未必被認作比本發明之其他態樣較佳或有利。同樣地，術語「態樣」不要求本發明之所有態樣皆包括所論述之特徵、優勢或操作模式。術語「耦接」在本文中用以指兩個物件之間的直接耦接或間接耦接。舉例而言，若物件A實體地觸碰B，且物件B觸碰物件C，則物件A及C仍可被視為彼此耦接，即使其不直接彼此實體地觸碰亦如此。舉例而言，第一晶粒可耦接至封裝中之第二晶粒，即使第一晶粒從未直接實體地與第二晶粒接觸亦如此。術語「電路」及「電路系統」被廣泛地使用，且意欲包括電器件及導體之硬體實施以及資訊及指令之軟體實施兩者，電器件及導體在經連接及組態時使得能夠執行本發明中所描述之功能，但無關於電子電路之類型的限制，資訊及指令在由處理器執行時使得能夠執行本發明中所描述之功能。
如本文中所使用，術語「判定」涵蓋廣泛多種動作。舉例而言，「判定」可包括計算、運算、處理、導出、調查、查找(例如，在表、資料庫或另一資料結構中查找)、確定及其類似者。又，「判定」可包括接收(例如，接收資訊)、存取(例如，存取記憶體中之資料)及其類似者。又，「判定」可包括解析、選擇、挑選、建立及其類似者。
提供先前描述以使得任何熟習此項技術者能夠實踐本文中所描 述之各種態樣。對此等態樣之各種修對於熟習此項技術者而言將顯而易見，且本文中所定義之一般原理可應用於其他態樣。因此，申請專利範圍不意欲限於本文中所展示之態樣，而應符合與申請專利範圍之語言一致的完整範疇，其中參考呈單數形式之元件不意欲意謂「一個且僅一個」(除非有如此特定陳述)，而是「一或多個」。除非另有特定陳述，否則術語「一些」係指一或多個。指項目清單「中之至少一者」的片語係指彼等項目之任何組合，包括單成員。作為實例，「a、b或c中之至少一者」意欲涵蓋：a；b；c；a及b；a及c；b及c；以及a、b及c。一般熟習此項技術者所知或稍後將知到的貫穿本發明而描述的各種態樣之元件的所有結構及功能等效者以引用的方式明確地併入本文中，且意欲由申請專利範圍涵蓋。此外，本文中所揭示之任何內容皆不意欲專用於公眾，而不管申請專利範圍中是否明確地敍述此揭示內容。請求項元素不被認作依據35 U.S.C.§112第六段的規定，除非使用片語「用於……的構件」來明確地敍述該元素，或在方法請求項的狀況下，使用片語「用於……的步驟」來敍述該元素。
因此，在不脫離本發明之範疇的情況下，可在不同實例及實施中實施與本文中所描述及隨附圖式中所展示之實例相關聯的各種特徵。因此，儘管已在隨附圖式中描述及展示某些特定構造及配置，但此等實施僅僅為說明性的且並不限定本發明之範疇，此係因為對所描述實施之各種其他添加及修改以及其刪除對於一般熟習此項技術者而言將顯而易見。因此，本發明之範疇僅由以下申請專利範圍之文字語言及合法等效者判定。
100‧‧‧三維積體電路(3D-IC)
102‧‧‧第一晶粒
104‧‧‧第二晶粒
106‧‧‧開關電路
108‧‧‧電路
110‧‧‧電路徑
112‧‧‧開關電路
114‧‧‧電路
116‧‧‧電路徑
118‧‧‧電路徑

Claims (33)

  1. 一種積體電路，其包含：一第一晶粒，其位於一第一幾何平面內且包含經由一第一信號路徑電耦接至一第一開關電路之一第一電路，其中該第一開關電路包含一第一電壓供應電路，其用於提供一第一電源供應電壓至該第一信號路徑；及一第二晶粒，其位於與該第一幾何平面不同之一第二幾何平面內，該第二晶粒包含經由一第二信號路徑電耦接至一第二開關電路之一第二電路，其中該第二開關電路包含一第二電壓供應電路，其用於獨立於該第一電壓供應電路而提供一第二電源供應電壓至該第二信號路徑，其中該第一開關電路經由一第三信號路徑電耦接至該第二開關電路，及其中該第一開關電路係經組態以控制該第二開關電路及經由該第一信號路徑、該第二信號路徑、及該第三信號路徑而動態地控制該第一電源供應電壓及該第二電源供應電壓。
  2. 如請求項1之積體電路，其中該第二晶粒堆疊於該第一晶粒之頂部上。
  3. 如請求項1之積體電路，其中該第一開關電路及該第二開關電路中之每一者包含一動態可切換開關。
  4. 如請求項1之積體電路，其中：該第一開關電路包含一第一供應電壓控制電路；且該第二開關電路包含一第二供應電壓控制電路。
  5. 如請求項4之積體電路，其中該第一供應電壓控制電路及該第二供應電壓控制電路中之每一者產生複數個供應電壓位準。
  6. 如請求項1之積體電路，其中：該第一開關電路包含耦接至該第一晶粒之該第一信號路徑的一第一電壓位準移位器；且該第二開關電路包含耦接至該第二晶粒之該第二信號路徑的一第二電壓位準移位器。
  7. 如請求項1之積體電路，其中：該第一開關電路包含耦接至該第一晶粒之該第一信號路徑的一第一記憶體器件；且該第二開關電路包含耦接至該第二晶粒之該第二信號路徑的一第二記憶體器件。
  8. 如請求項1之積體電路，其中：該第一開關電路定位於該第一晶粒之一第一周邊處；且該第二開關電路定位於該第二晶粒之一第二周邊處。
  9. 如請求項1之積體電路，其進一步包含：一第三晶粒，其位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內，該第三晶粒包含一第三電路及一第三開關電路，該第三開關電路經由一第四信號路徑電耦接至該第三電路以及經由一第五信號路徑電耦接至該第一開關電路及該第二開關電路。
  10. 如請求項1之積體電路，其中該第一電路及該第二電路包含邏輯電路。
  11. 如請求項1之積體電路，其中該第一開關電路及該第二開關電路包含類比開關電路系統。
  12. 如請求項1之積體電路，其中該第一開關電路及該第二開關電路經組態以使用該第一信號路徑、該第二信號路徑、及該第三信號路徑動態地控制用於該第一電路及該第二電路之一測試信 號。
  13. 一種積體電路，其包含：一第一插入器層，其位於一第一幾何平面內；一第一晶粒層，其堆疊於該第一插入器層上且包含一第一晶粒及一第二晶粒，該第一晶粒包含一第一電路，該第二晶粒包含一第一開關電路，該第一開關電路包含一第一電壓供應電路，其用於提供一第一電源供應電壓至電耦接至該第一電路之該第一信號路徑；一第二插入器層，其位於與該第一幾何平面不同之一第二幾何平面內；及一第二晶粒層，其堆疊於該第二插入器層上且包含一第三晶粒及一第四晶粒，該第三晶粒包含一第二電路，該第四晶粒包含一第二開關電路，，該第二開關電路包含一第二電壓供應電路，其用於獨立於該第一電壓供應電路而提供一第二電源供應電壓至電耦接至該第二電路之該第二信號路徑，其中該第一晶粒層之該第一開關電路經由自該第一晶粒層通過該第二插入器層路由(routed)至該第二晶粒層之一第三信號路徑電耦接至該該第二晶粒層之該第二開關電路，及其中該第一開關電路經組態以控制該第二開關電路及動態地控制該第一電源供應電壓及該第二電源供應電壓。
  14. 如請求項13之積體電路，其中該第一開關電路及該第二開關電路中之每一者包含一動態可切換開關。
  15. 如請求項13之積體電路，其中該第二插入器層堆疊於該第一晶粒層之頂部上。
  16. 如請求項13之積體電路，其中：該第一開關電路包含經組態以將至少一個第一供應電壓供應 至該第一電路之一第一供應電壓控制電路；且該第二開關電路包含經組態以將至少一個第二供應電壓供應至該第二電路之一第二供應電壓控制電路。
  17. 如請求項16之積體電路，其中該至少一個第一供應電壓及該至少一個第二供應電壓中之每一者包含複數個供應電壓位準。
  18. 如請求項13之積體電路，其中：該第二晶粒定位於該第一晶粒層之一第一周邊處；且該第四晶粒定位於該第二晶粒層之一第二周邊處。
  19. 如請求項13之積體電路，其進一步包含：一第三插入器層，其位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內；及一第三晶粒層，其堆疊於該第三插入器層上且包含一第五晶粒及一第六晶粒，該第五晶粒包含一第三電路，該第六晶粒包含一第三開關電路，該第三開關電路電耦接至該第三電路以及該第一開關電路及該第二開關電路。
  20. 如請求項13之積體電路，其中該第一電路及該第二電路包含邏輯電路。
  21. 如請求項13之積體電路，其中該第一開關電路及該第二開關電路包含類比開關電路系統。
  22. 如請求項13之積體電路，其中該第一開關電路及該第二開關電路經組態以使用該第一信號路徑、該第二信號路徑、及該第三信號路徑動態地控制用於該第一電路及該第二電路之一測試信號。
  23. 一種用於切換一信號之方法，其包含：在位於一第一幾何平面內之一第一晶粒之一第一開關電路處經由一第一信號路徑而接收一信號，其中該信號包含來自該第 一開關電路之一第一電壓供應電路之一第一電源供應電壓信號；經由一第一電路而控制該第一開關電路以控制位於與該第一幾何平面不同之一第二幾何平面內的一第二晶粒之一第二開關電路，其中該第二開關電路包含一第二電壓供應電路，其用於獨立於該第一電壓供應電路而提供一第二電源供應電壓至一第二信號路徑；經由該第一電路而控制該第一開關電路以將該信號動態地路由至該第二開關電路；及經由一第二電路而控制該第二開關電路以將該信號及/或該第二電源供應電壓中之至少一者動態地路由至該第二信號路徑。
  24. 如請求項23之方法，其中該第二晶粒堆疊於該第一晶粒之頂部上。
  25. 如請求項23之方法，其進一步包含：識別該第一晶粒之一故障條件；及由於該故障條件之該識別而觸發該信號至該第二信號路徑之該路由。
  26. 如請求項25之方法，其進一步包含：由於該故障條件之該識別而經由該第一電路來控制該第一開關電路以將該信號路由至該第二晶粒之一記憶體器件。
  27. 如請求項25之方法，其進一步包含：由於該故障條件之該識別而停用該第一晶粒。
  28. 如請求項23之方法，其進一步包含：經由該第二電路而控制該第二開關電路以將該信號路由至位於與該第一幾何平面及該第二幾何平面不同之一第三幾何平面內的一第三晶粒之一第三開關電路；及 經由一第三電路而控制該第三開關電路以將該信號路由至一第三信號路徑。
  29. 如請求項23之方法，其中該第一電路及該第二電路包含邏輯電路。
  30. 如請求項23之方法，其中該第一開關電路及該第二開關電路包含類比開關電路系統。
  31. 如請求項23之方法，其進一步包含：經由該第一電路控制該第一開關電路以將一測試信號動態地路由至該第二開關電路；及經由該第二電路控制該第二開關電路以將該測試信號動態地路由至該第二信號路徑。
  32. 一種用於切換一信號之裝置，其包含：一第一晶粒，其位於一第一幾何平面內，該第一晶粒包含耦接至一第一信號路徑之一第一開關電路，其中該第一開關電路包含一第一電壓供應電路，其用於提供一第一電源供應電壓至該第一信號路徑；一第二晶粒，其位於一第一幾何平面內，該第二晶粒包含耦接至一第二信號路徑之一第二開關電路，其中該第二開關電路包含一第二電壓供應電路，其用於獨立於該第一電壓供應電路而提供一第二電源供應電壓至該第二信號路徑；第一構件，其用於控制該第一開關電路以控制該第二開關電路且將該第一電源供應電壓及/或該第二電源供應電壓中之至少一者自該第一信號路徑動態地耦接至該第二開關電路；及第二構件，其用於控制該第二開關電路以將該第一電源供應電壓及/或該第二電源供應電壓中之至少一者動態地耦接至該第二信號路徑。
  33. 如請求項32之裝置，其中該第一構件及該第二構件經組態以使用該第一信號路徑、該第二信號路徑、及在該第一開關電路與該第二開關電路之間的一第三信號路徑動態地控制用於該第一電路及該第二電路之一測試信號。
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