KR20220062022A - 다중 칩 적층 디바이스를 위한 중복성 방식 - Google Patents

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스티브 피 영
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

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Abstract

본 명세서에 설명된 일부 예는 다중 칩 적층 디바이스의 중복성에 관한 것이다. 여기에 설명된 예는 다중 칩 디바이스이다. 다중 칩 디바이스는 수직으로 적층된 칩들을 포함하는 칩 스택을 포함한다. 인접한 칩 쌍은 함께 직접 접속된다. 2개 이상의 칩 각각은 처리 집적 회로를 포함한다. 칩 스택은, 처리 집적 회로의 임의의 부분에 결함이 있는 경우 2개 이상의 칩의 처리 집적 회로의 기능의 서브세트를 동작하도록 구성 가능하다.

Description

다중 칩 적층 디바이스를 위한 중복성 방식
본 개시의 예는 일반적으로 적층 칩(stacked chips)을 포함하는 다중 칩 적층 디바이스에서의 중복성(redundancy)에 관한 것이다.
일부 다중 칩 디바이스에서 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA)의 칩은 공통 기판 또는 인터포저 상에 칩이 배치되는 패키지를 형성하도록 패키징될 수 있다. 칩은 인터포저의 동일한 표면에 나란히 부착될 수 있다. 인터포저는 전형적으로 수동적(예컨대, 트랜지스터와 같은 능동 컴포넌트를 포함하지 않음)이고, 칩들을 서로 결합하기 위한 데이터 경로를 포함한다.
제조 결함으로 인해 다중 칩 디바이스에 통합될 하나 이상의 칩이 동작하지 않을 수 있다. 다중 칩 디바이스의 앞의 예에서 결함 칩은 인터포저에 부착되기 전에 식별되고 폐기될 수 있다. 다중 칩 적층 디바이스의 기술을 개발함에 있어서, 어떤 경우에는, 식별되더라도, 결함 칩이 다중 칩 적층 디바이스에 통합될 수 있으며, 이는 다중 칩 적층 디바이스의 임의의 결함 칩이 다중 칩 적층 디바이스의 결함을 야기할 수 있기 때문에 제조되는 다중 칩 적층 디바이스의 수율을 감소시킬 수 있다.
여기에 설명된 예는 다중 칩 적층 디바이스의 중복성에 관한 것이다. 다중 칩 디바이스는, 예를 들어, 다중 칩 디바이스의 칩들 각각이 디바이스 사양을 충족시키도록 동작 가능한 것을 포함하는 디바이스 사양에 따라 제조될 수 있다. 다중 칩 디바이스는, 다중 칩 디바이스가 또 다른 디바이스 사양, 예를 들어, 동작 가능한 더 적은, 그러나 공통의 칩(또는 그 일부)을 갖는 디바이스 사양에 따라 동작 가능하도록 구성 가능할 수 있다. 이러한 예에서, 하나의 사양에 따라 제조된 결함 다중 칩 디바이스는 다른 사양에 따라 동작하도록 복구(recover)될 수 있다. 추가 예는 결함 디바이스를 복구하는 능력에 기초해 다중 칩 디바이스를 실현하기 위한 기술을 설명한다.
여기에 설명된 예는 다중 칩 디바이스이다. 다중 칩 디바이스는 수직으로 적층된 칩들을 포함하는 칩 스택을 포함한다. 인접한 칩 쌍은 서로 직접 접속된다. 2개 이상의 칩 각각은 처리 집적 회로를 포함한다. 칩 스택은, 처리 집적 회로의 임의의 부분에 결함이 있는 경우 두 개 이상의 칩의 처리 집적 회로의 기능의 서브세트를 동작하도록 구성 가능하다.
여기에 설명된 또 다른 예는 디바이스를 실현하기 위한 방법이다. 칩 스택은 처리 집적 회로의 임의의 부분에 결함이 있을 때 복수의 처리 집적 회로의 기능의 서브세트를 동작시키도록 구성된다. 칩 스택은 수직으로 적층된 칩을 포함한다. 인접한 칩 쌍은 서로 직접 접속된다. 2개 이상의 칩 각각은 처리 집적 회로 각각을 포함한다.
여기에 설명된 또 다른 예는 다중 칩 디바이스이다. 다중 칩 디바이스는 칩을 포함하는 칩 스택을 포함한다. 칩 각각은 집적 회로를 포함한다. 칩 중 적어도 하나는 프로그램 가능 논리 영역을 포함하는 집적 회로를 포함한다. 칩 스택은 칩 스택의 모든 칩 각각의 전체(respective entireties)를 동작하도록 구성 가능하고, 칩 스택의 모든 칩 전체보다 적게 동작하도록 구성 가능하다. 칩 스택이 칩 스택의 모든 칩의 전체보다 적게 동작하도록 구성될 때, 프로그램 가능 논리 영역을 포함하는 집적 회로를 갖는 칩 중 적어도 하나의 프로그램 가능 논리 영역의 적어도 일부가 동작 가능하다. 칩 스택은 구성 데이터를 로드 및 동작하도록 동작 가능하고, 구성 데이터는 칩 스택의 하나 이상의 프로그램 가능 논리 영역에서 동작 가능하다. 칩 스택은 칩 스택의 칩 중 어느 부분이 동작하도록 구성되어 있는지에 관계없이 구성 데이터를 동작하도록 구성 가능하다.
여기에 설명된 또 다른 예는 디바이스를 실현하기 위한 방법이다. 칩의 칩 스택을 포함하는 다중 칩 디바이스가 테스트된다. 칩 각각은 처리 집적 회로를 포함한다. 다중 칩 디바이스는 제1 디바이스 사양에 따라 제조된다. 다중 칩 디바이스가 제1 디바이스 사양에 따라 동작 가능한지 또는 제1 디바이스 사양과는 다른 제2 디바이스 사양에 따라 동작 가능한지는 다중 칩 디바이스를 테스트하는 것에 기초하여 결정된다. 다중 칩 디바이스는 이 결정에 기초하여 제1 디바이스 사양 및 제2 디바이스 사양 중 하나에 따라 동작 가능하도록 프로그램된다.
여기에 설명된 추가 예는 디바이스를 실현하기 위한 방법이다. 다중 칩 스택 디바이스는 제1 사양에 따라 제조된다. 제1 사양은 제1 수의 칩을 포함한다. 제1 수의 칩은 프로그램 가능 논리 영역을 포함하는 집적 회로를 포함하는 적어도 하나의 칩을 포함한다. 다중 칩 스택 디바이스가 테스트된다. 다중 칩 스택 디바이스는 제1 사양 또는 제2 사양에 따라 동작 가능하도록 구성된다. 제2 사양은 제1 수의 칩보다 적은 제2 수의 칩을 포함한다. 제2 수의 칩은 프로그램 가능 논리 영역을 포함하는 집적 회로를 포함하는 적어도 하나의 칩을 포함한다.
여기에 설명된 추가 예는 디바이스를 제조하기 위한 방법이다. 제1 사양에 따라 실현될 다중 칩 디바이스의 제1 목표 수 및 제2 사양에 따라 실현될 다중 칩 디바이스의 제2 목표 수가 획득된다. 제1 사양에 따라 제조될 다중 칩 디바이스의 제1 제조 수는 제1 사양에 따른 제1 목표 수 및 제1 예상 제조 수율에 기초하여 결정된다. 제2 목표 수를 적어도 부분적으로 실현하기 위해 복구 가능한 제1 사양에 따라 제조될 것으로 예상되는 결함 다중 칩 디바이스의 복구된 수가 결정된다. 제2 사양에 따라 제조될 다중 칩 디바이스의 제2 제조 수는 제2 목표 수에서 복구된 개수를 뺀 수치에 기초해 그리고 제2 사양에 따른 제2 예상 제조 수율에 기초하여 결정된다. 다중 칩 디바이스의 제1 제조 수는 제1 사양에 따라 제조된다. 다중 칩 디바이스의 제2 제조 수는 제2 사양에 따라 제조된다.
여기에 설명된 또 다른 예는 디바이스를 제조하기 위한 방법이다. 상이한 사양들에 따라 구현될 다중 칩 디바이스의 각각의 목표 수가 식별된다. 목표 수들 각각이 충족될 때까지 반복적으로: (i) 제조 비용이 가장 높고, 미충족된 잔여 목표 수를 갖는 사양들 중의 사양에 따라 제조될 다중 칩 디바이스의 제조 수가 결정되고, (ii) 이 사양에 따라 제조되고, 적어도 부분적으로 사양들 중의 다른 것들의 다중 칩 디바이스의 각각의 목표 수를 실현하고 충족하기 위해 복구 가능한, 사양에 따라 제조된 결함 다중 칩 디바이스의 각각의 예상 복구 가능 개수가 결정된다. 제조 수를 결정하는 것은 미충족된 잔여 목표 수 및 사양에 따른 예상 제조 수율에 기초한다. 각 제조 수의 다중 칩 디바이스는 사양에 따라 제조된다.
상기 기재된 피처(features)가 상세하게 이해될 수 있도록, 위에서 간략하게 요약된 보다 구체적인 설명은 예시적인 구현을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면에 도시되어 있다. 그러나 첨부된 도면은 전형적인 예시적인 구현 예만을 나타내므로 그 범위를 제한하는 것으로 간주되어서는 안된다는 점에 유의해야 한다.
도 1은 일부 예에 따른 다중 칩 디바이스의 구조물이다.
도 2는 일부 예에 따른 도 1의 다중 칩 디바이스를 형성하는 방법의 흐름도이다.
도 3은 일부 예에 따른 다중 칩 디바이스에서 칩의 프로그램 가능 논리 영역을 비활성화하는 개략도이다.
도 4는 일부 예에 따른 복구 방식을 허용할 수 있는 다수의 예시적인 다중 칩 디바이스 사양을 나타내는 도면이다.
도 5는 일부 예에 따른 다중 칩 디바이스의 프로그램 가능 논리 영역(들)의 서브영역(sub-regions)을 비활성화하는 개략도이다.
도 6은 일부 예에 따른 다중 칩 디바이스의 프로그램 가능 논리 영역(들)의 서브영역을 비활성화하는 개략도이다.
도 7은 일부 예에 따른 칩 상의 그리고 슬리버들(slivers) 간의 칩 간 브리지(inter-chip bridges)의 회로 개략도를 도시한다.
도 8은 일부 예에 따른 다중 칩 디바이스를 실현하기 위한 방법의 흐름도이다.
도 9는 일부 예에 따른 다중 칩 디바이스를 실현하기 위한 방법의 흐름도이다.
이해를 돕기 위해, 가능하다면 동일한 참조 번호들은 도면들에 공통인 동일한 요소들을 나타내기 위해 사용되고 있다. 하나의 예의 요소들이 다른 예에 유리하게 통합될 수 있는 것으로 고려된다.
이하, 도면을 참조하여 다양한 특징이 설명된다. 도면들은 축척대로 도시되거나 도시되지 않을 수도 있고 유사한 구조들 또는 기능들의 요소들은 도면들 전체에 걸쳐 동일한 참조 번호들로 나타낸다는 것을 유의해야 한다. 도면은 피처의 설명을 용이하게 하도록 의도되는 것에 불과하다는 점에 유의해야 한다. 이들은 철저한 설명 또는 청구항들의 범위에 대한 제한으로서 의도되지 않는다. 또한, 도시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정 예와 관련하여 설명된 양상 또는 이점은 반드시 그 예에 제한되는 것은 아니며, 도시되지 않았거나 명시적으로 설명되지 않은 경우에도 임의의 다른 예에서 실시될 수 있다.
여기에 설명된 예는 다중 칩 적층 디바이스의 중복성에 관한 것이다. 다중 칩 디바이스는 칩 스택을 포함할 수 있다. 다중 칩 디바이스는, 예를 들어, 다중 칩 디바이스의 칩들 각각이 디바이스 사양을 충족시키도록 동작 가능한 것을 포함하는 디바이스 사양에 따라 제조될 수 있다. 그러나 제조의 결과로서, 다중 칩 디바이스의 칩 중 하나 이상은 전체 또는 일부에 결함이 있을 수 있다. 다중 칩 디바이스는, 다중 칩 디바이스가 또 다른 디바이스 사양, 예를 들어, 동작 가능한 더 적은, 그러나 공통의 칩(또는 그 일부)을 갖는 디바이스 사양에 따라 동작 가능하도록 구성 가능할 수 있다. 본 명세서에 설명된 일부 예에서, 결함 부분을 갖는 칩 전체는 다중 칩 디바이스를 구성함으로써 비활성화될 수 있다. 일부 예에서, 결함 있는 다양한 부분들은 비활성화될 수 있는 반면 칩의 다른 기능적 부분은 다중 칩 디바이스를 구성함으로써 동작하도록 구성된다. 이러한 예에서, 하나의 사양에 따라 제조된 결함 다중 칩 디바이스는 다른 사양에 따라 동작하도록 복구될 수 있다.
일부 예는 결함 디바이스를 복구하는 능력에 기초해 다중 칩 디바이스를 실현하기 위한 기술을 설명한다. 표시된 바와 같이, 하나의 디바이스 사양에 따라 제조된 일부 다중 칩 디바이스는 또 다른 디바이스 사양에 따라 동작하도록 복구될 수 있으므로, 다른 디바이스 사양에 따라 동작 가능하도록 복구된 다중 칩 디바이스는 다른 디바이스 사양에 따라 제조된 다중 칩 디바이스의 수를 감소시킬 수 있다. 따라서, 다른 디바이스 사양에 따라 제조되야 하는 다중 칩 디바이스의 수를 감소시킴으로써 제조 비용이 감소될 수 있다.
본 명세서에 설명된 다양한 예는 예를 들어, 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA)를 위한 것과 같은, 프로그램 가능 논리 영역을 갖는 다중 칩 디바이스의 칩과 관련하여 설명된다. 여기에 설명된 개념은 임의의 집적 회로를 갖는 다중 칩 디바이스의 칩으로 확장될 수 있다. 예를 들어, 다중 칩이 프로세서, 메모리, 또는 주문형 집적 회로(application specific integrated circuit; ASIC)가 될 수 있는 임의의 다른 회로를 갖는 경우 중복성이 구현될 수 있다. 본 명세서에 사용된 바와 같이, "처리 집적 회로"는, 단순히 데이터를 저장하는 메모리 및 메모리에 보조적인 임의의 회로(예컨대, 메모리 제어기, 어드레스 디코더 등)와는 반대로, 데이터를 처리하거나 조작할 수 있고, 그리고/또는 처리하거나 조작하도록 구성되고, 그리고/또는 처리하거나 조작하도록 구성 가능한 회로를 포함하는 집적 회로를 지칭한다. 처리 집적 회로는 데이터를 처리하거나 조작할 수 있고, 그리고/또는 처리하거나 조작하도록 구성되고, 그리고/또는 처리하거나 조작하도록 구성 가능한 회로에 추가하여 메모리를 포함할 수 있다. 집적 회로를 처리하는 예는 프로그램 가능 논리 영역(예컨대, FPGA), 프로세서(예컨대, 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU) 등), ASIC 등, 또는 이들의 조합을 포함하는 집적 회로를 포함한다.
도 1은 일부 예에 따른 다중 칩 디바이스의 구조이다. 도 1에 도시된 다중 칩 디바이스는 본 명세서에 설명된 다양한 예의 양상의 설명 및 이해를 용이하게 하기 위한 것이다. 다양한 다른 다중 칩 디바이스는 다른 구조, 다른 수의 칩, 추가 컴포넌트 등을 가질 수 있다.
다중 칩 디바이스는 제1 칩(102), 제2 칩(104), 제3 칩(106), 및 제4 칩(108)을 포함한다. 일반적으로, 칩(102-108)은 적층되어 다중 칩 디바이스에서 칩 스택을 형성한다. 칩(102-108)은 일부 예에서 활성 다이-온-활성 다이(Active die-on-Active die; AoA) 디바이스를 형성하도록 적층된다. 아래에 설명되는 것과 같은 일부 예에서, 더 많거나 더 적은 칩이 칩 스택에 포함될 수 있다. 예를 들어, 제2 칩(104) 및/또는 제3 칩(106) 중 하나 이상이 제거되거나 칩 스택으로 추가될 수 있다.
칩(102-108) 각각은 반도체 기판(112) 및 각각의 반도체 기판(112)의 전면 상의 전면 유전체층(들)(114)을 포함한다. 전면 유전체층(들)(114)은 집적 회로 내의 다양한 컴포넌트들을 전기적으로 접속할 수 있는, 내부에 형성된 금속화부(예컨대, 금속 라인들 및/또는 비아들)(예시되지만 구체적으로는 번호가 매겨지지 않음)를 포함한다. 칩(102-106) 각각은 각각의 반도체 기판(112)의 후면 상의 후면 유전체층(들)(116)을 포함한다. 후면 유전체층(들)(116)은 집적 회로 내의 다양한 컴포넌트들을 전기적으로 접속할 수 있는 내부에 형성된 금속화부(예컨대, 금속 라인들 및/또는 비아들)(예시되지만, 구체적으로는 번호가 매겨지지 않음)를 포함한다. 칩들(102-108)의 각각의 반도체 기판(112)은 예를 들어, 각각의 반도체 기판(112)의 전면 표면 상에 그리고/또는 전면 표면에 형성된 트랜지스터(118)를 포함한다. 트랜지스터(118) 및 임의의 다른 컴포넌트는 전면 유전체층(들)(114)의 금속화부에 접속될 수 있다. 각각의 칩(102-106)의 각각의 반도체 기판(112)은 자신을 관통하는 후면 관통 기판 비아(TSV(s))(120)를 가지며, 이는 전면 유전체층(들)(114) 내의 금속화부를 각각의 칩(102-106)의 후면 유전체층(들)(116) 내의 금속화부에 전기적으로 접속할 수 있다.
전면 본드 패드(122)는 각각의 반도체 기판(112)으로부터 원위인(distal) 외부 표면에서 칩(102-108)의 각각의 전면 유전체층(들)(114)에 형성된다. 전면 본드 패드(122)는 각각의 전면 유전체층(들)(114)의 금속화부에 접속된다. 후면 본드 패드(124)는 각각의 반도체 기판(112)으로부터 원위인 외부 표면에서 칩(104, 106)의 각각의 후면 유전체층(들)(116)에 형성된다. 후면 본드 패드(124)는 각각의 후면 유전체층(들)(116)의 금속화부에 접속된다.
칩(102-108)은 (예컨대, 금속 대 금속 및 산화물 대 산화물 본딩을 사용하는 하이브리드 본딩에 의해) 함께 본딩된다. 제1 칩(102)의 전면 본드 패드(122) 및 전면 유전층(들)(114)의 외면이 제2 칩(104)의 전면 본드 패드(122) 및 전면 유전층(들)(114)의 외면에 본딩되도록, 제1 칩(102)은 제2 칩(104)에 전면에서 전면으로 본딩된다. 제2 칩(104)의 후면 본드 패드(124) 및 후면 유전층(들)(116)의 외면이 제3 칩(106)의 전면 본드 패드들(122) 및 전면 유전층(들)(114)의 외면에 본딩되도록, 제2 칩(104)은 제3 칩(106)에 후면에서 전면으로 본딩된다. 제3 칩(106)의 후면 본드 패드들(124) 및 후면 유전층(들)(116)의 외면이 제4 칩(108)의 전면 본드 패드들(122) 및 전면 유전층(들)(114)의 외면에 본딩되도록, 제3 칩(106)은 제4 칩(108)에 후면에서 전면으로 본딩된다.
다른 본딩 배열이 구현될 수 있다. 다른 예에서, 칩(102-108)은 (예컨대, 미니범프, 솔더 등과 같은) 외부 커넥터를 사용하여 함께 부착될 수 있다. 일부 예에서, 칩(102-108) 중 일부는 외부 커넥터에 의해 함께 부착될 수 있는 반면 칩 중 다른 것은 외부 커넥터를 사용하지 않고 함께 본딩될 수 있다. 본딩 및 외부 커넥터 사용의 임의의 순열이 구현될 수 있다.
외부 커넥터 본드 패드(126)(예컨대, 알루미늄 패드)는 칩(102)의 반도체 기판(112)으로부터 원위인 외부 표면에서 칩(102)의 후면 유전체층(들)(116)에 형성된다. 외부 커넥터 본드 패드(126)는 칩(102)의 후면 유전체층(들)(116)의 금속화부에 접속된다. 패시베이션층(128)은 칩(102)의 반도체 기판(112)으로부터 원위인 외부 표면 상에 형성되며, 패시베이션층(128)을 관통하는 각각의 개구가 외부 커넥터 본드 패드(126)를 노출시킨다. 외부 커넥터 130(예컨대, 제어된 붕괴 칩
접속(controlled collapse chip connection; C4), 미니범프 등)은 패시베이션층(128)의 개구를 관통해 각각의 외부 커넥터 본드 패드(126) 상에 형성된다.
외부 커넥터(130)는 패키지 기판에 부착될 수 있다. 패키지 기판은 예를 들어, 인쇄 회로 기판(printed circuit board; PCB)에 추가로 부착되어 패키지 기판(및 따라서 다중 칩 디바이스)을 PCB에 부착할 수 있다. 다양한 다른 컴포넌트가 다중 칩 디바이스에 포함될 수 있다. 예를 들어, 인터포저, 봉합재(예컨대, 몰딩 컴파운드, MUF 등) 등은 다중 칩 디바이스에 포함될 수 있다. 당업자는 다중 칩 디바이스에 대해 이루어질 수 있는 다양한 수정을 쉽게 상상할 것이다.
도 2는 도 1의 다중 칩 디바이스를 형성하는 방법의 흐름도이다. 도 2의 방법의 처리가 일반적으로 설명되며, 당업자는 수행될 수 있는 보다 구체적인 처리를 쉽게 이해할 것이다. 보다 구체적인 처리는 칩으로 싱귤레이팅될, 기판 상의 집적 회로를 형성하기 위한 임의의 반도체 처리에 따를 수 있다.
블록(202)에서, 각각의 기판(예컨대, 웨이퍼) 상의 칩의 전면 처리가 수행된다. 예를 들어, 각각의 반도체 기판(112)(예컨대, 웨이퍼)의 전면 처리는 반도체 기판(112)의 전면 내 및/또는 전면 상에 디바이스(예컨대, 트랜지스터(118))를 형성하는 것, 및 반도체 기판(112)의 전면 상에 금속화부 및 전면 본드 패드(122)를 갖는 전면 유전체층(들)(114)을 형성하는 것을 포함할 수 있다. 다수의 제1 칩(102)은 제1 기판 상에 형성될 수 있다. 다수의 제2 칩(104)은 제2 기판 상에 형성될 수 있다. 다수의 제3 칩(106)은 제3 기판 상에 형성될 수 있다. 다수의 제4 칩(108)은 제4 기판 상에 형성될 수 있다.
블록(204)에서, 제1 칩 및 제2 칩의 각각의 기판(예컨대, 제1 기판 및 제2 기판)은 예를 들어, 도 1에 도시된 전면 대 전면 본딩과 같이 함께 본딩된다. 본딩은 기판(예컨대, 웨이퍼) 수준에서 수행될 수 있다. 본딩은 예를 들어, 제1 기판의 전면 본딩 패드(122)를 제2 기판의 전면 본딩 패드(122)에 본딩하는 것과, 제1 기판의 전면 유전층(들)(114)의 외면을 제2 기판의 전면 유전층(들)(114)의 외면에 본딩하는 것과 같은 하이브리드 본딩일 수 있다.
블록(206)에서, 제2 칩의 반도체 기판(112)(예컨대, 제2 기판의 반도체 기판(112))은 후면으로부터 박형화된다. 박형화는 화학 기계적 연마(chemical mechanical polish; CMP) 또는 다른 적절한 프로세스에 의해 수행될 수 있다. 블록(208)에서, 제2 기판 상의 제2 칩의 후면 처리가 수행된다. 후면 처리는 제2 기판의 반도체 기판(112)을 관통해 후면 TSV(120)를 형성하는 것과, 제2 기판의 전면 유전체층(들)(114)에서 금속화부에 접속하는 것을 포함할 수 있다. 후면 처리는 반도체 기판(112)의 후면 상에 금속화부 및 후면 본드 패드(124)를 갖는 후면 유전체층(들)(116)을 형성하는 것을 더 포함할 수 있다. 후면 유전체층(들)(116)의 금속화부는 후면 TSV(120)를 관통해 제2 기판의 전면 유전체층(들)(114)의 금속화부에 접속될 수 있다.
블록(210)에서, 제2 칩 및 제3 칩의 각각의 기판(예컨대, 제2 기판 및 제3 기판)은 예를 들어, 도 1에 도시된 (제2 기판의) 후면에서 (제3 기판의) 전면으로의 본딩과 같이 함께 본딩된다. 본딩은 기판(예컨대, 웨이퍼) 수준에서 수행될 수 있다. 본딩은 예를 들어, 제2 기판의 후면 본딩 패드(122)를 제3 기판의 전면 본딩 패드(122)에 본딩하는 것과, 제2 기판의 후면 유전층(들)(114)의 외면을 제3 기판의 전면 유전층(들)(114)의 외면에 본딩하는 것과 같은 하이브리드 본딩일 수 있다.
블록(212)에서, 제3 칩의 반도체 기판(112)(예컨대, 제3 기판의 반도체 기판(112))은 블록(206)과 같이 후면으로부터 박형화된다. 블록(214)에서, 블록(208)과 같이 제3 기판 상의 제3 칩의 후면 처리가 수행된다. 블록(216)에서, 제3 칩 및 제4 칩의 각각의 기판(예컨대, 제3 기판 및 제4 기판)은 블록(210)과 같이 예를 들어, 도 1에 도시된 (제3 기판의) 후면에서 (제4 기판의) 전면으로의 본딩과 같이 함께 본딩된다.
블록(218)에서, 제1 칩의 반도체 기판(112)(예컨대, 제1 기판의 반도체 기판(112))은 블록(206)과 같이 후면으로부터 박형화된다. 블록(220)에서, 블록(208)과 같이, 제1 기판 상의 제1 칩의 후면 처리가 수행된다. 제1 칩의 후면 처리는 외부 커넥터 본드 패드(126), 패시베이션층(128), 및 외부 커넥터(130)를 형성하는 것을 더 포함할 수 있다. 블록(222)에서, 본딩된 기판은 형성된 개별 다중 칩 디바이스들을 분리하기 위해 (예컨대, 쏘잉에 의해) 싱귤레이팅된다. 각각의 다중 칩 디바이스는 도 1에 도시된 바와 같을 수 있다.
일부 예에 따르면, 칩(102-108) 중 다수의 칩은 각각의 칩(102-108) 상에 형성된 동일한 집적 회로(IC)(예컨대, 동일한 처리 IC)를 갖는다. 따라서, 칩(102-108) 중 이러한 다수의 칩은, 어떤 경우에는, 개별적으로 각각의 칩보다 더 크고, 집단적인 IC를 형성할 수 있고, 그리고/또는 어떤 경우에는, 칩(102-108) 중 하나 이상은 디바이스 복구를 위해 중복될 수 있다. 예를 들어, 제2 칩(104), 제3 칩(106), 및 제4 칩(108)이 동일한 IC를 갖는다면, 이들 칩 중 임의의 하나 이상은 다중 칩 디바이스 내에서 중복성을 허용할 수 있다. 예를 들어, 칩(102-108) 중 다수의 칩 중 하나에 불량이 있는(faulty) 경우, 칩(102-108) 중 이러한 다수의 칩 중 중복된 다른 칩이, 예를 들어, 전력 게이팅, 스위칭, 및/또는 구성 데이터에 의해 불량 칩 대신에 사용되거나 활성화될 수 있다. 더욱이, 칩(102-108) 중 다수의 칩이 동일한 IC를 갖지 않는 경우에도, 다중 칩 디바이스는, 이러한 IC의 임의의 부분에 결함이 있는 경우 칩(102-108)의 IC의 기능의 서브세트를 동작하도록 구성 가능할 수 있다.
예로서, 제1 칩(102)은 상호접속 IC를 가질 수 있고, 칩(104-108) 각각은 동일한 프로그램 가능 IC를 가질 수 있다. 칩(102-106) 각각은 칩 스택에서 수직으로 지향 신호 및 전력을 수용하기 위해 칩(102-106)의 각각의 반도체 기판(112)을 관통하는 TSV들을 포함한다. 제1 칩(102) 상의 상호접속 IC는 칩 스택에서 수평으로 그리고 나서 수직으로 신호 및 전력을 라우팅하고 지향할 수 있다. 상호접속 IC는 다양한 서브시스템을 더 포함할 수 있으며 SoC(System-on-Chip)일 수 있다. 예를 들어, 상호접속 IC는 (예컨대, 처리 시스템의 제어기(예컨대, 임의의 제어 논리를 포함할 수 있음)에 의해) 무엇보다도 칩(104-108)의 프로그램 가능 IC의 구성 또는 프로그래밍을 제어할 수 있는 처리 시스템을 포함할 수 있다. 또한, 상호 접속 IC는 NoC(Network-on-Chip), 입출력 블록(예컨대, XPIO(eXtreme Performance Input/Output), MGT(multi-gigabit transceiver), HBM(high bandwidth memory) 인터페이스, PCI(peripheral component interconnect express) 인터페이스, CCIX(cache coherent interconnect for accelerator) 인터페이스, ADC(Analog-to-Digital Converter), DAC(Digital-to-Analog Converter), 등), 및/또는 임의의 IP(intellectual property) 하드 블록(예컨대, 메모리 제어기(예컨대, DDR(double data rate) 메모리 제어기, HBM(high bandwidth memory) 메모리 제어기 등), PCIe 블록, CCIX 블록, 이더넷 코어, FEC(forward error correction) 블록 등)을 가질 수 있다.
칩(104-108)의 프로그램 가능 IC는 프로그램 가능 논리 영역을 포함할 수 있다. 프로그램 가능 논리 영역은 구성 가능 논리 블록(configurable logic block; CLB), 룩업 테이블(look-up table; LUT), 랜덤 액세스 메모리 블록(random access memory block; BRAM), 울트라 RAM(Ultra RAM; URAM), 입/출력 블록(input/output block; IOB), 디지털 신호 처리 블록(digital signal processing block; DSP), 클록 관리자 및/또는 지연 고정 루프(delay lock loop; DLL)를 포함하는 프로그램 가능 논리 요소를 포함할 수 있다. 일부 아키텍처에서, 프로그램 가능 논리 영역은 프로그램 가능 논리 요소의 열을 포함할 수 있으며, 여기서 각 열은 단일 유형의 프로그램 가능 논리 요소(예컨대, CLB 열, BRAM 열 등)를 포함한다. 프로그램 가능 논리 요소는 하나 이상의 연관된 프로그램 가능 상호 접속 요소를 가질 수 있다. 예를 들어, 일부 아키텍처에서, 프로그램 가능 논리 영역은 프로그램 가능 논리 요소의 각 열과 연관되고 인접하는 프로그램 가능 상호 접속 요소의 열을 포함한다. 그러한 예에서, 각각의 프로그램 가능 상호접속 요소는 인접 열의 연관된 프로그램 가능 논리 요소에 접속되고 동일한 열 내의 인접 프로그램 가능 상호접속 요소에 접속된다. 프로그램 가능 상호 접속 요소의 상호 접속된 열은 프로그램 가능 논리 영역 내에서 글로벌 라우팅 네트워크를 형성할 수 있다. 일부 예에서, 프로그램 가능 IC는 제어기(부트 판독 전용 메모리(read-only memory; ROM)를 포함함) 및 NoC를 포함할 수 있다. 제어기는 ROM을 판독하여 각각의 프로그램 가능 IC가, 예를 들어, 시스템-레벨 구성을 위한 제1 칩(102)의 상호접속 IC로부터 구성 데이터를 수신하도록 허용하는 베이스 구성으로 구성할 수 있다.
일부 예에 따르면, 하나 이상의 칩 또는 그 일부에 결함이 있는 경우, 다중 칩 디바이스는 결함이 있는 임의의 칩 또는 그 일부를 비활성화하고 잔여 칩 또는 일부를 동작함으로써 여전히 동작할 수 있다. 예를 들어, 다중 칩 디바이스 내의 다수의 칩이 각각 프로그램 가능 논리 영역을 가지고 있을 경우, 그리고 임의의 프로그램 가능 논리 영역에 결함 또는 불량이 있을 경우, 해당 칩의 전체 프로그램 가능 논리 영역은 비활성화될 수 있는 반면, 다른 칩의 프로그램 가능 논리 영역은 동작 가능할 수 있다. 일부 예에서, 다중 칩 디바이스 내의 다수의 칩이 각각 프로그램 가능 논리 영역을 가질 경우, 그리고 임의의 프로그램 가능 논리 영역의 일부에 결함 또는 불량이 있을 경우, 해당 칩의 프로그램 가능 논리 영역의 해당 부분은 비활성화될 수 있는 반면, 다른 칩들의 프로그램 가능 논리 영역들 및 해당 칩의 프로그램 가능 논리 영역의 잔여 부분(들)은 동작 가능할 수 있다.
도 3은 일부 예에 따른 다중 칩 디바이스 내의 칩의 프로그램 가능 논리 영역을 비활성화하는 개략도이다. 제1 칩(102)은 상호접속부(302)를 포함한다. 제2 칩(104), 제3 칩(106), 및 제4 칩(108)은 각각 프로그램 가능 논리 영역(304-1, 304-2, 304-3)(개별적으로 또는 집합적으로, 프로그램 가능 논리 영역(들)(304))을 포함한다. 상호접속부(302)는 (예컨대, 처리 시스템의) 제어기(303)를 포함하고, 프로그래밍 상호접속(306)(예컨대, 구성 프레임(CFRAME) 상호 접속부)에 의해 프로그램 가능 논리 영역(304) 각각에 통신 가능하게 접속된다. 예를 들어, 제어기(303)는 프로그래밍 상호접속부(306)를 통해 프로그램 가능 논리 영역(304) 각각에 구성 데이터를 전달할 수 있다. 일부 예에서, 칩(102-108) 각각 또는 이들의 임의의 서브세트는 통신 구성 데이터의 제어가 다중 칩 디바이스 전체에 분산될 수 있도록 제어기를 포함할 수 있다. 칩(102-108) 각각은 접속부(308)를 통해 인접 칩에 통신 가능하게 접속된다.
도 3에서, 제3 칩(106)의 프로그램 가능 논리 영역(304-2)은 결함 또는 불량이 있는 것으로 도시되어 있다. 다른 예에서, 프로그램 가능 논리 영역(들)(304) 중 임의의 것에 결함 또는 불량이 있을 수 있다. 다중 칩 디바이스를 형성(예컨대, 도 2의 처리)한 후, 다중 칩 디바이스는 예를 들어, 프로그램 가능 논리 영역(304) 중 어느 하나에 결함 또는 불량이 있는지 식별하기 위해 기능에 대해 테스트될 수 있다. 충분한 수의 프로그램 가능 논리 영역(304)이 기능하는(functional) 경우(예컨대, 결함 또는 불량이 없음), 다중 칩 디바이스는 기능하는 다수의 프로그램 가능 논리 영역(304)을 포함하는 것으로서 동작될 수 있다. 제1 칩(102)의 제어기(303)는, 어느 프로그램 가능 논리 영역(304)이 기능하고 그리고/또는 불량 또는 결함이 있는지를 나타내도록 프로그램될 수 있는 메모리(예컨대, eFuse)를 포함할 수 있다. 제어기(303)는 프로그램된 메모리에 기초하여 프로그래밍 상호접속부(306)를 통해 구성 데이터를 기능적 프로그램 가능 논리 영역(304)에 응답적으로 분배할 수 있다. 추가적으로, 전력 게이팅은 제어기(303)를 사용하여 구현되어 프로그램 가능 논리 영역(304) 및/또는 불량 또는 결함이 있는 대응하는 칩에 의한 전력 소비를 감소 또는 제거할 수 있다. 이 예에서, 결함 칩 전체, 또는 칩의 결함 있는 프로그램 가능 논리 영역(304) 전체가 비활성화되는 반면, 기능적 프로그램 가능 논리 영역(304) 전체는 동작 가능한 상태로 유지된다.
설명된 바와 같이 다중 칩 디바이스에 의해 구현된 프로그램 가능 논리 디바이스(예컨대, FPGA)의 맥락에서, 사용자 설계는 프로그램 가능 논리 영역(304)에서 구현될 수 있다. 어떤 프로그램 가능 논리 영역(304)이 기능하거나 불량 또는 결함이 있는지는 사용자 설계에 대해 명백(transparent)하다. 예를 들어, 도 3의 맥락에서, 다중 칩 디바이스는 2개의 프로그램 가능 논리 영역(304)(예컨대, 프로그램 가능 논리 영역(304-1, 304-3))이 다중 칩 디바이스의 칩 스택 내에서 인접하는 것처럼(예컨대, 프로그램 가능 논리 영역(304)이 각각 제2 칩(104) 및 제3 칩(106)에 있는 것처럼) 2개의 프로그램 가능 논리 영역(304)에서 사용자 설계를 구현할 수 있다. 제1 칩(102)의 제어기(303)는 사용자 설계가 중간의 결함 프로그램 가능 논리 영역(304-2)을 인식하지 않고 중간의 결함 프로그램 가능 논리 영역(304-2)을 수용하도록 프로그램 가능 논리 영역(304)에 대해 구성 데이터를 분배하도록 구성된다.
도 4는 일부 예에 따른 복구 방식을 허용할 수 있는 다수의 예시적인 다중 칩 디바이스 사양을 나타내는 도면(400)이다. 도 4는 다중 칩 디바이스의 4개의 디바이스 사양(402, 404, 406, 408)을 도시한다. 디바이스 사양(402-408)은 설명의 편의를 위해 단일 평면에 예시되어 있지만, 일반적으로 도 1에 도시된 바와 같이 다중 칩 디바이스로 구성될 수 있다(비록 아마도 상이한 개수들의 칩을 가질 지라도).
예시된 바와 같이, 디바이스 사양(402-408)은 상이한 사양들에 걸쳐 동일한 베이스 칩(410)을 포함한다. 베이스 칩(410)은 예를 들어, 도 1의 제1 칩(102)일 수 있고, 예를 들어, 도 3과 관련하여 설명된 상호접속부(302) 및 제어기(303)를 포함할 수 있다. 디바이스 사양(402)은 단일 패브릭 칩(single fabric chip)(412)을 포함한다. 패브릭 칩(412)은 도 1의 제2 칩(104), 제3 칩(106), 및 제4 칩(108) 중 임의의 것일 수 있으며, 예를 들어, 도 3과 관련하여 설명된 프로그램 가능 논리 영역(304)을 포함할 수 있다. 디바이스 사양(404)은 2개의 패브릭 칩(414, 416)을 포함한다. 패브릭 칩(414, 416)은 도 1의 제2 칩(104), 제3 칩(106) 및 제4 칩(108) 중 임의의 것일 수 있고 각각은 예를 들어, 도 3과 관련하여 설명된 프로그램 가능 논리 영역(304)을 포함할 수 있다. 디바이스 사양(406)은 3개의 패브릭 칩(418, 420, 422)을 포함한다. 패브릭 칩(418, 420, 420)은 도 1의 제2 칩(104), 제3 칩(106), 및 제4 칩(108) 중 임의의 것일 수 있으며, 예를 들어, 도 3과 관련하여 설명된 프로그램 가능 논리 영역(304)을 포함할 수 있다. 디바이스 사양(408)은 하나의 패브릭 칩(424) 및 가속기 칩(426)(예컨대, 패브릭 칩(424)과는 다름)을 포함한다. 패브릭 칩(424)은 도 1의 제2 칩(104) 및 제3 칩(106) 중 임의의 것일 수 있으며, 예를 들어, 도 3과 관련하여 설명된 프로그램 가능 논리 영역(304)을 포함할 수 있다. 가속기 칩(426)은 다중 칩 디바이스에서 물리적으로 패브릭 칩(424) 위에 있으며, 도 1의 제3 칩(106) 또는 제4 칩(108)일 수 있다. 패브릭 칩(412-424)은 각각 동일한 집적 회로를 갖는다.
주어진 디바이스 사양에 따라 제조된 다중 칩 디바이스는 그 사양의 칩들이 순차적으로 적층된 것을 포함한다. 예를 들어, 디바이스 사양(402)에 따라 제조된 다중 칩 디바이스는 제1 칩(예컨대, 베이스 칩(410)) 및 임의의 다른 칩 없이 제1 칩 상에 적층된 제2 칩(예컨대, 패브릭 칩(412))을 갖는다. 예를 들어, 디바이스 사양(404)에 따라 제조된 다중 칩 디바이스는 임의의 다른 칩 없이, 제1 칩(예컨대, 베이스 칩(410), 제1 칩 상에 적층된 제2 칩(예컨대, 패브릭 칩(414)), 및 제2 칩 상에 적층된 제3 칩(예컨대, 패브릭 칩(416))을 갖는다. 추가 예로서, 디바이스 사양(406)에 따라 제조된 다중 칩 디바이스는 임의의 다른 칩 없이, 제1 칩(예컨대, 베이스 칩(410)), 제1 칩 상에 적층된 제2 칩(패브릭 칩(418)), 제2 칩 상에 적층된 제3 칩(예컨대, 패브릭 칩(420)), 및 제3 칩 상에 적층된 제4 칩(예컨대, 패브릭 칩(422))을 갖는다.
(예컨대, 도 1의 맥락에서, 제1 칩(102)이 베이스 칩(410)이고, 제2 칩(104)은 패브릭 칩(424)이며, 제3 칩(106)은 가속기 칩(426)이 되도록) 다중 칩 디바이스가 디바이스 사양(408)에 따라 제조된다고 가정한다. 가속기 칩(426)에 결함 또는 불량이 있거나, 동작 가능하지 않고, 베이스 칩(410)과 패브릭 칩(424)이 동작 가능한 경우, 다중 칩 디바이스는 베이스 칩(410) 및 단일 패브릭 칩(412)(예컨대, 프로그램 가능 논리 영역 또는 패브릭의 단일 층)을 갖는 디바이스 사양(402)을 구현할 수 있다.
(예컨대, 도 1의 맥락에서, 제1 칩(102)이 베이스 칩(410)이고, 제2 칩(104), 제3 칩(106) 및 제4 칩(108)이 각각 패브릭 칩(418, 420, 422)이 되도록) 다중 칩 디바이스가 디바이스 사양(406)에 따라 제조된다고 가정한다. 패브릭 칩(418, 420, 422) 중 하나에 결함 또는 불량이 있거나, 동작 가능하지 않으며, 베이스 칩(410)과 패브릭 칩(418, 420, 422) 중 2개가 동작 가능한 경우, 다중 칩 디바이스는 베이스 칩(410) 및 2개의 패브릭 칩(414, 416)(예컨대, 프로그램 가능 논리 영역 또는 패브릭의 2개 층)을 갖는 디바이스 사양(404)을 구현할 수 있다. 패브릭 칩(418, 420, 422) 중 2개에 결함 또는 불량이 있거나, 동작 가능하지 않으며, 베이스 칩(410)과 패브릭 칩(418, 420, 422) 중 하나가 동작 가능한 경우, 다중 칩 디바이스는 베이스 칩(410) 및 단일 패브릭 칩(412)(예컨대, 프로그램 가능 논리 영역 또는 패브릭의 단일 층)을 갖는 디바이스 사양(402)을 구현할 수 있다.
(예컨대, 도 1의 맥락에서, 제4 칩(108)이 없이, 제1 칩(102)이 베이스 칩(410)이고, 제2 칩(104) 및 제3 칩(106)이 각각 패브릭 칩(414)이 되도록) 다중 칩 디바이스가 디바이스 사양(404)에 따라 제조된다고 가정한다. 패브릭 칩(414, 416) 중 하나에 결함 또는 불량이 있거나, 동작할 수 없으며, 베이스 칩(410)과 패브릭 칩(414, 416) 중 다른 하나가 동작 가능한 경우, 다중 칩 디바이스는 베이스 칩(410) 및 단일 패브릭 칩(412)(예컨대, 프로그램 가능 논리 영역 또는 패브릭의 단일 층)을 갖는 디바이스 사양(402)을 구현할 수 있다.
위의 예는, 칩에 불량 또는 결함이 있는 경우, 하나의 디바이스 사양에 따라 제조된 다중 칩 디바이스가 또 다른 디바이스 사양을 어떻게 실현하거나 이 사양에 따라 동작 가능할 수 있는지를 보여 준다. 다중 칩 디바이스는 다중 칩 디바이스가 충족할 수 있는 디바이스 사양을 논리적으로 구현하도록 구성될 수 있으며 해당 논리적 구성은 사용자 및 사용자 설계에 대해 명백하다. 예를 들어, 디바이스 사양(404)을 충족하는 다중 칩 디바이스 상에 사용자 설계가 구현되어야 하는 경우, 다중 칩 디바이스가 디바이스 사양(404) 또는 디바이스 사양(406)에 따라 제조되었는지 여부(패브릭 칩(418, 420, 422) 중 하나에 불량 또는 결함이 있으면서)는 미지이고 사용자 설계에 대해 명백하며, 사용자 설계는 어느 경우에서든 기능적으로 동일하게 구현된다. 논리적 구현은 베이스 칩(410)의 메모리에 저장된 구성 데이터에 기초할 수 있으며, 이는 베이스 칩(410)의 제어기가 구성 데이터를 대응하는 패브릭 칩에 분배하는 방법을 결정할 수 있다.
일부 예에서, 상이한 다중 칩 디바이스들의 아키텍처는 접속성, 지연, 및 전력 면에서 충분히 유사하여, 메트릭(metrics)은 사실상 동일하므로 상이한 물리적 컴포넌트들(예컨대, 상이한 개수들의 칩)을 갖는 다중 칩 디바이스가 동일한 디바이스 사양을 충족하게 할 수 있다. 일부 예에서, 다중 칩 디바이스는 예를 들어, TSV를 통한 작은 지연 오버 헤드만으로 비활성 상태일 때 신호가 선택적으로 칩을 통과할 수 있게 하는 칩 대 칩 접속부(chip-to-chip connections)를 포함한다. 일부 예에서, 다중 칩 디바이스는 구성 데이터를 다른 층으로 선택적으로 송신하기 위한 구성 방식을 포함한다. 일부 예에서, 다중 칩 디바이스는 가능한 칩 간 경로들 중 임의의 것을 통해 최악의 경우 지연을 수용하기 위한 타이밍 방법론을 포함한다.
도 5는 일부 예에 따른 다중 칩 디바이스의 프로그램 가능 논리 영역(들)의 서브영역들을 비활성화하는 개략도이다. 제1 칩(102)은 상호접속부(502)를 포함한다. 제2 칩(104), 제3 칩(106), 및 제4 칩(108)은 각각 프로그램 가능 논리 영역(504-1, 504-2, 504-3)(개별적으로 또는 집합적으로, 프로그램 가능 논리 영역(들)(504))을 포함한다. 상호접속부(502)는 (예컨대, 처리 시스템의) 제어기(503)를 포함하고 프로그래밍 상호접속부(506)에 의해 프로그램 가능 논리 영역들(504) 각각에 통신 가능하게 접속된다. 예를 들어, 제어기(503)는 프로그래밍 상호접속부(506)를 통해 프로그램 가능 논리 영역(504) 각각에 구성 데이터를 전달할 수 있다. 일부 예에서, 칩(102-108) 각각 또는 이들의 임의의 서브세트는 전달되는 구성 데이터의 제어가 다중 칩 디바이스 전체에 분산될 수 있도록 제어기를 포함할 수 있다. 칩(102-108) 각각은 접속부(508)를 통해 인접 칩에 통신 가능하게 접속된다.
프로그램 가능 논리 영역들(504) 각각은 서브영역을 포함한다. 프로그램 가능 논리 영역(504-1)은 서브영역(504-11, 504-12, 504-13, 504-14)을 포함한다. 프로그램 가능 논리 영역(504-2)은 서브영역(504-21, 504-22, 504-23, 504-24)을 포함한다. 프로그램 가능 논리 영역(504-3)은 서브영역(504-31, 504-32, 504-33, 504-34)을 포함한다. 서브영역은 물리적으로 분할 및/또는 논리적으로 분할될 수 있다. 서브영역들 간의 분할은 예를 들어, 상이한 클록 도메인들 간의 경계, 상이한 전압 도메인들 간의 경계, 상이한 유형들의 회로 또는 논리 블록들 간의 경계 등과 같은 임의의 수의 논리적 및/또는 물리적 경계에 기초할 수 있다. 이 예에서, 개별 서브영역은 해당 서브영역에 불량이 있는 경우 및/또는 해당 서브영역이 다중 칩 디바이스에서 활성 서브영역이 아닌 것으로 선택될 때 비활성화될 수 있다.
각 서브영역은 접속부(508)를 통해 인접 칩의 다른 인접 서브영역과 통신할 수 있다. 접속부(508)는 예를 들어, 전면 및/또는 후면 유전체층 내의 TSV 및 금속 라인 및 비아를 포함하는 수동 접속부일 수 있다. 따라서, 개재되는 서브영역을 비활성화하는 것은 다른 서브영역이 접속부(508)를 통해 서로 통신하는 것에 영향을 미치지 않을 수 있다. 일부 예에서, 서브영역은 주어진 서브영역이 비활성화될 때 영향을 받지 않는 접속부(508)를 통해 신호를 중계하기 위한 별도의 수신 및 구동 회로를 포함할 수 있다. 따라서, 일부 예에서, 비활성화된 서브영역 내의 모든 회로가 사용되지 않는 것은 아니다.
도 5에서, 제2 칩(104)의 서브영역(504-13, 504-14) 및 제4 칩(108)의 서브영역(504-34)에 결함 또는 불량이 있는 것으로 도시되어 있다. 다른 예에서, 임의의 서브영역에 결함 또는 불량이 있을 수 있다. 다중 칩 디바이스를 형성(예컨대, 도 2의 처리)한 후, 다중 칩 디바이스는 예를 들어, 프로그램 가능 논리 영역(504)의 서브영역들 중 어느 하나에 결함 또는 불량이 있는지 식별하기 위해 기능에 대해 테스트될 수 있다. 프로그램 가능 논리 영역(504)의 충분한 수의 서브영역이 기능하는(예컨대, 결함 또는 불량이 없음) 경우, 다중 칩 디바이스는 기능하는 프로그램 가능 논리 영역(504)의 다수의 서브영역을 포함하는 것으로서 동작될 수 있다. 제1 칩(102)의 제어기(503)는, 프로그램 가능 논리 영역(504)의 어느 서브영역이 기능하고 그리고/또는 불량 또는 결함이 있는지를 나타내도록 프로그램될 수 있는 메모리(예컨대, eFuse)를 포함할 수 있다. 제어기(503)는 프로그램된 메모리에 기초하여 프로그래밍 상호접속부(506)를 통해 구성 데이터를 기능적 프로그램 가능 논리 영역(304)에 응답적으로 분배할 수 있다. 추가적으로, 전력 게이팅은 불량 또는 결함이 있는 프로그램 가능 논리 영역(504)의 서브영역에 의한 전력 소비를 감소 또는 제거하기 위해 제어기(503)를 사용하여 구현될 수 있다.
도 5의 도시된 예에서, 다중 칩 디바이스는 예를 들어, 칩(104-108)에 걸쳐 분포될 수 있는 2개의 프로그램 가능 논리 영역(504)을 포함하여 동작될 수 있다. 임의의 수의 서브영역은 다중 칩 디바이스가 서브영역들에 대해 더 많은 입상성(granularity)을 갖는 도 4에 대해 상술된 바와 같은 디바이스 사양을 충족하도록 하기 위해 임의의 칩(104-108) 상에서 기능할 수 있다. 당업자는 추가 수준의 입상성을 쉽게 이해할 수 있을 것이다.
설명된 바와 같이 다중 칩 디바이스에 의해 구현된 프로그램 가능 논리 디바이스(예컨대, FPGA)의 맥락에서, 사용자 설계는 프로그램 가능 논리 영역(504)에서 구현될 수 있다. 프로그램 가능 논리 영역(504)의 어느 서브영역이 기능하고 있거나 불량 또는 결함이 있는지는 사용자 설계에 대해 명백하다. 예를 들어, 도 5의 맥락에서, 다중 칩 디바이스는 프로그램 가능 논리 영역들(504)의 서브영역이 다중 칩 디바이스 내의 칩 스택에서 인접하는 것처럼 (예컨대, 서브영역(504-11, 504-12, 504-21, 504-22, 504-23, 504-24, 504-31, 504-32)을 사용해) 8개의 서브영역들(예컨대, 2개의 완전한 프로그램 가능 논리 영역(504)과 동등함)에서 사용자 설계를 구현할 수 있다. 예시된 예에서, 기능하는 서브영역의 (논리적 또는 물리적) 정렬에 관계없이 프로그램 가능 논리 영역(504-1, 504-3)의 각각의 절반은 프로그램 가능 논리 영역의 논리층을 형성하도록 구현될 수 있다. 설명된 바와 같이, 프로그램 가능 논리 영역(504-1)의 절반은 서브영역(504-11, 504-12)을 포함하고 프로그램 가능 논리 영역(504-3)의 절반은 서브영역(504-31, 504-32, 504-33) 중 임의의 두 개를 포함할 수 있다. 임의의 프로그램 가능 논리 영역(504)당 상이한 수의 서브영역이 결합되어 프로그램 가능 논리 영역의 층을 형성할 수 있다. 제1 칩(102)의 제어기(503)는, 사용자 설계가 프로그램 가능 논리 영역(504)의 중간의 결함 서브영역을 인식하지 않고 프로그램 가능 논리 영역(504)의 임의의 중간의 결함 서브영역을 수용하도록 프로그램 가능 논리 영역(504)의 서브 영역에 대한 구성 데이터를 분배하도록 구성된다.
도 5의 위의 설명에서, 서브영역은 정수 개수의 논리적 완전한 프로그램 가능 논리 영역(504)을 형성하도록 구현될 수 있다. 다른 예에서, 다중 칩 디바이스는 예를 들어, 정수 개수의 논리적 완전한 프로그램 가능 논리 영역(504)을 구현하는 것과 관계없이 부분적 프로그램 가능 논리 영역(504)의 임의의 조합을 구현할 수 있다. 예를 들어, 도 5의 도시된 예에서, 제1 층은 서브영역(504-11, 504-12)을 포함하는 절반 층으로서 구현될 수 있고; 제2 층은 프로그램 가능 논리 영역(504-2)의 완전한 층으로서 구현될 수 있으며; 제3 층은 서브영역(504-31, 504-32, 504-33)을 포함하는 3/4 층으로서 구현될 수 있다.
도 6은 일부 예에 따른 다중 칩 디바이스의 프로그램 가능 논리 영역(들)의 서브영역들을 비활성화하는 개략도이다. 제1 칩(102)은 상호접속부(602)를 포함한다. 제2 칩(104), 제3 칩(106), 및 제4 칩(108)은 각각 프로그램 가능 논리 영역(604-1, 604-2, 604-3)(개별적으로 또는 집합적으로, 프로그램 가능 논리 영역(들)(604))을 포함한다. 상호접속부(602)는 (예컨대, 처리 시스템의) 제어기(603)를 포함하고 프로그래밍 상호접속부(606)에 의해 프로그램 가능 논리 영역들(604) 각각에 통신 가능하게 접속된다. 예를 들어, 제어기(603)는 프로그래밍 상호접속부(606)를 통해 프로그램 가능 논리 영역(604) 각각에 구성 데이터를 전달할 수 있다. 일부 예에서, 칩(102-108) 각각 또는 이들의 임의의 서브세트는 전달되는 구성 데이터의 제어가 다중 칩 디바이스 전체에 분산될 수 있도록 제어기를 포함할 수 있다. 칩(102-108) 각각은 접속(608)을 통해 인접 칩에 통신 가능하게 접속된다.
프로그램 가능 논리 영역들(604) 각각은 서브영역을 포함한다. 프로그램 가능 논리 영역(604-1)은 서브영역(604-11, 604-12, 604-13, 604-14)을 포함한다. 프로그램 가능 논리 영역(604-2)은 서브영역(604-21, 604-22, 604-23, 604-24)을 포함한다. 프로그램 가능 논리 영역(604-3)은 서브영역(604-31, 604-32, 604-33, 604-34)을 포함한다. 서브영역은 물리적으로 분할 및/또는 논리적으로 분할될 수 있다. 서브영역들 간의 분할은 예를 들어, 상이한 클록 도메인들 간의 경계, 상이한 전압 도메인들 간의 경계, 상이한 유형들의 회로 또는 논리 블록들 간의 경계 등과 같은 임의의 수의 논리적 및/또는 물리적 경계에 기초할 수 있다.
이 예에서, 개별 서브영역은 해당 서브영역에 불량이 있는 경우 및/또는 해당 서브영역이 다중 칩 디바이스에서 활성 서브영역이 아닌 것으로 선택될 때 비활성화될 수 있다. 칩(104-108)에 걸쳐 논리적으로 및/또는 물리적으로 정렬되는 서브영역은 슬리버를 형성할 수 있다. 슬리버의 각 서브영역은 해당 슬리버의 다른 서브영역과 동일하거나 기능적으로 동등하다. 상이한 슬리버들의 서브영역은 상이한 회로 및/또는 기능을 가질 수 있다. 동작 중에, 슬리버의 하나 이상의 서브영역이 비활성화될 수 있다. 예를 들어, 슬리버의 한 서브영역에 불량이 있는 경우, 해당 서브영역은 비활성화되고 슬리버의 다른 서브영역은 활성화되어 동작 가능하다. 또한, 예를 들어, 슬리버의 서브영역에 불량이 없는 경우, 해당 슬리버의 임의의 서브영역이 비활성화되도록 선택될 수 있는 반면, 슬리버의 다른 서브영역은 활성화되고 동작 가능하다.
예시된 예와 관련하여 4개의 슬리버가 다중 칩 디바이스에 있다. 제1 슬리버는 서브영역(604-11, 604-21, 604-31)을 포함한다. 제2 슬리버는 서브영역(604-12, 604-22, 604-32)을 포함한다. 제3 슬리버는 서브영역(604-13, 604-23, 604-33)을 포함한다. 제4 슬리버는 서브영역(604-14, 604-24, 604-34)을 포함한다. 일부 예에서, 각 슬리버의 충분한 수의 서브영역에 불량이 없는 한, 다중 칩 디바이스는 논리적으로 최대 3개의 프로그램 가능 논리 칩(예컨대, 패브릭 칩)을 포함하는 것으로서 동작될 수 있다. 예를 들어, 서브영역(604-31, 604-13, 604-14)에 불량이 있고 그리고/또는 비활성화된 경우, 서브영역(604-11, 604-21)은 제1 슬리버에서 동작될 수 있다; 서브영역(604-12, 604-22)은 제2 슬리버에서 동작될 수 있다; 서브영역(604-23, 604-33)은 제3 슬리버에서 동작될 수 있다; 그리고 서브영역(604-24, 604-34)은 제4 슬리버에서 동작될 수 있다.
슬리버 내의 각 서브영역은 접속부(608)를 통해 해당 슬리버 내의 다른 서브영역과 통신할 수 있다. 접속부(608)는 예를 들어, 전면 및/또는 후면 유전체층 내의 TSV 및 금속 라인 및 비아를 포함하는 수동 접속부일 수 있다. 따라서, 슬리버 내의 개재되는 서브영역을 비활성화하면 해당 슬리버 내의 다른 서브영역이 접속부(608)를 통해 서로 통신하는 데 영향을 미치지 않을 수 있다. 일부 예에서, 슬리버 내의 서브영역은 슬리버의 주어진 서브영역이 비활성화될 때 영향을 받지 않는 접속부(608)를 통해 신호를 중계하기 위한 별도의 수신 및 구동 회로를 포함할 수 있다. 예를 들어, 서브영역(604-13)이 비활성화되면 서브영역(604-13)을 통한 접속부(608)에 대한 구동기 및 수신기 회로가 여전히 동작하여 서브영역(604-23, 604-33)은 접속부(608)를 통해 통신할 수 있다. 따라서, 일부 예에서, 비활성화된 서브영역 내의 모든 회로가 사용되지 않는 것은 아닐 수 있다.
칩 간 브리지(610)는 각 서브영역이 인접 슬리버의 서브영역과 선택적으로 통신할 수 있도록 하는 서브영역들 사이의 경계에 배치된다. 칩 간 브리지(610)를 통해, 각각의 서브영역은 각각의 서브영역에 인접한 슬리버에 있고 각각의 서브영역과 동일한 칩에 있거나 각각의 서브영역이 폐기되는 칩에 인접한 칩에 있는 또 다른 서브영역과 통신할 수 있다. 예를 들어, 칩 간 브리지(610)를 통해, 제2 슬리버의 서브영역(604-22)은 제1 슬리버의 서브영역(604-11, 604-21, 604-31) 중 하나 이상과 통신할 수 있고, 다른 칩 간 브리지(610)를 통해, 제2 슬리버의 서브영역(604-22)은 제3 슬리버의 서브영역(604-13, 604-23, 604-33) 중 하나 이상과 통신할 수 있다. 일부 예에서, 다수의 중복 물리적 칩이 다중 칩 디바이스에 포함되는 경우, 칩 간 브리지는 하나 이상의 다른 칩이 서브영역 사이에 개재된 칩 상에 있는 서브영역들 간의 선택적 통신을 허용할 수 있다.
예를 들어, 서브영역(604-31, 604-13, 604-14)이 불량이고 그리고/또는 비활성화되어 있다고 가정한다. 서브영역(604-11, 604-12, 604-23, 604-24)은 각각의 칩 간 브리지(610)를 통해 통신할 수 있고 제1 논리 다이로서 동작될 수 있다. 서브영역(604-21, 604-22, 604-33, 604-34)은 각각의 칩 간 브리지(610)를 통해 통신할 수 있고 제2 논리 다이로서 동작될 수 있다. 그러한 상황에서, 칩(104-108)은 논리적 2개의 패브릭 칩으로서 다중 칩 디바이스를 동작한다. 이러한 피처는 다른 수의 물리적 칩과 논리적 다이를 갖는 다중 칩 디바이스로 확장될 수 있다.
칩 간 브리지(610)는 칩의 각각의 반도체 기판 상의 능동 디바이스(예컨대, 트랜지스터를 포함함), 반도체 기판 내의 TSV, 및 칩 내의 금속화부를 포함한다. 당업자는 칩 간 브리지(610)에서 구현될 수 있는 그러한 컴포넌트를 쉽게 이해할 것이다.
일부 예에서, 도 6의 칩 간 브리지(610)와 같은 칩 간 브리지는 도 5의 전술된 예에서 구현되어 추가적인 접속성 및/또는 유연성을 제공할 수 있다. 칩 간 브리지는 도 6의 프로그램 가능 논리 영역(604)의 서브영역에 대해 도시되고 설명된 것처럼 도 5의 프로그램 가능 논리 영역(504)의 서브영역들 사이에 구현될 수 있다.
도 7은 각각 칩(104, 106, 108) 상의 칩 간 브리지(610-2, 610-4, 610-6), 그리고 일부 예에 따른 제1 슬리버와 제2 슬리버 사이의 회로 개략도를 도시한다. 도 7에 도시된 칩 간 브리지(610)는 단방향(예컨대, 제1 슬리버에서 제2 슬리버로)으로 도시되어 있다. 슬리버들 간의 양방향 통신을 허용하기 위해 유사한 회로 개략도가 추가적으로 구현될 수 있다(예컨대, 제2 슬리버에서 제1 슬리버로 또 다른 단방향 회로를 추가함). 당업자는 이러한 추가 및 임의의 수의 회로가 통신을 가능하게 하는 칩 간 브리지(610)로서 구현될 수 있다는 것을 쉽게 이해할 것이다.
칩 간 브리지(610-2, 610-4, 610-6)(개별적으로 또는 집합적으로 칩 간 브리지(들)(610)) 각각은 구동기(702), 3-상태 구동기(704, 706), 다중화기(708) 및 구동기(710)를 포함한다. 구동기(702)의 입력 노드는 제1 슬리버 내의 각 서브 영역(604-11, 604-21, 604-31)의 출력 노드에 그리고 칩 간 브리지(610)와 동일한 칩(104-108) 상에 접속된다. 구동기(702)의 출력 노드는 3-상태 구동기(704, 706) 및 다중화기(708)의 각각의 입력 노드에 접속된다. 3-상태 구동기(704, 706)의 각각의 출력 노드는 제1 노드(712) 및 제2 노드(714)에 접속되고, 이들 노드는 다중화기(708)의 각각의 입력 노드에 또한 접속된다. 다중화기(708)의 출력 노드는 구동기(710)의 입력 노드에 접속되고, 구동기(710)의 출력 노드는 제2 슬리버 내의 그리고 칩 간 브리지(610)와 동일한 칩(104-108) 상의 각각의 서브 영역(604-12, 604-22, 604-32)의 입력 노드에 접속된다. 추가적으로, 칩의 칩 간 브리지(610)의 제1 노드(712)는 예를 들어, 하나 또는 두 칩의 TSV를 통해 위에 있는 인접 칩의 칩 간 브리지(610)의 제2 노드(714)에 접속된다. 예를 들어, 칩(104)의 제1 노드(712)는 칩(106)의 제2 노드(714)에 접속되고, 칩(106)의 제1 노드(712)는 칩(108)의 제2 노드(714)에 접속된다.
3-상태 구동기(704, 706)는 각각의 인에이블 신호(EN1, EN2)에 의해 제어된다. 예를 들어, 인에이블 신호(EN1, EN2)가 표명(assert)될 때, 각각의 3-상태 구동기(704, 706)의 출력 노드 상의 신호는 3-상태 구동기(704, 706)의 입력 노드의 신호를 따르거나 이에 대응하며, 인에이블 신호가 표명되지 않을 때, 각각의 3-상태 구동기(704, 706)의 출력 노드에서의 임피던스는 고임피던스 출력 상태에 있다. 다중화기(708)는 선택 신호(SEL)에 의해 제어되어 다중화기(708)의 입력 노드들 중 하나 상에서 다중화기(708)에 입력되는 신호를 응답적으로 출력한다.
서브영역(604-22)으로의 통신을 예시하는 상이한 예들은 칩 간 브리지(610)의 상이한 구성들을 예시하기 위해 설명된다. 당업자는 이러한 구성이 다른 칩 간 브리지(610)에 그리고/또는 다른 서브영역들 간의 통신에 어떻게 적용될 수 있는지 쉽게 이해할 것이다.
제1 예에서, 서브영역(604-11)은 서브영역(604-22)과 통신한다. 그러한 예에서, 서브영역(604-12)은 비활성화될 수 있다. 서브영역(604-11)은 신호(예컨대, 데이터)를 칩 간 브리지(610-2)의 구동기(702)로 출력하고, 구동기(702)는 신호를 칩 간 브리지(610-2)의 3-상태 구동기(704, 706) 및 다중화기(708)로 출력한다. 칩 간 브리지(610-2) 내의 인에이블 신호(EN1)는 칩 간 브리지(610-2) 내의 3-상태 구동기(704)가 칩 간 브리지(610-2)의 제1 노드(712) 상에, 그리고 따라서 칩 간 브리지(610-4)의 제2 노드(714)로 신호를 출력하게 한다. 칩 간 브리지(610-2)의 인에이블 신호(EN2)는 칩 간 브리지(610-2)의 3-상태 구동기(706)가 고임피던스 출력 상태가 되게 한다. 칩 간 브리지(610-2)의 선택 신호(SEL)는 칩 간 브리지(610-2)의 다중화기(708)가 칩 간 브리지(610-2)의 제2 노드(714) 상에 신호를 출력하게 한다. 높은 임피던스 출력 상태를 갖는 칩 간 브리지(610-2) 내의 3-상태 구동기(706)에 의해, 하부 칩으로부터의 무신호(no signal) 또는 신호가 칩 간 브리지(610-2) 내의 제2 노드(714) 상에 있을 수 있으며, 이는 서브영역(604-12)으로 전파될 수 있다.
칩 간 브리지(610-4)의 인에이블 신호(EN2)는 칩 간 브리지(610-4)의 3-상태 구동기(706)가 고임피던스 출력 상태가 되게 한다. 칩 간 브리지(610-4)의 선택 신호(SEL)는 칩 간 브리지(610-4)의 다중화기(708)가 칩 간 브리지(610-4)의 제2 노드(714) 상에 신호를 출력하게 하며, 이는 칩 간 브리지(610-2)에서 구동기(702) 및 3-상태 구동기(704)를 통해 서브영역(604-11)에 의해 출력된 신호이다. 따라서, 서브영역(604-11)에 의해 출력된 신호는 서브영역(604-22)으로 전파될 수 있다.
제2 예에서, 서브영역(604-21)은 서브영역(604-22)과 통신한다. 서브영역(604-21)은 신호(예컨대, 데이터)를 칩 간 브리지(610-4)의 구동기(702)로 출력하고, 구동기(702)는 신호를 칩 간 브리지(610-4)의 3-상태 구동기(704, 706) 및 다중화기(708)로 출력한다. 칩 간 브리지(610-4)의 선택 신호(SEL)는 칩 간 브리지(610-4)의 다중화기(708)가 칩 간 브리지(610-4)의 구동기(702)로부터 신호를 출력하게 한다. 따라서, 서브영역(604-21)에 의해 출력된 신호는 서브영역(604-22)으로 전파될 수 있다. 칩 간 브리지(610-4)의 인에이블 신호(EN1, EN2)는 칩 간 브리지(610-4)의 3-상태 구동기(704, 706)가 고임피던스 출력 상태에 있게 할 수 있다. 칩 간 브리지(610-2)의 인에이블 신호(EN1)는 칩 간 브리지(610-2)의 3-상태 구동기(704)가 고임피던스 출력 상태가 되게 할 수 있다. 칩 간 브리지(610-6)의 인에이블 신호(EN2)는 칩 간 브리지(610-6)의 3-상태 구동기(706)가 고임피던스 출력 상태가 되게 할 수 있다.
제3 예에서, 서브영역(604-31)은 서브영역(604-22)과 통신한다. 그러한 예에서, 서브영역(604-32)은 비활성화될 수 있다. 서브영역(604-31)은 신호(예컨대, 데이터)를 칩 간 브리지(610-6)의 구동기(702)로 출력하고, 구동기(702)는 신호를 칩 간 브리지(610-6)의 3-상태 구동기(704, 706) 및 다중화기(708)로 출력한다. 칩 간 브리지(610-6)의 인에이블 신호(EN1)는 칩 간 브리지(610-6)의 3-상태 구동기(704)가 고임피던스 출력 상태가 되게 한다. 칩 간 브리지(610-6) 내의 인에이블 신호(EN2)는 칩 간 브리지(610-6) 내의 3-상태 구동기(706)가 칩 간 브리지(610-6)의 제2 노드(714) 상에, 그리고 따라서 칩 간 브리지(610-4)의 제1 노드(712)로 신호를 출력하게 한다. 칩 간 브리지(610-6)의 선택 신호(SEL)는 칩 간 브리지(610-6)의 다중화기(708)가 칩 간 브리지(610-6)의 제1 노드(712) 상에 신호를 출력하게 한다. 높은 임피던스 출력을 갖는 칩 간 브리지(610-6)의 3-상태 구동기(704)에 의해, 상부 칩으로부터의 무신호 또는 신호가 칩 간 브리지(610-6) 내의 제1 노드(712) 상에 있을 수 있으며, 이는 서브영역(604-32)으로 전파될 수 있다.
칩 간 브리지(610-4)의 인에이블 신호(EN1)는 칩 간 브리지(610-4)의 3-상태 구동기(704)가 높은 임피던스 출력 상태가 되게 한다. 칩 간 브리지(610-4)의 선택 신호(SEL)는 칩 간 브리지(610-4)의 다중화기(708)가 칩 간 브리지(610-4)의 제1 노드(712) 상에 신호를 출력하게 하며, 이는 칩 간 브리지(610-2)에서 구동기(702) 및 3-상태 구동기(706)를 통해 서브영역(604-31)에 의해 출력된 신호이다. 따라서, 서브영역(604-31)에 의해 출력된 신호는 서브영역(604-22)으로 전파될 수 있다.
인에이블 신호(EN1, EN2) 및 선택 신호(SEL)에 대한 데이터는 예를 들어, 각각의 칩(104-108) 상의 하나 이상의 구성 레지스터, eFuse, 및/또는 다른 저장소에 저장될 수 있다. 이들 신호에 대해 저장된 데이터는 각각의 칩(104-108)의 칩 간 브리지(610)를 구성한다. 데이터는 다중 칩 디바이스가 제조되고 테스트된 후에 저장될 수 있다. 테스트는 불량이 있는 임의의 서브영역을 나타낼 수 있다. 테스트 결과에 기초하여 각 슬리버에 충분한 동작 가능한 서브영역이 남아있는 경우, 데이터는 예를 들어, 구성 레지스터들, eFuse들 및/또는 동작 가능한 서브영역들 사이의 통신을 허용하도록 적절하게 칩 간 브리지(610)를 구성하기 위한 다른 저장소에 저장될 수 있다. 예를 들어, eFuse가 블로우(blow)되어 데이터를 eFuse에 기록할 수 있다.
도 8은 일부 예에 따른 다중 칩 디바이스를 실현하기 위한 방법(800)의 흐름도이다. 블록(802)에서, 다중 칩 디바이스는 디바이스 사양에 따라 제조된다. 예를 들어, 다중 칩 디바이스는 도 2와 관련하여 전술된 바와 같이 제조될 수 있다.
블록(804)에서, 다중 칩 디바이스의 칩은 기능하지 않는 프로그램 가능 논리 영역 또는 서브영역을 식별하기 위해 테스트된다. 블록(806)에서, 방법(800)은 충분한 프로그램 가능 논리 영역(들) 또는 서브영역(들)이 디바이스 사양을 충족하도록 동작 가능한지 여부를 결정한다. 일부 예에서, 블록(806)의 결정은 다중 칩 디바이스가 가장 엄격한(stringent) 디바이스 사양을 충족하도록 동작 가능한지 여부를 먼저 결정하려고 시도하고, 다중 칩 디바이스가 연속적으로 덜 엄격한 디바이스 사양을 충족하도록 동작 가능한지 여부를 결정하기 위해 진행한다. 예를 들어, 도 4를 참조하면, 다중 칩 디바이스가 디바이스 사양(406)에 따라 제조된 경우, 블록(806)의 결정은 먼저 다중 칩 디바이스가 디바이스 사양(406)을 충족하도록 동작 가능한지 여부를 결정하고; 그렇지 않다면, 블록(806)의 결정은 다중 칩 디바이스가 디바이스 사양(404)을 충족하도록 동작 가능한지 여부를 결정하고; 그렇지 않다면, 블록(806)의 결정은 다중 칩 디바이스가 디바이스 사양(402)을 충족하도록 동작 가능한지 여부를 결정한다. 결정은 위에서 설명된 바와 같이 프로그램 가능 논리 영역 레벨 분석 또는 서브영역 레벨 분석을 사용함으로써 이루어질 수 있다.
다중 칩 디바이스가 블록(806)에서 디바이스 사양을 충족하도록 동작 가능한 것으로 결정되면, 블록(808)에서, 다중 칩 디바이스는 대응하는 디바이스 사양을 충족하도록 구성된다. 보다 일반적으로 다중 칩 디바이스(예컨대, 칩 스택)는 IC의 임의의 부분에 결함이 있는 경우 칩의 IC 기능의 서브세트를 동작하도록 구성될 수 있다. 다중 칩 디바이스는, IC의 일부에 결함이 없을 때 칩의 IC의 전체 기능을 동작하도록 구성할 수도 있다. 다중 칩 디바이스는 임의의 칩 상에 메모리(예컨대, eFuse)를 프로그램하여 구성될 수 있다. 예를 들어, 메모리는 동작 가능한 프로그램 가능 논리 영역 및/또는 서브영역을 구성하기 위해 다중 칩 디바이스 내의 구성 데이터의 분배를 응답적으로 제어하기 위해 (예컨대, 제1 칩(102)의) 처리 시스템의 제어기에 프로그램될 수 있다. 일부 예에서, 칩(104-108) 내의 메모리는 적절한 층에서 프로그램 가능 논리 영역의 서브영역을 상호접속하기 위해 칩 간 브리지를 구성하도록 프로그램될 수 있다. 블록(808)의 구성은 임의의 결함 또는 불량 칩(예컨대, 칩의 전체 및/또는 칩의 프로그램 가능 논리 영역의 전체) 또는 그 일부를 비활성화시킬 수 있다. 블록(808)의 구성은 기능 칩 전체를 활성화할 수 있고 그리고/또는 칩의 기능 부분을 활성화할 수 있다.
다중 칩 디바이스가 블록(806)에서 디바이스 사양을 충족하도록 동작할 수 없는 것으로 결정되면, 블록(810)에서 다중 칩 디바이스는 폐기되거나 재작업된다.
여기에 설명된 다중 칩 디바이스 아키텍처의 중복성은 복구를 허용할 수 있다. 일반적으로, 디바이스 사양에 따라 제조된 다중 칩 디바이스의 칩 스택에 포함된 칩이 많을수록 해당 디바이스 사양에 따라 동작 가능한 그러한 다중 칩 디바이스의 수율이 감소한다. 추가 칩은 일반적으로 수율을 감소시킬 수 있는 추가 결함 인스턴스(instances)를 야기한다. 복구 방식은 스택에서 특정 수의 칩으로 제조된 일부 다중 칩 디바이스가 제조 결과 결함이 있을 수 있지만 스택에서 더 적은 수의 칩으로 동작할 수 있도록 구성 될 수 있다는 전제에 기초한다.
예를 들어, 많은 다중 칩 디바이스가 디바이스 사양(406)에 따라(예컨대, 3개의 패브릭 칩(418, 420, 422)으로) 제조될 수 있다. 로트(lot)의 일부 다중 칩 디바이스는 결함이 있어 디바이스 사양(406)에 따라 동작 가능하지 않을 수 있다. 그러나 이러한 다중 칩 디바이스는 디바이스 사양(404)에 따라(예컨대, 두 개의 패브릭 칩(414, 416)으로) 동작 가능하도록 구성될 수 있다. 더욱이, 디바이스 사양(406)에 따라 제조된 일부 결함 다중 칩 디바이스는 (예컨대, 하나의 패브릭 칩(412)을 갖는) 디바이스 사양(402)에 따라 동작 가능하도록 구성될 수 있다. 따라서, 디바이스 사양(406)에 따라 제조되고 그 디바이스 사양(406)에 따라 결함이 있고 동작 가능하지 않은 다중 칩 디바이스는 복구되고 또 다른 디바이스 사양(402, 404)에 따라 동작하도록 구성될 수 있다. 제조를 계획할 때, 다른 경우였으면 결함이 있었을 일부 다중 칩 디바이스를 복구할 수 있는 능력을 고려함으로써 더 적은 수의 다중 칩 디바이스가 제조될 수 있고 그리고/또는 감소된 비용이 달성될 수 있다.
디바이스 사양(402)에 따라 동작 가능한 1000개의 다중 칩 디바이스가 실현되어야 하고, 디바이스 사양(404)에 따라 동작 가능한 1000개의 다중 칩 디바이스가 실현되어야 한다고 가정한다. 또한, 디바이스 사양(402)의 제조 수율이 90%이고, 디바이스 사양(404)의 제조 수율이 50%라고 가정한다. 더욱이, 각각의 칩이 1 임의 단위(arbitrary unit; AU)의 비용을 갖는다고 가정하면, 디바이스 사양(402)에 따라 제조된 다중 칩 디바이스는 2 AU의 비용을 갖고, 디바이스 사양(402)에 따라 제조된 다중 칩 디바이스는 3 AU의 비용을 갖는다.
디바이스 사양(402)에 따라 동작 가능한 다중 칩 디바이스가 디바이스 사양(404)에 따라 동작 가능한 다중 칩 디바이스와 독립적으로 실현되는 경우, 수율에 기초해 제조되어야 하는 그러한 디바이스의 수는 간단한 계산이다. 디바이스 사양(402)에 따라 제조된 1111개의 다중 칩 디바이스는 디바이스 사양(402)에 따라 동작 가능한 1000개의 다중 칩 디바이스를 실현하도록 제조될 것이고(예컨대, 1111 x 0.9 = 1000), 디바이스 사양(404)에 따라 제조된 2000개의 다중 칩 디바이스는 디바이스 사양(404)에 따라 동작 가능한 1000개의 다중 칩 디바이스를 실현하도록 제조될 것이다(예컨대, 2000 x 0.5 = 1000). 그 결과 비용은 8222 AU(예컨대, 1111 x 2 + 2000 x 3)가 된다.
더 큰 칩 수 사양, 예를 들어, 디바이스 사양(404)이 독립적으로 고려되고, 더 작은 칩 수 사양, 예를 들어, 이 예에서의 디바이스 사양(402)이 더 큰 칩 수 사양에 의존하는 것으로 고려된다면, 비용이 감소될 수 있다. 위와 같이 디바이스 사양(404)에 따라 제조된 2000개의 다중 칩 디바이스가 제조되어 디바이스 사양(404)에 따라 동작 가능한 1000개의 다중 칩 디바이스를 실현한다(예컨대, 2000 x 0.5 = 1000). 명백한 바와 같이, 더 작은 칩 수 사양에 따라 제조된 다중 칩 디바이스는 더 큰 칩 수 사양에서 동작 가능한 다중 칩 디바이스의 수에 영향을 미칠 수 없다. 디바이스 사양(404)에 따라 제조된 결함 다중 칩 디바이스의 40%가 디바이스 사양(402)에 따라 동작 가능하도록 복구될 수 있다고 가정한다. 디바이스 사양(404)에 따라 제조된 결함 다중 칩 디바이스 중 400개가 디바이스 사양(402)에 따라 동작 가능하도록 복구된다(예컨대, 1000 x 0.4 = 400). 이것은 실현될 필요가 있는 디바이스 사양(402)에 따라 동작 가능한 추가적인 600개의 다중 칩 디바이스를 초래한다. 수율에 기초해, 디바이스 사양(402)에 따라 제조된 667개의 다중 칩 디바이스가 제조되어 디바이스 사양(402)에 따라 동작 가능한 600개의 다중 칩 디바이스를 실현한다(예컨대, 667 x 0.9 = 600). 이러한 상황에서, 이는 7334 AU(예컨대, 2000 x 3 + 667 x 2)의 비용을 초래하며, 이는 상술한 8222 AU보다 10.8% 감소한다.
도 9는 일부 예에 따른 다중 칩 디바이스를 실현하기 위한 방법(900)의 흐름도이다. 예시적인 방법(900)은 방법(900)의 다양한 양상의 예시를 제공하기 위해 디바이스 사양(402, 404, 406, 및 408)의 맥락에서 설명된다. 방법(900)의 다른 예시적인 구현들은 상이한 디바이스 사양들을 사용할 수 있다. 추가적으로, 방법(900)은 칩에 결함을 일으키는 결함의 상황에서 아래에 설명될 수 있고, 다른 구현은 결함이 칩의 일부 또는 서브영역에 결함이 있게 하고 칩의 잔여 부분이 동작 가능한 상황에 적용될 수 있다.
방법(900)의 설명을 시작하기 전에, 다음 설명을 단순화하기 위해 다양한 변수가 정의된다.
TA는 디바이스 사양 A에 따라 실현되고 동작 가능한 다중 칩 디바이스의 목표 수이다.
CA는 디바이스 사양 A에 따라 제조된 다중 칩 디바이스의 비용이다.
YA는 디바이스 사양 A에 따른 예상 제조 수율이다.
DA는 결함이 있을, 디바이스 사양 A에 따라 제조된 다중 칩 디바이스의 예상 수이다(예컨대, DA = MA x (1 - YA)).
Figure pct00001
B|A는 디바이스 사양 A에 따라 제조된 결함 디바이스인, 디바이스 사양 B에 따라 복구되고 동작 가능할 다중 칩 디바이스의 예상 수율이다.
RB|A는 디바이스 사양 A(예컨대,
Figure pct00002
)에 따라 제조된 결함 디바이스인, 디바이스 사양 B에 따라 복구되고 동작 가능할 것으로 예상되는 다중 칩 디바이스의 수이다.
UB는 TB에 도달하도록 충족되기 위해 남아 있을 것으로 예상되는 다중 칩 디바이스의 수이며,
Figure pct00003
이다.
MB는 디바이스 사양 B(예컨대, MB = UB/YB)에 따라 제조되도록 결정된 다중 칩 디바이스의 수이다.
각 MA는 0으로 초기화된다.
블록(902)에서, 디바이스 사양에 대응하여 실현될 상이한 다중 칩 디바이스들의 목표 수가 식별된다. 예를 들어, 목표 수는 아래에 나열되어 있으며 아래 첨자는 디바이스 사양(402, 404, 406, 408) 중 어느 것이 목표 수에 대응하는지를 식별한다. 초기에 UA는 TA와 동일하게 설정된다.
T402 = U402 = 1000
T404 = U404 = 1000
T406 = U406 = 1000
T408 = U408 = 1000
명백해지는 바와 같이, 이러한 목표 수는 대응하는 디바이스 사양에 따라 다중 칩 디바이스들을 제조하고, 대응하는 디바이스 사양에 따라 동작 가능하게 복구되는 또 다른 디바이스 사양에 따라 다중 칩 디바이스들을 제조함으로써 달성될 수 있다.
블록(904)에서, 디바이스 사양에 따른 예상 제조 수율이 식별된다. 예를 들어, 예상 수율은 아래에 나열된다.
Y402 = 90%
Y404 = 50%
Y406 = 30%
Y408 = 40%
블록(906)에서, 대응하는 예상 수율에 기초하여, 해당 디바이스 사양에 대해 실현될 목표 수를 충족시키기 위해 잔여 최고 비용 디바이스 사양에 따라 제조될 다중 칩 디바이스들의 수가 결정된다. 이 예의 목적을 위해 다중 칩 디바이스 제조 비용이 아래에 나열되어 있다.
C402 = 2 AU
C404 = 3 AU
C406 = 4 AU
C408 = 3.2 AU
설명된 방법(900)에서, 칩의 수를 증가시키면 일반적으로 비용이 증가하고 수율이 감소하는 것으로 가정된다. 다른 예시적인 구현에서, 블록(906) 및 후속 블록 및 반복에서 대응하는 디바이스 사양을 위해 제조될 다중 칩 디바이스의 수를 결정하도록 어떤 순서로 디바이스 사양이 분석되는지를 결정하기 위해 비용 대신 또는 비용에 부가하여 또 다른 고려사항이 고려될 수 있다.
이러한 가정하에, 블록(906)의 첫 번째 인스턴스에서 잔여 최고 비용 디바이스 사양은 디바이스 사양(406)이다. 디바이스 사양(406)에 따라 제조될 디바이스의 수(예컨대, M406으로서 식별됨)는 3333개(예컨대, M406 x Y406 = U406 == 3333 x 0.3 = 1000)이다. 따라서, 디바이스 사양(406)에 따라 실현되고 동작 가능한 다중 칩 디바이스의 목표 수는 디바이스 사양(406)에 따라 3333개의 다중 칩 디바이스를 제조함으로써 충족될 수 있다.
블록(908)에서, 결함이 있을 것으로 예상되고 또 다른 디바이스 사양에 따라 동작 가능하도록 복구될 수 있는, 잔여 최고 비용 디바이스 사양에 따라 제조된 다중 칩 디바이스의 수가 결정되며, 이 수는 적어도 부분적으로, 해당 다른 디바이스 사양에 대해 실현될 다중 칩 디바이스의 목표 수를 충족한다. 예를 계속하여, 또 다른 사양에 따라 제조된 결함 디바이스인, 디바이스 사양에 따라 복구되고 동작 가능할 다중 칩 디바이스의 예상 수율이 아래에 나열된다.
Figure pct00004
402|406 = 20%
Figure pct00005
404|406 = 10%
Figure pct00006
408|406 = 0%
이 예에서 디바이스 사양(406)에 따라 제조된 결함 다중 칩 디바이스 중 어느 것도 디바이스 사양(408)에 따라 동작 가능하게 복구될 수 없는데, 그 이유는 이러한 결함 다중 칩 디바이스가 가속기 칩(426)을 포함하도록 제조되지 않기 때문임을 주목한다.
전술한 가정 및 상황하에서, 블록(906 및 908)을 통한 제1 패스(pass)를 통해, 다양한 결정된 양이 하기에 도시된 바와 같이 요약된다.
M406 = U406/Y406 = 1000/0.3 = 3333
D406 = M406 x (1 - Y406) = 3333 x (1 - 0.3) = 2333
R402|406 = D406 x
Figure pct00007
402|406 = 2333 x 0.2 = 466
R404|406 = D406 x
Figure pct00008
404|406 = 2333 x 0.1 = 233
R408|406 = D406 x
Figure pct00009
408|406 = 2333 x 0 = 0
U402 = T402 - (M402 x Y402) -
Figure pct00010
= 1000 - (0 x 0.9) - 466 = 534
U404 = T404 - (M404 x Y404) -
Figure pct00011
= 1000 - (0 x 0.5) - 233 = 767
U406 = T406 - (M406 x Y406) -
Figure pct00012
= 1000 - (3333 x 0.3) - 0 = 0
U408 = T408 - (M408 x Y408) -
Figure pct00013
= 1000 - (0 x 0.4) - 0 = 1000
블록(910)에서, 상이한 다중 칩 디바이스들의 목표 수가 충족되었는지 여부가 결정된다. 그렇지 않은 경우, 방법(900)은 블록(906)으로 루프백하고, 블록(906 및 908)은 상이한 다중 칩 디바이스들의 목표 수가 충족될 때까지 반복적으로 수행된다. 예시된 예에서, 방법(900)은 U402 = U404 = U406 = U408 = 0까지 블록(910)의 동작에 의해 블록(906)으로 루프백한다. 블록(910)에서의 결정이 상이한 다중 칩 디바이스의 목표 수가 충족되었다는 것이라면, 블록(912)에서, 제조될 다중 칩 디바이스의 결정된 수에 기초하여 상이한 다중 칩 디바이스들이 제조된다. 예시된 예에서, 결정된 M402, M404, M406 및 M408은 각각의 디바이스 사양(402, 404, 406, 408)에 따라 제조된다. 디바이스 사양에 따른 제조는 예를 들어, 도 2의 방법(200)에 의해 이루어질 수 있다. 또 다른 디바이스 사양에 따라 동작 가능하도록 복구되어야 하는 임의의 결함 다중 칩 디바이스가 예를 들어, 도 8의 방법(800)과 관련하여 설명된 것과 같이 구성된다.
설명된 예에서 블록(906 및 908)의 제1 패스 후에, 목표 수는 충족되지 않은 상태로 유지된다(예컨대, U402, U404 및 U408은 0이 아님). 따라서, 블록(906 및 908)의 두 번째 반복이 수행되고, 결과적인 결정 및 가정이 아래에 예시된다. 잔여 최고 비용 사양은 디바이스 사양(408)이다.
Figure pct00014
402|408 = 10%
Figure pct00015
404|408 = 0%
이 예에서 디바이스 사양(408)에 따라 제조된 결함 다중 칩 디바이스 중 어느 것도 디바이스 사양(404)에 따라 동작 가능하게 복구될 수 없는데, 그 이유는 이러한 결함 다중 칩 디바이스가 2개의 패브릭 칩(414, 416)을 포함하도록 제조되지 않기 때문임을 주목한다.
M408 = U408/Y408 = 1000/0.4 = 2500
D408 = M408 x (1 - Y408) = 2500 x (1 - 0.4) = 1500
R402|408 = D408 x
Figure pct00016
402|408 = 1500 x 0.1 = 150
R404|408 = D408 x
Figure pct00017
404|408 = 1500 x 0 = 0
U402 = T402 - (M402 x Y402) -
Figure pct00018
= 1000 - (0 x 0.9) - (466 + 150) = 384
U404 = T404 - (M404 x Y404) -
Figure pct00019
= 1000 - (0 x 0.5) - (233 + 0) = 767
U406 =T406 - (M406 x Y406) -
Figure pct00020
= 1000 - (3333 x 0.3) - 0 = 0
U408 =T408 - (M408 x Y408) -
Figure pct00021
= 1000 - (2500 x 0.4) - 0 = 0
설명된 예에서, 블록(906 및 908)의 제2 패스 이후에 목표 수는 충족되지 않은 상태로 유지된다(예컨대, U402 및 U404는 0이 아님). 따라서, 블록(906 및 908)의 세 번째 반복이 수행되고, 결과적인 결정 및 가정이 아래에 예시된다. 잔여 최고 비용 사양은 디바이스 사양(404)이다.
Figure pct00022
402|404 = 10%
M404 = U404/Y404 = 767/0.5 = 1534
D404 = M404 x (1 - Y404) = 1534 x (1 - 0.5) = 767
R402|404 = D404 x
Figure pct00023
402|404 = 767 x 0.1 = 76
U402 = T402 - (M402 x Y402) -
Figure pct00024
= 1000 - (0 x 0.9) - (466 + 150 + 76) = 308
U404 = T404 - (M404 x Y404) -
Figure pct00025
= 1000 - (1534 x 0.5) - (233 + 0) = 0
U406 = T406 - (M406 x Y406) -
Figure pct00026
= 1000 - (3333 x 0.3) - 0 = 0
U408 = T408 - (M408 x Y408) -
Figure pct00027
= 1000 - (2500 x 0.4) - 0 = 0
설명된 예에서, 블록(906 및 908)의 제3 패스 이후에 목표 수는 충족되지 않은 상태로 유지된다(예컨대, U402는 0이 아님). 따라서, 블록(906 및 908)의 제4 반복이 수행되고, 결과적인 결정 및 가정이 아래에 예시된다. 잔여 최고 비용 사양은 디바이스 사양(404)이다.
M402 = U402/Y402 = 308/0.9 = 342
U402 = T402 - (M402 x Y402) -
Figure pct00028
= 1000 - (342 x 0.9) - (466 + 150 + 76) = 0
U404 = T404 - (M404 x Y404) -
Figure pct00029
= 1000 - (1534 x 0.5) - (233 + 0) = 0
U406 = T406 - (M406 x Y406) -
Figure pct00030
= 1000 - (3333 x 0.3) - 0 = 0
U408 = T408 - (M408 x Y408) -
Figure pct00031
= 1000 - (2500 x 0.4) - 0 = 0
설명된 예에서, 블록(906 및 908)의 제4 패스 후에, 목표 수가 충족되고, 디바이스 사양에 따라 제조될 대응하는 수의 다중 칩 디바이스가 제조된다. 그 수는 아래에 나열된 바와 같다.
M402 = 342
M404 = 1534
M406 = 3333
M408 = 2500
따라서 설명된 예에서 디바이스 사양(408)에 대해, 예상 제조 수율(예컨대, 40%)이 주어지면, 제조될 것으로 결정된 수(예컨대, 2500개)의 다중 칩 디바이스를 제조함으로써, 사양에 따라 실현되고 동작 가능 다중 칩 디바이스들의 목표 수(예컨대, 1000)가 달성될 수 있다. 디바이스 사양(406)의 경우, 예상 제조 수율(예컨대, 30%)이 주어지면, 제조될 것으로 결정된 수(예컨대, 3333개)의 다중 칩 디바이스를 제조함으로써, 사양에 따라 실현되고 동작 가능 다중 칩 디바이스의 목표 수(예컨대, 1000개)가 달성될 수 있다. 디바이스 사양(404)의 경우, 예상 제조 수율(예컨대, 50%)이 주어지면, 제조될 것으로 결정된 수(예컨대, 1534개)의 다중 칩 디바이스를 제조함으로써, 그리고 디바이스 사양(406)에 따라 제조된 다수(예컨대, 233개)의 결함 다중 칩 디바이스를 복구함으로써, 사양에 따라 실현되고 동작 가능할 목표 수(예컨대, 1000개)의 다중 칩 디바이스가 달성될 수 있다. 디바이스 사양(402)의 경우, 예상 제조 수율(예컨대, 90%)이 주어지면, 제조될 것으로 결정된 수(예컨대, 342개)의 다중 칩 디바이스를 제조함으로써, 그리고 디바이스 사양(408)에 따라 제조된 다수(예컨대, 150개)의 결함 다중 칩 디바이스, 디바이스 사양(406)에 따라 제조된 다수(예컨대, 466개)의 결함 다중 칩 디바이스, 및 디바이스 사양(404)에 따라 제조된 다수(예컨대, 76개)의 결함 다중 칩 디바이스를 복구함으로써 사양에 따라 실현되고 동작 가능한 목표 수(예컨대, 1000개)의 다중 칩 디바이스가 달성될 수 있다.
개시된 복구 방식을 사용함으로써, 다수의 제조된 다중 칩 디바이스가 복구될 수 있다. 다른 예는 임의의 수의 디바이스 사양을 가질 수 있고, 임의의 복구 메커니즘을 사용할 수 있으며, 실현될 임의의 수의 디바이스를 가질 수 있다. 전술된 예는 설명된 방법을 보다 명확하게 예시하기 위해 설명된다.
예시는 수직으로 적층된 칩을 포함하는 칩 스택을 포함하는 다중 칩 디바이스를 포함한다. 인접한 칩 쌍은 서로 직접 접속된다. 칩은 제어기 및 메모리를 포함하는 제1 칩을 포함한다. 칩은 칩 스택의 제1 칩 위에 있는 2개 이상의 제2 칩을 포함하고, 2개 이상의 제2 칩 각각은 처리 집적 회로를 포함한다. 칩 스택은, 처리 집적 회로의 임의의 부분에 결함이 있는 경우 2개 이상의 제2 칩의 처리 집적 회로의 기능의 서브세트를 동작하도록 구성 가능하다. 메모리는 처리 집적 회로의 동작 가능성에 관한 구성 정보를 저장하도록 동작 가능하다. 제어기는 처리 집적 회로에 통신 가능하게 접속되고 구성 정보에 기초하여 처리 집적 회로에 구성 데이터를 분배하여 적어도 기능의 서브세트의 동작을 구현하도록 동작 가능하다.
전술된 예시적인 다중 칩 디바이스에서, 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함할 수 있고, 칩 스택은 2개 이상의 제2 칩보다 적은 수의 프로그램 가능 논리 영역의 각각의 전체를 동작하고 2개 이상의 제2 칩 중 적어도 하나의 프로그램 가능 논리 영역의 각각의 전체를 비활성화하도록 구성 가능할 수 있다.
위의 예시적인 다중 칩 디바이스에서, 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함할 수 있고, 칩 스택은 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 동작하고 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 비활성화하도록 구성 가능할 수 있다. 또한, 위의 예시적인 다중 칩 디바이스에서, 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 서브영역은 슬리버들로 정렬될 수 있고, 슬리버들 각각은 2개 이상의 제2 칩들 각각의 프로그램 가능 논리 영역의 서브영역을 포함할 수 있다. 2개 이상의 제2 칩은 각각 칩 간 브리지를 포함할 수 있고, 칩 간 브리지 각각은 (i) 인접 슬리버 내의 그리고 (ii) 인접 칩 또는 동일한 칩 내의 프로그램 가능 논리 영역의 서브영역들 사이에 접속될 수 있다.
위의 예시적인 다중 칩 디바이스에서, 제어기는 구성 데이터를 로드하도록 동작할 수 있고, 구성 데이터는 하나 이상의 처리 집적 회로 상에서 동작할 수 있다. 칩 스택은, 칩 스택의 처리 집적 회로의 어느 부분이 동작하도록 구성되어 있는지에 관계없이 구성 데이터를 동작하도록 구성 가능할 수 있다.
위의 예시적인 다중 칩 디바이스에 있어서, 2개 이상의 제2 칩의 처리 집적 회로 중 적어도 하나는 2개 이상의 제2 칩의 처리 집적 회로 중 또 다른 적어도 하나와는 다를 수 있다.
위의 예시적인 다중 칩 디바이스에 있어서, 2개 이상의 제2 칩의 2개 이상의 처리 집적 회로는 동일한 처리 집적 회로이다.
또 다른 예는 디바이스를 실현하기 위한 방법을 포함한다. 칩 스택은, 처리 집적 회로의 임의의 부분에 결함이 있을 때, 복수의 처리 집적 회로의 기능의 서브세트를 동작시키도록 제어기에 의해 구성된다. 칩 스택은 수직으로 적층된 칩을 포함한다. 인접한 칩 쌍은 서로 직접 접속된다. 칩은 제1 칩 및 제1 칩 위에 있는 2개 이상의 제2 칩을 포함한다. 제1 칩은 제어기와 메모리를 포함한다. 2개 이상의 제2 칩 각각은 처리 집적 회로 각각을 포함한다. 제어기는 메모리에 저장된 구성 정보에 기초하여 기능의 서브세트를 동작시키기 위해 복수의 처리 집적 회로의 어느 하나 이상의 부분을 구성한다.
위의 예시적인 다중 칩 디바이스에 있어서, 칩 스택을 구성하는 단계는 2개 이상의 제2 칩보다 적은 수의 프로그램 가능 논리 영역의 각각의 전체를 동작하고 2개 이상의 제2 칩 중 적어도 하나의 프로그램 가능 논리 영역의 각각의 전체를 비활성화하도록 칩 스택을 구성하는 단계를 포함할 수 있고, 처리 집적 회로들 각각은 프로그램 가능 논리 영역을 포함한다.
위의 예시적인 방법에서, 칩 스택을 구성하는 단계는 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 동작하고 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 비활성화하도록 칩 스택을 구성하는 단계를 포함할 수 있고, 처리 집적 회로들 각각은 프로그램 가능 논리 영역을 포함한다. 또한, 위의 예시적인 방법에서, 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 서브영역은 슬리버들로 정렬될 수 있고, 슬리버들 각각은 2개 이상의 제2 칩들 각각의 프로그램 가능 논리 영역의 서브영역을 포함할 수 있다. 2개 이상의 제2 칩은 각각 칩 간 브리지를 포함할 수 있고, 칩 간 브리지 각각은 (i) 인접 슬리버 내의 그리고 (ii) 인접 칩 또는 동일한 칩 내의 프로그램 가능 논리 영역의 서브영역들 사이에 접속될 수 있다. 칩 스택을 구성하는 것은 칩 간 브리지를 구성하는 것을 포함할 수 있다.
위의 예시적인 방법에서, 2개 이상의 제2 칩의 처리 집적 회로 중 적어도 하나는 2개 이상의 제2 칩의 처리 집적 회로 중 또 다른 적어도 하나와는 다를 수 있다.
위의 예시적인 방법에서, 2개 이상의 제2 칩의 처리 집적 회로 중 2개 이상은 동일한 처리 집적 회로일 수 있다.
추가 예는 함께 본딩된 인접 칩 쌍을 갖는 적층된 칩을 포함한 칩 스택을 포함하는 다중 칩 디바이스를 포함한다. 칩들은 제1 칩 및 제1 칩 상에 적층된 2개 이상의 제2 칩을 포함한다. 제1 칩은 제어기와 메모리를 포함한다. 2개 이상의 제2 칩들 각각은 처리 집적 회로를 포함한다. 메모리는 결함이 있는 처리 집적 회로의 임의의 부분을 나타내는 구성 정보를 저장하도록 동작 가능하다. 제어기는 처리 집적 회로에 통신 가능하게 접속되고 구성 정보에 기초하여 구성 데이터를 처리 집적 회로의 비결함 부분에 분배하여, 2개 이상의 제2 칩의 처리 집적 회로의 적어도 기능의 서브세트의 동작을 구현하도록 동작 가능하다. 칩 스택은, 처리 집적 회로의 임의의 부분에 결함이 있는 경우 2개 이상의 제2 칩의 처리 집적 회로의 기능의 서브세트를 동작하도록 구성 가능하다.
위의 예시적인 다중 칩 디바이스에서, 처리 집적 회로들 각각은 프로그램 가능 논리 영역을 포함한다.
또 다른 예는 디바이스를 실현하기 위한 방법이다. 칩들의 칩 스택을 포함하는 다중 칩 디바이스가 테스트된다. 칩들 각각은 처리 집적 회로를 포함한다. 다중 칩 디바이스는 제1 디바이스 사양에 따라 제조된다. 다중 칩 디바이스가 제1 디바이스 사양 또는 제1 디바이스 사양과는 다른 제2 디바이스 사양에 따라 동작 가능한지는 다중 칩 디바이스를 테스트하는 것에 기초하여 결정된다. 다중 칩 디바이스는 이 결정에 기초하여 제1 디바이스 사양 및 제2 디바이스 사양 중 하나에 따라 동작 가능하도록 프로그램된다.
위의 예시적인 방법에서, 다중 칩 디바이스를 프로그램하는 단계는 칩들 중 적어도 하나의 적어도 일부를 비활성화하는 것을 포함할 수 있다.
위의 예시적인 방법에서, 두 개 이상의 칩은 프로그램 가능 논리 영역을 포함하는 동일한 처리 집적 회로를 포함할 수 있으며, 다중 칩 디바이스를 프로그램하는 단계는 적어도 하나의 전체 논리 프로그램 가능 논리 영역을 사용하여 동작 가능하도록 다중 칩 디바이스를 구성하는 단계 및 프로그램 가능 논리 영역 중 적어도 하나의 적어도 일부를 비활성화하는 단계를 포함할 수 있다.
위의 예시적인 방법에서, 칩들 중 2개 이상은 프로그램 가능 논리 영역을 포함하는 동일한 처리 집적 회로를 포함할 수 있고, 다중 칩 디바이스를 프로그램하는 단계는 칩들 중 적어도 하나의 전체 프로그램 가능 논리 영역을 사용하여 동작 가능하도록 다중 칩 디바이스를 구성하는 단계 및 칩들 중 적어도 하나의 전체 프로그램 가능 논리 영역을 비활성화하는 단계를 포함할 수 있다.
위의 예시적인 방법에서, 2개 이상의 칩은 프로그램 가능 논리 영역을 포함하는 동일한 집적 회로를 포함할 수 있고, 다중 칩 디바이스를 프로그램하는 단계는 칩의 둘 이상의 프로그램 가능 논리 영역의 적어도 일부를 사용하여 동작 가능하도록 다중 칩 디바이스를 구성하는 단계 및 동일한 집적 회로를 포함하는 칩들 중 적어도 하나의 프로그램 가능 논리 영역의 적어도 일부를 비활성화하는 단계를 포함할 수 있다.
도면의 순서도 및 블록도는 다양한 예시에 따른 시스템 및 방법의 가능한 구현의 아키텍처, 기능, 및 동작을 설명한다. 다른 구현예에서는, 블록에서 언급되는 기능이 도면에서 언급되는 순서를 벗어나 발생할 수 있다. 예를 들면, 연속적으로 도시되는 2개의 블록은, 사실상, 실질적으로 동시에 실행될 수 있거나, 또는 블록들은, 수반되는 기능성에 따라, 때때로 역순으로 실행될 수 있다. 전술한 내용이 특정 예에 관한 것이지만, 전술된 내용의 기본 범위를 벗어나지 않으면서 다른 예 및 추가의 예가 고안될 수 있으며, 그 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 다중 칩 디바이스에 있어서,
    수직으로 적층된 칩을 포함하는 칩 스택을 포함하고,
    상기 칩의 인접한 쌍은 함께 직접 접속되고,
    상기 칩은 제어기 및 메모리를 포함하는 제1 칩을 포함하고,
    상기 칩은 상기 칩 스택 내의 상기 제1 칩 위에 2개 이상의 제2 칩을 포함하고, 상기 2개 이상의 제2 칩 각각은 처리 집적 회로를 포함하고,
    상기 칩 스택은, 상기 처리 집적 회로의 임의의 부분에 결함이 있을 때 상기 2개 이상의 제2 칩의 상기 처리 집적 회로의 기능의 서브세트를 동작하도록 구성 가능하고,
    상기 메모리는 상기 처리 집적 회로의 동작 가능성에 관한 구성 정보를 저장하도록 동작 가능하며,
    상기 제어기는 상기 처리 집적 회로에 통신 가능하게 접속되고, 적어도 상기 기능의 서브세트의 동작을 구현하기 위해 상기 구성 정보에 기초하여 구성 데이터를 상기 처리 집적 회로에 분배하도록 동작 가능한 것인, 다중 칩 디바이스.
  2. 제1항에 있어서,
    상기 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함하고,
    상기 칩 스택은 상기 2개 이상의 제2 칩보다 적은 상기 프로그램 가능 논리 영역의 각각의 전체(respective entierety)를 동작하도록 그리고 상기 2개 이상의 제2 칩 중 적어도 하나의 제2 칩의 상기 프로그램 가능 논리 영역의 각각의 전체를 비활성화하도록 구성 가능한 것인, 다중 칩 디바이스.
  3. 제1항에 있어서,
    상기 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함하고,
    상기 칩 스택은 상기 2개 이상의 제2 칩의 상기 프로그램 가능 논리 영역의 임의의 서브영역(sub-regions)을 동작하도록 그리고 상기 2개 이상의 제2 칩의 상기 프로그램 가능 논리 영역의 임의의 서브영역을 비활성화하도록 구성 가능한 것인, 다중 칩 디바이스.
  4. 제3항에 있어서,
    상기 2개 이상의 제2 칩의 상기 프로그램 가능 논리 영역의 서브영역은 슬리버(slivers)로 정렬되고, 상기 슬리버 각각은 상기 2개 이상의 제2 칩 각각의 상기 프로그램 가능 논리 영역의 서브영역을 포함하고, 상기 2개 이상의 제2 칩 각각은 칩 간 브리지(inter-chip bridges)를 포함하고, 상기 칩 간 브리지 각각은 (i) 인접 슬리버 내의 그리고 (ii) 인접 칩 또는 동일한 칩 내의 상기 프로그램 가능 논리 영역의 서브영역들 사이에 접속되는 것인, 다중 칩 디바이스.
  5. 제1항에 있어서,
    상기 제어기는 상기 구성 데이터를 로드하도록 동작 가능하고, 상기 구성 데이터는 상기 처리 집적 회로 중 하나 이상에서 동작 가능하며,
    상기 칩 스택은, 상기 칩 스택의 상기 처리 집적 회로의 어느 부분이 동작하도록 구성되는지에 관계없이 상기 구성 데이터를 동작하도록 구성 가능한 것인, 다중 칩 디바이스.
  6. 제1항에 있어서,
    상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 적어도 하나는 상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 또 다른 적어도 하나와는 상이한 것인, 다중 칩 디바이스.
  7. 제1항에 있어서,
    상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 2개 이상은 동일한 처리 집적 회로인 것인, 다중 칩 디바이스.
  8. 디바이스를 실현하기 위한 방법에 있어서,
    제어기에 의해, 복수의 처리 집적 회로의 임의의 부분에 결함이 있을 때 상기 복수의 처리 집적 회로의 기능의 서브세트를 동작하도록 칩 스택을 구성하는 단계
    를 포함하고, 상기 칩 스택은 수직으로 적층된 칩을 포함하고, 상기 칩의 인접 쌍은 함께 직접 접속되고, 상기 칩은 제1 칩 및 상기 제1 칩 위의 2개 이상의 제2 칩을 포함하고, 상기 제1 칩은 상기 제어기 및 메모리를 포함하고, 상기 2개 이상의 제2 칩 각각은 상기 처리 집적 회로 각각을 포함하고, 상기 제어기는 상기 메모리에 저장된 구성 정보에 기초하여 상기 기능의 서브세트를 동작하기 위해 상기 복수의 처리 집적 회로의 하나 이상의 부분을 구성하는 것인, 디바이스를 실현하기 위한 방법.
  9. 제8항에 있어서,
    상기 칩 스택을 구성하는 단계는, 상기 2개 이상의 제2 칩보다 적은 프로그램 가능 논리 영역의 각각의 전체를 동작하도록 그리고 상기 2개 이상의 제2 칩 중 적어도 하나의 제2 칩의 프로그램 가능 논리 영역의 각각의 전체를 비활성화하도록 상기 칩 스택을 구성하는 단계를 포함하는 것인, 디바이스를 실현하기 위한 방법.
  10. 제8항에 있어서,
    상기 칩 스택을 구성하는 단계는, 상기 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 동작하도록 그리고 상기 2개 이상의 제2 칩의 프로그램 가능 논리 영역의 임의의 서브영역을 비활성화하도록 상기 칩 스택을 구성하는 단계를 포함하고, 상기 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함하는 것인, 디바이스를 실현하기 위한 방법.
  11. 제10항에 있어서,
    상기 2개 이상의 제2 칩의 상기 프로그램 가능 논리 영역의 서브영역은 슬리버로 정렬되고, 상기 슬리버 각각은 상기 2개 이상의 제2 칩 각각의 상기 프로그램 가능 논리 영역의 서브영역을 포함하고, 상기 2개 이상의 제2 칩 각각은 칩 간 브리지를 포함하고, 상기 칩 간 브리지 각각은 (i) 인접 슬리버 내의 그리고 (ii) 인접 칩 또는 동일한 칩 내의 상기 프로그램 가능 논리 영역의 서브영역들 사이에 접속되며, 상기 칩 스택을 구성하는 단계는 상기 칩 간 브리지를 구성하는 단계를 포함하는 것인, 디바이스를 실현하기 위한 방법.
  12. 제8항에 있어서,
    상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 적어도 하나는 상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 또 다른 적어도 하나와는 상이한 것인, 디바이스를 실현하기 위한 방법.
  13. 제8항에 있어서,
    상기 2개 이상의 제2 칩의 상기 처리 집적 회로 중 2개 이상은 동일한 처리 집적 회로인 것인, 디바이스를 실현하기 위한 방법.
  14. 다중 칩 디바이스에 있어서,
    함께 본딩된 칩들의 인접 쌍을 갖는 적층된 상기 칩들을 포함하는 칩 스택을 포함하고,
    상기 칩들은 제1 칩 및 상기 제1 칩 상에 적층된 2개 이상의 제2 칩을 포함하고,
    상기 제1 칩은 제어기 및 메모리를 포함하고,
    상기 2개 이상의 제2 칩 각각은 처리 집적 회로를 포함하고,
    상기 메모리는 결함이 있는 상기 처리 집적 회로의 임의의 부분을 나타내는 구성 정보를 저장하도록 동작 가능하고,
    상기 제어기는 상기 처리 집적 회로에 통신 가능하게 접속되고, 상기 구성 정보에 기초하여 상기 처리 집적 회로의 결함이 없는 부분에 구성 데이터를 분배하여 상기 2개 이상의 제2 칩의 상기 처리 집적 회로의 기능의 적어도 서브세트의 동작을 구현하도록 동작 가능하며,
    상기 칩 스택은 상기 처리 집적 회로의 임의의 부분에 결함이 있는 경우 상기 2개 이상의 제2 칩의 상기 처리 집적 회로의 상기 기능의 서브세트를 동작하도록 구성 가능한 것인, 다중 칩 디바이스
  15. 제14항에 있어서,
    상기 처리 집적 회로 각각은 프로그램 가능 논리 영역을 포함하는 것인, 다중 칩 디바이스.
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