JP6358774B2 - リルート可能なダイ間通信を用いるマルチチップモジュール - Google Patents

リルート可能なダイ間通信を用いるマルチチップモジュール Download PDF

Info

Publication number
JP6358774B2
JP6358774B2 JP2012282703A JP2012282703A JP6358774B2 JP 6358774 B2 JP6358774 B2 JP 6358774B2 JP 2012282703 A JP2012282703 A JP 2012282703A JP 2012282703 A JP2012282703 A JP 2012282703A JP 6358774 B2 JP6358774 B2 JP 6358774B2
Authority
JP
Japan
Prior art keywords
connections
module
connection
redundant
signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012282703A
Other languages
English (en)
Other versions
JP2013145554A (ja
JP2013145554A5 (ja
Inventor
ルイス デイビッド
ルイス デイビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2013145554A publication Critical patent/JP2013145554A/ja
Publication of JP2013145554A5 publication Critical patent/JP2013145554A5/ja
Application granted granted Critical
Publication of JP6358774B2 publication Critical patent/JP6358774B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

（背景）
集積回路の作成において、経済的に生産されることのできるダイ（またはダイスカットされた半導体ウエハ）の大きさは、欠陥により限定される。作成プロセスは、内在的に、ある平均的数の単位面積当たりの欠陥を生成し、その結果、面積のより大きいダイは、機能する可能性がより小さい。従って、面積のより大きなダイに対しては、１つのダイ当りのコストが有意に増加する。例えばメモリまたは論理のアレイのような規則的な構造を含むダイに対しては、ダイ内の冗長が、欠陥構造を回避するために使用されることができる。これは、大きなダイのコストを有意に低減する。しかしながら、このようなアプローチは、不規則な構造または特定の入力／出力（Ｉ／Ｏ）接続点に結合されている構造に対しては、それほどには効果がない。
この内在的問題に対する１つのアプローチは、マルチチップモジュール（ＭＣＭ）を利用して、より低いコストで大きくかつ複雑なシステムの作成を可能にする。このアプローチを使用する場合、単一のパッケージ内のシステムは、比較的速いダイ間Ｉ／Ｏ接続またはラインを備えた、基板上の多くのダイに分割される。単一のパッケージにおけるダイ間のこのようなＩ／Ｏ接続は、異なるパッケージにおけるダイ間の接続よりも短く、かつ、より微細なワイヤから構成され得る。このパッケージ構成は、より多くの接続のみならず、より速い接続をも可能にするが、しかし、これらの接続は、なおも、単一のダイ内の接続よりも遅い。製造中において、ＭＣＭにおける個々のダイは、試験されることができ、それによって、許容可能であることが知られた（例えば欠陥のない）ダイのみが単一の基板上に結合される。さらに、収率の改良は、ＭＣＭ内のいかなる論理の規則性にも依存しない。すなわち、ＭＣＭには任意の数の任意の構造が存在することができる。
しかしながら、ＭＣＭのダイ間Ｉ／Ｏ接続にも欠陥が生じることがある。従って、最終的な製品収率は、所望したほどには高くないことがあり得る。
一般的に述べて、以下に記述される例示的実施形態は、ＭＣＭ上のダイ間の冗長Ｉ／Ｏ接続を含む。すなわち、使用されるダイ間Ｉ／Ｏ接続の数は、ダイ間に接続性を提供するために通常使用される接続の数よりも大きい。欠陥のあるダイ間Ｉ／Ｏ接続は、ＭＣＭ組み立ての後に試験することによって発見され、欠陥のあるダイ間Ｉ／Ｏ接続は、信号が、許容可能な（例えば欠陥のない）冗長接続を通ってリルートされることで回避される。一実施形態において、試験は、組み立て時に実行されることができ、結果は、不揮発性メモリに格納されることができる。あるいは、試験は、例えばパワーアップ時に動的に実行されることができ、結果は、ダイ間Ｉ／Ｏ接続を構成するために使用されることができる。
例えば、本発明は、以下を提供する。
（項目１）
モジュールであって、該モジュールは、
基板と、
該基板に結合された少なくとも２つのコアと、
該少なくとも２つのコアの間の複数の入力／出力（Ｉ／Ｏ）接続であって、該複数のＩ／Ｏ接続は、冗長Ｉ／Ｏ接続を含む、複数の入力／出力（Ｉ／Ｏ）接続と、
該複数のＩ／Ｏ接続のうちのＩ／Ｏ接続に欠陥があるという決定に基づいて、該複数のＩ／Ｏ接続のうちの該Ｉ／Ｏ接続から該複数のＩ／Ｏ接続の冗長Ｉ／Ｏ接続へ信号をリルートするように動作可能である回路網と
を備えている、モジュール。
（項目２）
上記決定は、上記モジュールの作成中に実行される、上記項目のいずれか一項に記載のモジュール。
（項目３）
上記決定から生じたデータを格納するための不揮発性メモリをさらに備えている、上記項目のいずれか一項に記載のモジュール。
（項目４）
上記決定から生じたデータは、外部の不揮発性メモリに格納される、上記項目のいずれか一項に記載のモジュール。
（項目５）
上記決定は、上記モジュールをパワーオンするときに実行される、上記項目のいずれか一項に記載のモジュール。
（項目６）
上記回路網を制御するための論理をさらに備えている、上記項目のいずれか一項に記載のモジュール。
（項目７）
上記論理は、専用の論理である、上記項目のいずれか一項に記載のモジュール。
（項目８）
上記論理は、ソフト論理である、上記項目のいずれか一項に記載のモジュール。
（項目９）
上記決定を行うためのソフト論理をさらに備えている、上記項目のいずれか一項に記載のモジュール。
（項目１０）
方法であって、該方法は、
基板に結合されたモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験することであって、該複数のＩ／Ｏ接続は、冗長Ｉ／Ｏ接続を含む、ことと、
該複数のＩ／Ｏ接続のうちの１つのＩ／Ｏ接続に欠陥があるという決定に基づいて、該複数のＩ／Ｏ接続のうちの該１つのＩ／Ｏ接続から該冗長Ｉ／Ｏ接続のうちの冗長Ｉ／Ｏ接続へ少なくとも１つの信号をリルートすることと
を含む、方法。
（項目１１）
上記決定は、上記モジュールの作成中に実行される、上記項目のいずれか一項に記載の方法。
（項目１２）
上記決定は、上記モジュールをパワーオンするときに実行される、上記項目のいずれか一項に記載の方法。
（項目１３）
上記決定から生じたデータを格納することをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１４）
上記決定から生じたデータは、上記モジュールのコンポーネントである不揮発性メモリに格納される、上記項目のいずれか一項に記載の方法。
（項目１５）
上記決定から生じたデータは、外部の不揮発性メモリに格納される、上記項目のいずれか一項に記載の方法。
（項目１６）
上記モジュールは、上記回路網を制御するための論理を有する、上記項目のいずれか一項に記載の方法。
（項目１７）
方法であって、該方法は、
欠陥のあるＩ／Ｏ接続を特定するためにモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験する動作であって、該モジュールは、冗長Ｉ／Ｏ接続を含み、かつ、該欠陥のあるＩ／Ｏ接続から信号をリルートするための回路網をさらに含む、動作と、
該試験から生じたデータを不揮発性メモリに格納する動作と、
該モジュールを動作モードに移行させる動作と、
該試験から生じたデータに基づいて、該欠陥のあるＩ／Ｏ接続のうちの１つの欠陥のあるＩ／Ｏ接続から該冗長Ｉ／Ｏ接続のうちの１つの冗長Ｉ／Ｏへ少なくとも１つの信号をスイッチングする動作と
を含む、方法。
（項目１８）
上記モジュールは、上記回路網を制御するためのソフト論理を有する、上記項目のいずれか一項に記載の方法。
（項目１９）
上記モジュールは、上記回路網を制御するための専用論理を有する、上記項目のいずれか一項に記載の方法。
（項目２０）
上記決定は、上記モジュールのパワーオンのときに実行される、上記項目のいずれか一項に記載の方法。
（摘要）
マルチチップモジュール（ＭＣＭ）は、そのダイ間に冗長Ｉ／Ｏ接続を有する。すなわち、使用されるダイ間Ｉ／Ｏ接続の数は、ダイ間に接続性を提供するために通常使用される接続の数よりも大きい。欠陥のある接続は、ＭＣＭ組み立ての後に試験することによって発見され、欠陥のある接続は、信号が、良好な（例えば欠陥のない）冗長接続を通ってリルートされることで回避される。試験は、組み立て時に実行されることができ、結果は、不揮発性メモリに格納されることができる。あるいは、ＭＣＭは、例えばパワーアップ時に動的に自己試験を実行することができ、ダイ間Ｉ／Ｏ接続を構成するために試験結果を使用することができる。
図１Ａおよび図１Ｂは、例示的実施形態に従い、マルチチップモジュールの断面を示す。 図１Ａおよび図１Ｂは、例示的実施形態に従い、マルチチップモジュールの断面を示す。 図２は、例示的実施形態に従い、マルチチップモジュールに組み込まれ得る例示的ダイを示す。 図３Ａおよび図３Ｂは、例示的実施形態に従い、マルチチップモジュールの２つのコア間の例示的Ｉ／Ｏ接続を示す。 図３Ａおよび図３Ｂは、例示的実施形態に従い、マルチチップモジュールの２つのコア間の例示的Ｉ／Ｏ接続を示す。 図４Ａおよび図４Ｂは、例示的実施形態に従い、冗長Ｉ／Ｏ接続の使用を示す。 図４Ａおよび図４Ｂは、例示的実施形態に従い、冗長Ｉ／Ｏ接続の使用を示す。 図５は、例示的実施形態に従い、冗長プロセッサおよび欠陥メモリを示す。 図６は、例示的実施形態に従い、一対の試験プロセッサを示す。 図７は、例示的実施形態に従い、不揮発性メモリに格納された欠陥試験からの結果を使用する方法を示す。 図８は、例示的実施形態に従い、パワーオンの後にＩ／Ｏ接続を欠陥試験する方法を示す。 図９は、例示的実施形態に従い、ＭＣＭによる自己試験のための方法を示す。
他の局面および利点が、添付の図面との関連でなされる以下の詳細な説明から明らかとなる。以下の詳細な説明は、実施形態の原理を例により示している。
（詳細な説明）
以下の記述において、例示的な実施形態の完全な理解を提供するために、多くの特定の詳細が述べられている。しかしながら、例示的な実施形態は、これらの特定の詳細のうちの幾つかがなくとも実行され得ることが当業者には明らかである。他の例において、プロセスの動作および実装の詳細は、すでに周知の場合、詳細には記述されていない。
図１Ａおよび図１Ｂは、例示的実施形態に従い、マルチチップモジュール（ＭＣＭ）の断面を示す。図１Ａに示されるように、ＭＣＭ１００ａは、（灰色に色付けされた）２つのダイを含み、そのうちの１つは、ダイ１０２ａである。例示的実施形態において、ダイ１０２ａは、配線層１０３ａに接続され、配線層１０３ａは次に、はんだバンプ１０４ａ（例えばフリップチップはんだバンプ）によって基板１０１ａにおけるダイ間Ｉ／Ｏ接続１０５ａに接続されている。既に示されたように、ダイ間Ｉ／Ｏ接続１０５ａは、オンダイ（ｏｎ−ｄｉｅ）接続よりも遅いが、しかし、従来のオフダイ（ｏｆｆ−ｄｉｅ）接続よりも速く、数が多い。例示的実施形態において、ダイ間接続１０５ａは、１つの層当りの複数の接続としてルートされ得る。
図１Ｂは、代替の例示的実施形態を示す。この図に示されているように、ＭＣＭ１００ｂも、（灰色に色付けされた）２つのダイを含み、そのうちの１つは、ダイ１０２ｂである。例示的実施形態において、ダイ１０２ｂは、配線層１０３ｂに接続され、配線層１０３ｂは次に、はんだバンプ１０４ｂによって基板１０１ｂにおけるダイ間Ｉ／Ｏ接続１０５ｂに接続されている。この例示的実施形態において、はんだバンプ１０４ｂはまた、スルーシリコンビア（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）１０６ｂに接続され、スルーシリコンビア１０６ｂは、基板１０１ｂを横断し、はんだボール１０７ｂに接続する。
図２は、例示的実施形態に従い、マルチチップモジュールに対するダイを示す。この図に示されるように、ダイは、実施形態において、プログラム可能な論理デバイス（ＰＬＤ）２００であり得、プログラム可能な論理デバイス（ＰＬＤ）２００は、論理領域２１５とＩ／Ｏ素子２１０とを含む。Ｉ／Ｏ素子２１０は、様々なメモリインターフェースをサポートし得る。他の補助回路、例えば、クロック発生およびタイミングのための位相ロックループ（ＰＬＬ）２２５が、コア論理領域２１５の外側に、例えば、プログラム可能論理デバイス２００のコーナに、およびＩ／Ｏ素子２１０に隣接して位置することができる。論理領域２１５は、論理セルによって場所が占められており、論理セルはとりわけ、最も基本的なレベルでは、「論理素子」（ＬＥ）を、または、より複雑なレベルでは、プログラム可能な知的財産（ＩＰ）ブロックを含む。一般的に使用される機能を実行するプログラム可能な論理ブロックはしばしば、「ＩＰコア」と称されることが理解される。ＬＥは、ルックアップテーブルベースの論理領域を含み得、「論理アレイブロック」（ＬＡＢ）のグループに分けられ得ることも理解される。ＬＥまたはＬＡＢは、ユーザによって所望される論理機能を実行するように構成されることができる。
図３Ａおよび図３Ｂは、例示的実施形態に従い、マルチチップモジュールの２つのコアの間のＩ／Ｏ接続を示す。図３Ａに示されているように、ＭＣＭ３００は、２つのダイを含み、そのうちの１つは、コア３０１（例えば、何らかの構成ビットストリームに基づいてプログラム可能な論理素子であり得るＩＰコア）を備えたダイであり、コア３０１は、トライステートバッファ３０２ａに接続された論理回路から成り、トライステートバッファ３０２ａは、２つのダイを接続するダイ間Ｉ／Ｏ接続３０３に接続されている。図３Ａにおいて、ダイ間Ｉ／Ｏ接続３０３は、双方向性である。すなわち、トライステートバッファ（例えばトライステートバッファ３０２ａ）に対する信号は、単一の方向を確立するためにはまだ選択されていない。これとは対照的に、図３Ｂにおいて、ダイ間接続３０３は、一方向性であり、従来の論理バッファを使用してダイ間で通信する。従って、各ワイヤは、一方向のみに信号を送信することができる。ＭＣＭはまた、２つよりも多くのダイを含み得る。
以下の記述において、「正規接続」は、ダイ上の論理にとって通常認識できるダイ間Ｉ／Ｏ接続（例えば、２つのダイ間で論理を接続するために使用可能である接続）である。以下により詳細に論議されるように、例示的実施形態は、（例えば、正規接続を覆ってかつそれらの上に）ＭＣＭ上の余分なダイ間Ｉ／Ｏ接続およびダイ上の対応するバファ、ならびに、１つ以上の正規接続に欠陥がある場合に余分なダイ間Ｉ／Ｏ接続を使用するためのスイッチング（またはリルーティング）回路を利用する。これらの余分なダイ間Ｉ／Ｏ接続は、「冗長接続」と称される。
図４Ａおよび図４Ｂは、例示的な実施形態に従い、冗長Ｉ／Ｏ接続の使用を示す。図４Ａに示されるように、例示的実施形態は、４つの正規接続４０１と２つの冗長接続４０２とを含む。４つの正規接続の各々は、レシーバ（例えばマックス（ｍｕｘ）、マルチプレクサ）に接続し、レシーバは、正規接続と関連する信号、または２つの冗長接続４０２のうちのいずれかからの信号のいずれかを選択することができる。同様に、冗長接続の各々は、４つの正規接続のうちの１つと関連する信号を選択することのできるドライバ（例えばマックス）から接続する。従って、正規接続に欠陥がある場合、冗長接続のうちの１つ（例えば、それ自身には欠陥がないもの）が、冗長接続のドライバから欠陥のある接続のレシーバへ信号を送信するために使用されることができる。
そのようなリルーティングが図４Ｂに示されている。この図において、クロスハッチングによって示されるように、正規接続４０５に欠陥がある。しかしながら、（良好な）冗長接続４０６に対するドライバ４０３が、正規接続４０５と関連する信号を選択し、それをレシーバ４０４へ駆動する。良好な冗長接続４０８を介する同様なリルーティングが、同じく欠陥があるとして示されている正規接続４０７と関連する信号に対して示されている。
図４Ａおよび図４Ｂは、正規接続と冗長接続との間の「十分なクロスバー」を示すことが理解できる。信号の任意のセットが、わずかにより少ないマルチプレクサ入力を必要とする「完全なクロスバー」上でルートされることができることも当技術分野において周知であり、これも本出願において使用されることができる。
ダイ間Ｉ／Ｏ接続の作成は難しく、欠陥による収率損を受けることが理解される。極端な例が、この点を例証することを助ける。各ダイ間に１０，０００の接続があり、各接続は、０．１％の欠陥率（または、９９．９％の良好である確率）を有すると仮定されたい。平均して、０．００１＊１００００＝１０の正規接続に欠陥があると予測される。しかしながら、実際には、可能性には幅があり、一部のＭＣＭは、１０より少ない欠陥のある接続を有し得、一部のＭＣＭは、１０より多くの欠陥のある接続を有し得る。全ての接続が良好である確率は、０．００００４５２またはおよそ０．００５％であり、換言すれば、全てのＭＣＭのうち９９．９９５％が、計画されたとおりには作用しない。非欠陥性のＭＣＭの生産は、経済上の見地から可能ではないことは明らかである。
しかしながら、任意の冗長接続が、１０，０００の正規接続のうちの任意のものに取って代わることができると仮定すれば、２５の冗長接続が、９９．９９８％の収率を可能にするはずである。すなわち、０．００２％未満のＭＣＭが、２５より多くの欠陥のある接続を有する。実際には、ＭＣＭに対するスイッチング（リルーティング）論理においてこの量の柔軟性を提供するには、比較的に多くの費用がかかり得る。なぜならば、各冗長接続は、１０，０００の正規接続のうちの任意のものから選択する必要があるからである。さらに、そのような（以下、「非グループ分け型例示的実施形態」と称される）ＭＣＭは、大きな物理的スパンにまたがって信号をリルートすることにより、比較的大きな遅延を被り得る。
スイッチング論理のコストおよび関連する遅延の大きさを低減するために、例示的実施形態は、より多くの冗長接続を使用し得るが、しかし、それらの使用を正規接続のサブセットに限定し得る。そのような（以下、「グループ分け型例示的実施形態」と称される）例示的実施形態において、１０，０００の接続は、４０の正規接続の２５０のグループに分割され得る。４０の正規接続の各グループに対して、４つの冗長接続は、４つの冗長接続の各々が４０の正規接続の中の４０の接続の任意のものに取って代わり得るように実装され得る。そのような例示的実施形態において、４４の総接続の中で４つより多くの欠陥のある接続を有する確率は、およそ１ｘ１０−９であり、２５０のグループのうち１つ以上のものが４つより多くの欠陥のある接続を有する確率は、およそ３ｘ１０−７である。従って、総収率は、９９．９９９９７％である。冗長接続の総数は今や、２５０のグループにわたって１グループにつき４つであり、合計１０００であるが、しかし、スイッチング（またはリルーティング）回路網の複雑さは有意に低減され、コストおよび遅延の両方が低減される。コストに焦点を絞る別の例示的実施形態において、冗長接続の相対的コストおよびスイッチング論理のコストを考慮するコスト分析が、冗長接続の数およびグループの大きさの観点から低コストの解答を見出すために実行され、１つの良好な製品当たりの相対的最小総コストを達成する。
さらに、グループ分け型例示的実施形態において、冗長接続の各々は、４０：１マルチプレクサ（マックス）を使用して正規接続と関連する信号をドライバにおいて選択し得、５：１マックスを使用して正規接続と関連する信号および冗長接続のうちの１つからの信号をレシーバにおいて選択し得る。これらのマックスは通常、それらの制御入力に対して、６（２６＞４０）ビットおよび３（２３＞５）ビットをそれぞれ使用する。スイッチング回路に対する制御ビットに対する（例えば０または１のような）実際の値は、特定のＭＣＭにおける欠陥のある接続のセットに依存することは理解される。
非グループ分け型例示的実施形態は、合計２５０，０００のファンインに対して、２５の冗長接続を使用し得、これら２５の冗長接続は各々、正規接続と関連する１０，０００の信号から選択し得ることも理解される。これとは対照的に、グループ分け型例示的実施形態は、２５０＊４＝１０００の冗長接続を使用し得るが、しかし、各接続は、合計４０，０００のファンインに対して、正規接続と関連する４０の信号からしか選択しない。
さらに、選択のより小さな範囲は、グループ分け型例示的実施形態が、比較的より速いことを意味する。なぜならば、１０，０００の信号は、ダイのエッジにまたがって広がる可能性があり、ダイの１つのサイドの長さにわたって信号を送信するためにはかなりの時間がかかるからである。
各グループが、制御に対して６ビット（ｂ）を備えた４つのドライバを含む２５０のグループ、および制御に対して３ｂを備えた１０，０００のレシーバが存在するので、合計２５０＊４＊６＋１０，０００＊３＝３６，０００ｂが、グループ分け型例示的実施形態においてすべてのマックスを構成するために使用され得る。
一例示的実施形態において、スイッチング（またはリルーティング）論理に対する制御ビットは、プログラム可能読取り専用メモリ（ＰＲＯＭ）、電気的消去プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリ、または他の不揮発性メモリ（ＮＶＭ）に格納され得る。代替の例示的実施形態において、データは、揮発性メモリに格納され得、揮発性メモリは、例えば、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）の場合における（ａ）デバイス初期化または（ｂ）プログラミングもしくは構成の一部として構成され得る。このようなデータは、特定のＭＣＭにおける特定の欠陥に対して特定である。必要とされるメモリの量は、制御のより複雑な復号を犠牲にして低減され得る。
さらに、グループ分け型例示的実施形態において、総計１０，０００の接続すべてにわたって最大２５の欠陥だけしかリルートされないことが特定され得る。なぜならば、この量のリルーティングは、９９．９９８％の比較的良好な収率を与えるからである。この例において、各欠陥のある接続の位置は、１４ｂ（２１４＞１０，０００）を使用して符号化されることができる。総計３５０ｂ（各々が１４ｂである２５の符号化）が、ＭＣＭ上でフラッシュ（または他の不揮発性）メモリに格納され得る。その後、例えばパワーアップにおいて、制御論理は、３５０ｂの欠陥情報を読取り、そして、リルーティングに関与するマックスを制御するために３６，０００ｂ（レシーバに対して３０，０００ｂおよびドライバに対して６，０００ｂ）を生成し得る。例示的実施形態において、これら３６，０００ｂは、マックスと関連するＲＡＭ（または他の揮発性）メモリに格納され得る。
図５は、冗長プロセッサ５０１（例えば制御論理）を示し、冗長プロセッサ５０１は、欠陥メモリ５０２からデータ（例えば制御ビット）を読取り、次に、欠陥のある接続を避けてリルートするために、駆動マックス５０３ならびに受信マックス５０４ａおよび５０４ｂに対する制御信号を生成する。上述のとおり、ＭＣＭが、作成時間において欠陥のあるダイ間接続に対して試験される場合、欠陥情報を格納する欠陥メモリ５０２は、ＮＶＭであり得る。このＮＶＭは、ＭＣＭ上に位置し得るか、または、代替の例示的実施形態においては、例えばコンピュータのハードドライブ上に位置するなど、オフチップ（ｏｆｆ−ｃｈｉｐ）であり得ることが理解される。例示的実施形態において、欠陥情報は、欠陥位置、および／または、欠陥のある正規接続と（例えば欠陥のない）良好な冗長接続との間のリルーティングを実行するマックスを構成するために使用される冗長制御情報を含み得る。あるいは、欠陥メモリ５０２は、揮発性メモリであり得、この揮発性メモリにおいては、欠陥情報は、ＭＣＭ上のダイが、ダイ間接続の各々を逐次的に試験することによって自己試験動作を実行した後に格納される。ここでもやはり、この揮発性メモリは、ＭＣＭ上に位置し得るか、または、代替の例示的実施形態においては、例えばコンピュータのハードドライブ上に位置するなど、オフチップであり得る。例示的実施形態において、この試験は、ＭＣＭのパワーオンの際に実行され得る。
図６は、例示的実施形態に従い、一対の試験プロセッサを示す。この図に示されるとおり、ＭＣＭ６０１は、２つのコア６０３ａおよび６０３ｂを含み、これらの各々は、それぞれ、試験プロセッサ６０４ａおよび６０４ｂを有する。２つの試験プロセッサは、接続を経由して通信し、これらの接続は、例えば接続６０２のように試験専用の接続であり得るか、または、例えば接続６０６のように試験とコア間の正規通信との両方に対して使用可能な接続であり得る。各試験プロセッサは、試験信号を接続に注入し、かつ、接続から試験信号を受信するための信号経路を含む。例示的実施形態において、接続は、試験信号と正規信号との間で選択するためのマルチプレクサを使用し得る。この図に示されるとおり、試験プロセッサ６０４ａは、信号経路６０５ａを使用し、試験プロセッサ６０４ｂは、信号経路６０５ｂを使用する。例示的実施形態において、試験プロセッサは、ある時間にわたって接続を試験して、制御情報（例えば制御ビット）を生成して、冗長スイッチング回路（例えば駆動マックスおよび受信マックス）を構成し得る。
図７は、例示的実施形態に従い、不揮発性メモリに格納された欠陥試験からの結果を使用する方法を示す。方法は、専用（例えば回路）であるかまたはソフト（例えば構成可能もしくはプログラム可能）であり得る制御論理の観点から記述されている。方法の第１の動作においては、ステップ７０１において、制御論理が、冗長Ｉ／Ｏ接続および正規Ｉ／Ｏ接続と冗長Ｉ／Ｏ接続との間のリルーティング信号に対する回路網を有する２つのＭＣＭコア（例えばＦＰＧＡ）間のＩ／Ｏ接続を欠陥試験する。次に、ステップ７０２において、制御論理は、欠陥試験から生じたデータを（例えばＭＣＭ上の、またはハードディスク上の）不揮発性メモリに格納する。上述のように、この欠陥データは、欠陥位置および／または、欠陥のある正規接続と良好な冗長接続との間のリルーティングを実行するマックスを構成するために使用される冗長制御情報を含み得る。ステップ７０３において、制御論理は、欠陥試験から生じたデータに基づいて、欠陥のある正規Ｉ／Ｏ接続から良好な冗長Ｉ／Ｏ接続へ信号をリルートする。
図８は、例示的実施形態に従い、パワーオンの後にＩ／Ｏ接続を欠陥試験する方法を示す。ここでもやはり、方法は、制御論理の観点から記述されている。ステップ８０１において、パワーオンされたとき、制御論理が、冗長Ｉ／Ｏ接続および正規Ｉ／Ｏ接続と冗長Ｉ／Ｏ接続との間のリルーティング信号に対する回路網を有する２つのＭＣＭコア（例えばＦＰＧＡ）間のＩ／Ｏ接続を欠陥試験する。次に、ステップ８０２において、制御論理は、欠陥試験から生じたデータに基づいて、欠陥のある正規Ｉ／Ｏ接続から良好な冗長Ｉ／Ｏ接続へ信号をリルートする。例示的実施形態において、この方法は、例えば、揮発性メモリを利用し得るなど、欠陥試験から生じたデータをＮＶＭに格納しないことがあり得る。代替の例示的実施形態において、方法は、例えば、第２の動作の前または後に、欠陥試験から生じたデータをＮＶＭに格納し得る。
図９は、例示的実施形態に従い、ＭＣＭによる自己試験のための方法を示す。方法は、欠陥試験を実行するように構成またはプログラムされているＭＣＭの観点から記述されている。方法の第１の動作においては、ステップ９０１において、ＭＣＭが、冗長Ｉ／Ｏ接続および正規Ｉ／Ｏ接続と冗長Ｉ／Ｏ接続との間のリルーティング信号に対する回路網を有する２つのＭＣＭコア（例えばＦＰＧＡ）間の正規Ｉ／Ｏ接続を欠陥試験する。この動作は、ＭＣＭがパワーオンされるたびに生じ得るか、または、例えば、ＭＣＭが特定の回数パワーオンされた後もしくは特定の時間が過ぎた後などのように周期的に生じ得る。次に、ステップ９０２において、ＭＣＭは、欠陥試験から生じたデータを（例えばＭＣＭ上の、またはハードディスク上の）不揮発性メモリに格納する。方法の第３の動作においては、ステップ９０３において、ＭＣＭは、動作モードに移行する。そして、方法の第４の動作においては、ステップ９０４において、ＭＣＭは、欠陥試験から生じたデータに基づいて、欠陥のある正規Ｉ／Ｏ接続から良好な冗長Ｉ／Ｏ接続へ信号をリルートする。例示的実施形態において、第４の動作は、第３の動作の前に実行され得ることが理解される。別の例示的実施形態において、第４の動作は、第３の動作の後に実行され得る。
本明細書に記述された装置および方法は、任意の適切な回路に組み込まれ得る。例えば、方法および装置は、多くのタイプのデバイス、例えばプログラム可能論理デバイスまたはマイクロプロセッサに組み込まれ得る。例示的プログラム可能論理デバイスは、ほんの幾つかを挙げれば、プログラム可能アレイ論理（ＰＡＬ）、プログラム可能論理アレイ（ＰＬＡ）、フィールドプログラム可能論理アレイ（ＦＰＬＡ）、電気的プログラム可能論理デバイス（ＥＰＬＤ）、電気的消去プログラム可能論理デバイス（ＥＥＰＬＤ）、論理セルアレイ（ＬＣＡ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、アプリケーション特定標準プロダクト（ＡＳＳＰ）を含む。
さらに、このようなプログラム可能論理デバイスは、以下のコンポーネント、すなわち、プロセッサ、メモリ、Ｉ／Ｏ回路、および周辺デバイスのうちの１つ以上を含むデータ処理システムの一部であり得る。データ処理システムは、広く様々なアプリケーションにおいて使用されることができ、これら広く様々なアプリケーションの例としては、コンピュータネットワーキング、データネットワーキング、計装、ビデオ処理、デジタル信号処理、または、プログラム可能または再プログラム可能論理を使用することが望ましい任意の適切な他のアプリケーションがある。プログラム可能論理デバイスは、様々に異なる論理機能を実行するために使用されることができる。例えば、プログラム可能論理デバイスは、システムプロセッサと協働して作用するプロセッサまたはコントローラとして構成されることができる。プログラム可能論理デバイスは、データ処理システムにおける共有資源へのアクセスを調停するためのアービタとしても使用され得る。さらに別の例において、プログラム可能論理デバイスは、プロセッサとシステムにおける他のコンポーネントのうちの１つとの間のインターフェースとして構成されることができる。一実施形態において、プログラム可能論理デバイスは、譲受人によって所有されるデバイスのファミリーのうちの１つであり得る。
方法の動作は、特定の順序で記述されているが、しかし、記述された動作と動作との間に他の動作が実行され得ること、記述された動作は、わずかに異なる時刻に生じるように調節され得ること、または記述された動作は、オーバーレイ動作の処理が所望の手段で実行される限りにおいて、処理動作の発生を処理と関連する様々な間隔で可能にするシステムにおいて分散され得ることが理解されるべきである。さらに、上述の方法の動作は、任意の適切な手段でモジュール化および／または分散されることができる。
前述の発明は、理解の簡明さの目的で幾分詳細に記述されたが、しかし、特定の変更および改変が、添付の請求項の範囲内で実行されることができることは明らかである。従って、例示的実施形態は、例を示すものとして解釈されるべきであり、限定するものとして解釈されるべきではなく、本発明は、本明細書に与えられた詳細に限定されず、添付の請求項の範囲および均等物内で改変され得る。
１００ａ、１００ｂ ＭＣＭ
１０１ａ、１０１ｂ 基板
１０２ａ、１０２ｂ ダイ
１０３ａ、１０３ｂ 配線層
１０４ａ、１０４ｂ はんだバンプ
１０５ａ、１０５ｂ ダイ間Ｉ／Ｏ接続
１０６ｂ スルーシリコンビア
１０７ｂ はんだボール
２００ プログラム可能な論理デバイス（ＰＬＤ）
２１０ Ｉ／Ｏ素子
２１５ 論理領域
２２５ 位相ロックループ（ＰＬＬ）
３００ ＭＣＭ
３０１ コア
３０２ａ、 トライステートバッファ
３０３ ダイ間Ｉ／Ｏ接続

Claims (18)

  1. 方法であって、該方法は、
    基板に結合されたモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験することであって、該複数のＩ／Ｏ接続は、正規Ｉ／Ｏ接続および冗長Ｉ／Ｏ接続を含む、ことと、
    不揮発性メモリに欠陥データを格納することであって、該欠陥データは、欠陥の所定の最大量まで該複数のＩ／Ｏ接続の欠陥位置を含む、ことと、
    該格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規Ｉ／Ｏ接続に欠陥があるという決定に基づいて、該正規Ｉ／Ｏ接続から該冗長Ｉ／Ｏ接続へリルートすることであって、該リルートすることは、該正規Ｉ／Ｏ接続と該冗長Ｉ／Ｏ接続との間のクロスバーを用いて実行される、ことと
    を含み、
    該２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である、方法。
  2. 前記決定は、前記モジュールの作成中に実行される、請求項１に記載の方法。
  3. 前記決定は、前記モジュールをパワーオンするときに実行される、請求項１に記載の方法。
  4. 前記決定から生じたデータは、前記モジュールのコンポーネントである不揮発性メモリに格納される、請求項１に記載の方法。
  5. 前記決定から生じたデータは、外部の不揮発性メモリに格納される、請求項１に記載の方法。
  6. 前記モジュールは、回路網を制御して前記複数の信号をリルートするための論理を有する、請求項１に記載の方法。
  7. 論理をリルートするための制御ビットを前記モジュールのメモリに格納することをさらに含み、前記複数の信号をリルートすることは、該制御ビットに従う、請求項１に記載の方法。
  8. 前記クロスバーは、前記複数の信号が前記冗長Ｉ／Ｏ接続に対して駆動されるように該複数の信号を選択するマルチプレクサを備える、請求項１に記載の方法。
  9. 前記複数のＩ／Ｏ接続の欠陥の符号化された位置を前記モジュールのメモリに格納することと、
    該欠陥の格納された符号化された位置から、前記複数の信号をリルートするための制御信号を生成することと
    をさらに含む、請求項１に記載の方法。
  10. 前記複数のＩ／Ｏ接続を試験することは、前記モジュールの前記コアの前記試験プロセッサが、試験信号を該複数のＩ／Ｏ接続に注入することを含む、請求項１に記載の方法。
  11. 方法であって、該方法は、
    欠陥のあるＩ／Ｏ接続を特定するためにモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験する動作であって、該モジュールは、冗長Ｉ／Ｏ接続を含み、かつ、該欠陥のあるＩ／Ｏ接続から複数の信号をリルートするための回路網をさらに含む、動作と、
    該試験から生じたデータを不揮発性メモリに格納する動作であって、該データは、該特定された欠陥のあるＩ／Ｏ接続を含む、動作と、
    該モジュールを動作モードに移行させる動作と、
    該試験から生じたデータに基づいて、クロスバーを用いて、該欠陥のあるＩ／Ｏ接続から該冗長Ｉ／Ｏ接続へ複数の信号をスイッチングする動作と
    を含み、
    該２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である、方法。
  12. 前記モジュールは、前記回路網を制御するためのソフト論理を有する、請求項１１に記載の方法。
  13. 前記モジュールは、前記回路網を制御するための専用論理を有する、請求項１１に記載の方法。
  14. 決定は、前記モジュールをパワーオンするときに実行される、請求項１１に記載の方法。
  15. 前記データを格納することは、前記欠陥のあるＩ／Ｏ接続に関連する欠陥位置を格納することを含み、
    前記複数の信号をスイッチングすることは、前記データを読取ることと、前記２つのコアのうちの少なくとも１つにおいて、該スイッチングに関与するマルチプレクサを制御するためのデータを生成することとを含む、請求項１１に記載の方法。
  16. 前記試験から生じたデータは、論理をスイッチングするための制御ビットを含む、請求項１１に記載の方法。
  17. 前記複数のＩ／Ｏ接続を試験することは、前記モジュールの前記コアの前記試験プロセッサによって実行される、請求項１１に記載の方法。
  18. 前記２つのコア間の複数の接続は、複数のグループに分割され、前記複数のＩ／Ｏ接続は、該２つのコア間の接続の１つの該グループを含む、請求項１１に記載の方法。
JP2012282703A 2011-12-28 2012-12-26 リルート可能なダイ間通信を用いるマルチチップモジュール Expired - Fee Related JP6358774B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/339,130 2011-12-28
US13/339,130 US8895981B2 (en) 2011-12-28 2011-12-28 Multichip module with reroutable inter-die communication

Publications (3)

Publication Number Publication Date
JP2013145554A JP2013145554A (ja) 2013-07-25
JP2013145554A5 JP2013145554A5 (ja) 2015-12-17
JP6358774B2 true JP6358774B2 (ja) 2018-07-18

Family

ID=47469790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012282703A Expired - Fee Related JP6358774B2 (ja) 2011-12-28 2012-12-26 リルート可能なダイ間通信を用いるマルチチップモジュール

Country Status (4)

Country Link
US (2) US8895981B2 (ja)
EP (1) EP2610900A3 (ja)
JP (1) JP6358774B2 (ja)
CN (1) CN103219308B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7362231B1 (ja) 2023-08-08 2023-10-17 富雄 柿見 アナログ時計、時刻表示方法、および、時刻表示プログラム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030227B1 (en) * 2013-08-20 2015-05-12 Altera Corporation Methods and apparatus for providing redundancy on multi-chip devices
KR20150043045A (ko) * 2013-10-14 2015-04-22 에스케이하이닉스 주식회사 반도체 장치
JP6398451B2 (ja) * 2014-08-11 2018-10-03 富士通株式会社 半導体回路装置および半導体回路装置の試験方法
JP6488699B2 (ja) 2014-12-26 2019-03-27 富士通株式会社 試験回路および試験回路の制御方法
US10082541B2 (en) * 2015-06-11 2018-09-25 Altera Corporation Mixed redundancy scheme for inter-die interconnects in a multichip package
US10064276B2 (en) * 2015-10-21 2018-08-28 Adventive Ipbank 3D bendable printed circuit board with redundant interconnections
US20220244323A9 (en) * 2018-06-01 2022-08-04 Lexmark International, Inc. Magnetic Sensor Array Device Optimizations and Hybrid Magnetic Camera

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3301047B2 (ja) * 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
US5701263A (en) * 1995-08-28 1997-12-23 Hyundai Electronics America Inverse discrete cosine transform processor for VLSI implementation
US5905383A (en) * 1995-08-29 1999-05-18 Tektronix, Inc. Multi-chip module development substrate
JPH11331374A (ja) * 1998-05-20 1999-11-30 Nec Corp クロスバスイッチ装置及びその冗長化方法
JP2002009156A (ja) * 2000-06-16 2002-01-11 Hitachi Ltd 論理モジュール及び論理エミュレーション方法
JP2003309183A (ja) * 2002-04-17 2003-10-31 Toshiba Corp 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法
JP2004028885A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置、半導体パッケージ及び半導体装置の試験方法
US7124213B2 (en) * 2003-09-30 2006-10-17 International Business Machines Corporation Device having spare I/O and method of using a device having spare I/O
US6991947B1 (en) * 2004-03-22 2006-01-31 Tushar Gheewala Hybrid semiconductor circuit with programmable intraconnectivity
US7310758B1 (en) * 2005-08-22 2007-12-18 Xilinx, Inc. Circuit for and method of implementing programmable logic devices
US7707465B2 (en) * 2006-01-26 2010-04-27 International Business Machines Corporation Routing of shared I/O fabric error messages in a multi-host environment to a master control root node
US7602056B2 (en) * 2006-06-14 2009-10-13 Intel Corporation On-die termination method for multi-chip packages
US7475315B1 (en) * 2007-01-10 2009-01-06 Altera Corporation Configurable built in self test circuitry for testing memory arrays
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7362231B1 (ja) 2023-08-08 2023-10-17 富雄 柿見 アナログ時計、時刻表示方法、および、時刻表示プログラム

Also Published As

Publication number Publication date
CN103219308B (zh) 2019-12-13
EP2610900A3 (en) 2016-12-14
US9368451B1 (en) 2016-06-14
CN103219308A (zh) 2013-07-24
JP2013145554A (ja) 2013-07-25
US8895981B2 (en) 2014-11-25
US20130168672A1 (en) 2013-07-04
EP2610900A2 (en) 2013-07-03

Similar Documents

Publication Publication Date Title
JP6358774B2 (ja) リルート可能なダイ間通信を用いるマルチチップモジュール
US11194757B2 (en) Scalable 2.5D interface circuitry
US9106229B1 (en) Programmable interposer circuitry
US10825772B2 (en) Redundancy scheme for multi-chip stacked devices
US10591544B2 (en) Programmable integrated circuits with in-operation reconfiguration capability
US20160163609A1 (en) Methods and apparatus for testing auxiliary components in a multichip package
US7973555B1 (en) Configuration interface to stacked FPGA
US9030253B1 (en) Integrated circuit package with distributed clock network
TW201108380A (en) Method and apparatus for providing through silicon via (TSV) redundancy
US11423952B2 (en) Multi-chip devices
US12009043B2 (en) Integrated circuit chip and die test without cell array
KR20220062022A (ko) 다중 칩 적층 디바이스를 위한 중복성 방식
US8886481B1 (en) Reducing variation in multi-die integrated circuits
US20120169362A1 (en) Multi-layer distributed network
TW201513298A (zh) 半導體裝置
US7408380B1 (en) Method and apparatus for a redundant transceiver architecture
US8786308B1 (en) Method and apparatus for providing signal routing control
US20240120302A1 (en) Techniques For Arranging Conductive Pads In Electronic Devices
US20240113014A1 (en) Techniques For Shifting Signal Transmission To Compensate For Defects In Pads In Integrated Circuits
US20240111703A1 (en) Techniques For Configuring Repeater Circuits In Active Interconnection Devices
US20240162189A1 (en) Active Interposers For Migration Of Packages
US20240213985A1 (en) Systems And Methods For Configuring Signal Paths In An Interposer Between Integrated Circuits
US20230342309A1 (en) Circuit Systems And Methods For Transmitting Signals Between Devices
US20240257897A1 (en) Integrated circuit chip and die test without cell array

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151102

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151102

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161006

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170725

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20170731

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20170818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180619

R150 Certificate of patent or registration of utility model

Ref document number: 6358774

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees