JP2002009156A - 論理モジュール及び論理エミュレーション方法 - Google Patents

Abstract

(57)【要約】 【課題】複数のＦＰＧＡ間配線を予備配線で救済し歩留
り向上を達成できる論理モジュールを提供する。 【解決手段】論理モジュール上のＦＰＧＡに接続する複
数ネット配線と同一ネット構成の予備配線７を備え、複
数ネット配線５，６に欠陥ネットがあるとき、欠陥ネッ
トの替りに予備配線７を接続ネットと定義したライブラ
リを持たせておき、このライブラリにより所望の論理を
論理モジュール上の複数のＦＰＧＡに論理分割させてＦ
ＰＧＡの配置配線を行いＦＰＧＡ間配線を救済する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム可能な
論理素子を搭載した論理モジュールの欠陥救済技術に関
する。

【０００２】

【従来の技術】近年、ＦＰＧＡ（Field Programmable G
ate Array）のゲート規模の増加、多ピン化、パッケー
ジの小型化が進んでいる。

【０００３】ゲート規模の増加に伴いＦＰＧＡの不良歩
留りを向上する要求も強まってきている。この種の技術
の一例として特開平１０−２３３４７７号公報に開示さ
れる技術がある。この技術は、ＦＰＧＡのチップ内部回
路、チップ内部配線の不良をチップ内部に予備回路を設
けて救済する。

【０００４】

【発明が解決しようとする課題】上記技術はＦＰＧＡチ
ップの不良を救済することは可能であるが、基板への実
装歩留まりの低下の問題が残る。即ち、ＦＰＧＡモジュ
ールは複数のＦＰＧＡチップをボード(基板)上に実装し
て提供されることが多い。ＬＳＩパッケージのピン間隔
の狭ピッチ化、パッケージ構造の複雑化、また基板の高
密度実装化に伴うパッケージの小型化、基板に実装する
接続技術の多様化、複雑化等に起因する不良が発生する
とＦＰＧＡモジュールの歩留まりが低下する。

【０００５】パッケージの接続不良が発生したときの交
換技術は高度な技術が必要であり、不良ＬＳＩの交換後
も歩留りも低下する問題があった。

【０００６】特に、特開平１１−３５２１９０号公報に
開示されるような複数のＦＰＧＡとスイッチングＬＳＩ
を搭載した論理検証用モジュールでは高密度実装、高密
度配線とせざるおえないため問題が顕著となる。

【０００７】本発明の目的は、基板への実装歩留り低下
を抑えるために接続不良が発生しても欠陥を救済し、歩
留りを向上させる技術を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、プログラム可
能な論理素子に接続する論理モジュール上に複数の同一
ネット構成と前記同一ネット構成と同一ネット構成の予
備ネットを備え、複数ネットに欠陥ネットがあるとき、
欠陥ネットの替りに予備ネットを定義したライブラリに
し、諸望の論理を論理素子に論理分割し、論理素子の配
置配線を行うことことにより論理素子に接続するネット
を欠陥救済が可能となる。

【０００９】また、論理モジュール上の同一ネット構成
に欠陥があるときの欠陥ネットの配置データを記憶する
欠陥データ記憶回路と欠陥ネットを予備ネットに接続を
変更制御する欠陥救済制御回路により予備ネットを使用
しプログラム可能な論理素子に接続するネットの欠陥救
済が可能となる。

【００１０】

【発明の実施の形態】以下、図面を用いて本発明の実施
例を詳細に説明する。

【００１１】図３は論理モジュールを示している。

【００１２】図３において、従来の論理モジュール１は
モジュール基板上に複数のＦＰＧＡ１０１とスイッチン
グＬＳＩ１０２と装置インタフェースコネクタ１０３と
外部インタフェースコネクタ１０４を搭載している。Ｆ
ＰＧＡ１０１間を１：１で接続する複数の同一ネット構
成の配線１０７で接続している。同様に配線１０８〜１
１２で各部品間を同一ネット構成で接続している。

【００１３】大規模論理を動作させるために各接続を定
義した配線ネットライブラリを使用し、論理を複数のＦ
ＰＧＡ１０１に分割しプログラムする。ＦＰＧＡ１０１
及び装置インタフェースコネクタ１０３と外部インタフ
ェースコネクタ１０４をプログラマブルに接続するため
にスイッチングＬＳＩ１０２にプログラムし、全配線を
使用し所望の論理を構成する。

【００１４】図１，２は本発明の論理モジュールの第一
の実施例を示している。

【００１５】図１は、上記論理モジュールの一部を現し
たブロック図、図２に欠陥救済方法のフローチャートを
示している。

【００１６】図１において、論理モジュール１にＦＰＧ
Ａ２とＦＰＧＡ３が搭載されている。ＦＰＧＡ２は論理
回路１４とＩ／Ｏバッファ１１，１２と予備Ｉ／Ｏバッ
ファ１３から構成されている。同様にＦＰＧＡ３は論理
回路２４とＩ／Ｏバッファ２１，２２と予備Ｉ／Ｏバッ
ファ２３から構成されている。ＦＰＧＡ２とＦＰＧＡ３
は、配線５，６と配線５，６のネット構成と同一ネット
構成の予備配線７で接続されている。図示していない
が、配線５−７とＩ／Ｏバッファ１１−１３、２１−２
３との間は入出力ピンで電気的に接続する。

【００１７】図１のブロック図と図２のフローチャート
にて欠陥救済方法を示す。ＦＰＧＡ２，３間の配線５，
６のネット構成が同一の予備用配線７を設定する（ステ
ップ２０１）。ＦＰＧＡ２，３間の配線を配線５，６の
みで構成したときの配線をモードＡとし配線ネットライ
ブラリをモードＡライブラリとする。配線５が接続不良
となり配線６と予備配線７で構成したときの配線をモー
ドＢとし配線ネットライブラリをモードＢライブラリと
する（ステップ２０３，２０４）。次に論理モジュール
１を組立て、モードＡのネット構成でＪＴＡＧ又は機能
テスト等にてテストする。（ステップ２０５〜２０
６）、不良品のときはモードＢのネット構成でテストし
不良品は不良品として処理(ステップ２０７，２０８）
する。各モードで良品となった論理モジュールは各モー
ドに対応したモードＡ，ＢのライブラリでＦＰＧＡ２，
３に論理分割する（ステップ２１０，２２０）。分割し
た結果でＦＰＧＡ２，３の配置配線し論理データを生成
しＦＰＧＡに論理動作させする（ステップ２１１〜２１
３，２２１〜２２３）。以上のように配線５，６に欠陥
がないとき配線５，６でＦＰＧＡ２，３に論理動作さ
せ、配線５のネットに欠陥が発生したとき配線６と予備
配線７で論理動作させるライブラリを作成する。同様に
配線６のネットが欠陥の場合も配線５と予備配線７を使
用するライブラリを作成し、本ライブラリにて論理分割
し論理動作させる。

【００１８】本説明では、配線５，６が欠陥になった例
で説明しているがはんだ付け不良，Ｉ／Ｏバッファ１
１，１２、２１，２２の欠陥のときも同様の処理で欠陥
救済できることは明白である。

【００１９】次に図４〜図７を用いて第二の実施例の説
明を行う。

【００２０】図４，５は論理モジュールのブロック図、
図６は欠陥救済制御回路の回路図、図７は動作の真理値
表を示している。

【００２１】図４において、論理モジュール１にＦＰＧ
Ａ２とＦＰＧＡ３と欠陥救済データ記憶回路４から構成
されている。ＦＰＧＡ２は論理回路１４とＩ／Ｏバッフ
ァ１１，１２と予備Ｉ／Ｏバッファ１３から構成されて
いる。同様にＦＰＧＡ３は論理回路２４とＩ／Ｏバッフ
ァ２１，２２と予備Ｉ／Ｏバッファ２３から構成されて
いる。ＦＰＧＡ２とＦＰＧＡ３は、配線５，６と予備配
線７で接続され、論理回路１４は配線５又は配線６に欠
陥があるとき欠陥データ記憶回路８から出力される欠陥
救済データ８により予備配線７へ接続を変更する欠陥救
済論理１５を搭載している。

【００２２】同様に論理回路２４にも欠陥救済論理２５
を搭載している。

【００２３】欠陥救済方法の例を説明する。論理モジュ
ール１のＦＰＧＡ２，３の配線５，６，７をバウンダリ
スキャン又は機能テスト等でテストし配線５，６，７ネ
ットの欠陥データを欠陥データ記憶回路４に書込みむ。
この欠陥データ８で各ＦＰＧＡ２，３に搭載している欠
陥救済制御回路１５，２５を制御し配線５，６，予備配
線７のネットを使用し欠陥救済するかを制御する。この
ように、論理モジュール上の配線を予備配線７を使用し
て欠陥救済することができる。図示していないが配線５
−７とＩ／Ｏバッファ１１−１３，２１−２３とは入出
力ピンで電気的に接続している。

【００２４】図５は、ＦＰＧＡ２の中に欠陥データ記憶
回路４を搭載した論理モジュールの構成を示している。
欠陥データ記憶回路４はＦＰＧＡ２の電源給電がなくて
もデータを保持できるプロセス、例えばフィラッシュメ
モリ、ヒューズによる記憶させ、搭載する部品を少なく
することが可能である。尚、欠陥データ記憶回路４は、
ＲＡＭ、フラッシュメモリ、パーソナルコンピュータ等
で欠陥データを記憶する部品、装置を示す。

【００２５】このような論理構成にすることにより、複
数のライブラリと論理モジュールの対応管理をしないで
も欠陥救済できるようになり、管理工数の低減、ライブ
ラリと論理モジュールの不整合になるおそれか無くな
る。

【００２６】図６には欠陥救済制御回路１５の一実施例
を示している。本例はＦＰＧＡ２の論理回路１４から出
力する信号Ａ，ＢをＦＰＧＡ３に入力し信号Ｃ、Ｄを出
力する論理である。欠陥救済制御回路１５は欠陥救済制
御出力回路３１１，３１２，３１３から構成される。欠
陥救済制御回路２５は欠陥救済制御入力回路３６１，３
６２から構成される。図６の真理値表を用いて動作を説
明する。例えば欠陥がなく予備配線７を使用しないで配
線５，６でネットを構成するときは信号３３１にＨｉｇ
ｈ，信号３３２にＨｉｇｈを入力することにより、信号
Ａは欠陥救済制御出力回路３１１→Ｉ／Ｏバッファ１１
→配線５→入力バッファ２１→欠陥救済制御入力回路３
６１→信号Ｃと伝送される。同様に信号Ｂは欠陥救済制
御出力回路３１２→Ｉ／Ｏバッファ１２→配線６→入力
バッファ２２→欠陥救済制御入力回路３６２→信号Ｄと
伝送される。配線５が欠陥で配線６と予備配線７でネッ
トを構成するときは、信号３３１にＬｏｗ，信号３３２
にＨｉｇｈを入力することにより信号Ａは欠陥救済制御
出力回路３１１→データ信号３２１→欠陥救済制御出力
回路３１２→Ｉ／Ｏバッファ１２→配線６→入力バッフ
ァ２２→欠陥救済制御入力回路３６２→データ信号３７
２→信号Ｃと伝送される。同様に信号Ｂは欠陥救済制御
出力回路３１２→データ信号３２２→欠陥救済制御出力
回路３１３→Ｉ／Ｏバッファ１３→予備配線７→入力バ
ッファ２３→データ信号３７３→欠陥救済制御入力回路
３６２→信号Ｄと伝送される。これらの制御により欠陥
救済が可能である。尚欠陥救済制御回路１５，２５は論
理回路を生成するときに自動生成する方法、ＦＰＧＡ
２，３のＩ／Ｏバッファ，論理回路等にハード的に括り
付ける方法等がある。図６の真理値表のデータは、論理
モジュール１のテスト結果で欠陥データ記憶回路４に記
憶させる。

【００２７】ここでは説明していないが双方バッファの
欠陥救済制御回路は、欠陥救済出力回路と欠陥救済制御
入力回路を組合せて生成できることは明白である。

【００２８】次に図８〜図１１を用いて欠陥ネットを検
出するテスト方法の一実施例を示している。図８〜１０
は論理エミュレーションシステムの一部を示すブロック
図、図１１はテスト方法のフローチャートを示してい
る。

【００２９】図８において、論理モジュール１にはＦＰ
ＧＡ２，３と欠陥データ記憶回路４の他に欠陥ネット摘
出用テスト論理のデータを記憶しているテスト論理記憶
回路４０１，ハードウェアエミュレーションするための
論理データを記憶しているユーザ論理記憶回路４０２、
テスト論理記憶回路４０１とユーザ論理記憶回路４０２
のデータを選択してＦＰＧＡ２，３の論理回路１４、２
４に論理データをダウンロードするモード設定回路４０
３から構成されている。図示していないが、論理エミュ
レーションシステムでは、全体を制御する処理装置、論
理エミュレーションに関する指示などを入力するための
キーボードなどの入力装置、論理エミュレーションの実
行のガイド画面、実行結果を出力するモニターやプリン
タ、前記処理装置で実行される論理エミュレーション用
プログラムを格納する記憶装置などが含まれる。

【００３０】図８，９のブロック図と図１０のフローチ
ャートにてテスト方法を示す。テスト論理データを作成
し、論理モジュール１の同一ネット構成を１つのグルー
プとしてテストパターンを作成する（ステップ４１
６）。テストパターンを生成するテスト論理を作成し、
テスト論理記憶回路４０１に書込みテスト論理データを
保持する（ステップ４１７、４１８）。

【００３１】次にハードウェアエミュレーションするた
めの論理データを生成する。ＦＰＧＡ２，３に搭載する
所望のユーザ論理を作成してＦＰＧＡ２，３に論理分割
し、各ＦＰＧＡへ配置配線したデータをＦＰＧＡへダウ
ンロードする論理データを生成する（ステップ４１０〜
４１３）。論理データをユーザ論理記憶回路４０２に書
込みユーザ論理データを保持する（ステップ４１５）。

【００３２】図９のブロック図を用いて配線のテスト方
法について説明を行う。

【００３３】テスト論理記憶回路４０１に書込んである
テスト論理データを論理回路１４，２４にダウンロード
する配線にモード設定４０３をテストモードに設定し、
論理モジュール１の電源を給電する（スッテプ４２０〜
４２１）。テスト論理をテスト論理記憶回路４０１より
論理回路１４，２４へダウンロードする（ステップ４２
２〜４２３）。テスト論理が動作しテストを行い、その
結果を欠陥データ記憶回路８へ書込む（ステップ４２４
〜４２５）。

【００３４】次に図１０のブロック図にてユーザ論理と
欠陥救済論のダウンロードの説明を行う。モード設定４
０３をユーザ論理記憶回路４０２に書込んである論理デ
ータを論理回路１４，２４にダウンロードする配線に設
定する（ステップ４２０）。ユーザ論理動作と欠陥救済
制御回路１５，２５の論理データをユーザ論理記憶回路
４０２より論理回路１４，２４へダウンロードし、論理
を欠陥救済回路１５，２５に書換える（ステップ４２７
〜４２８）。欠陥救済制御回路１５とユーザ論理のユー
ザ論理動作をさせ、ハードウェアエミュレーションを行
う。(ステップ４２９）。

【００３５】このように２つの論理データを書換えてテ
ストし、欠陥データを書込むことにより、外付け回路の
低減が可能となった。

【００３６】次に図１２，図１３は論理モジュールテス
トするときのＦＰＧＡ２，３に論理データをダウンロー
ドするテスト論理の一実施例を示している。図１２はテ
スト論理のブロック図、図１３はテストパターンを示し
ている。ＦＰＧＡ２のテスト論理４０５は、図１３に示
すテストパターンを生成するテストデータ生成回路４５
０をダウンロードする。ＦＰＧＡ３には、ＦＰＧＡ２か
ら転送されるテストパターンの期待値を記憶する期待値
記憶回路４５１と期待値記憶回路４５１のデータパター
ンと比較する比較チェック回路４５０と比較の結果を保
持するテスト結果保持回路４５２と保持したデータで欠
陥データ制御回路８にデータを書込む制御をする欠陥デ
ータ制御回路４５３から構成される。図１３に示すテス
トパターンがＦＰＧＡ２からＦＰＧＡ３へ転送し、テス
トパターンと同一期待値を持つ期待値記憶回路４５１の
データを比較チェック回路４５２で比較し、データが合
ったときにＬｏｗ出力し、データが合わなかったときに
Ｈｉｇｈ出力する。その比較結果データを各Ｉ／Ｏバッ
ファ２１〜２３と各テストパターン毎にテスト結果保持
回路４５３に保持する。テスト結果を欠陥データ制御回
路４５４は、欠陥データ制御回路８に書込むための信号
に変換し書込む。

【００３７】論理モジュールに搭載しているＦＰＧＡに
テスト論理をダウンロードし動作させることにより、外
付け回路を付けることもなく自動的にテストし、欠陥救
済データを生成することができることによりテスト工数
の低減が可能となる。

【００３８】

【発明の効果】本発明によれば、論理モジュールの配
線、ＦＰＧＡの接続に欠陥があっても配線ネットを交換
し欠陥を救済することが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した論理モジュールの一実施例の
ブロック図。

【図２】本発明の論理エミュレーション方法のフローチ
ャート。

【図３】論理モジュールの全体の概要を示すブロック
図。

【図４】論理モジュールの第２の実施例のブロック図。

【図５】論理モジュールの第2の実施例の他の構成を示
すブロック図。

【図６】図４，５の欠陥救済制御回路の詳細を示す回路
図。

【図７】図６の欠陥救済制御回路の真理値表を示す図。

【図８】本発明の論理エミュレーションシステムを部分
的に示すブロック図。

【図９】本発明の論理エミュレーションシステムを部分
的に示すブロック図。

【図１０】本発明の論理エミュレーションシステムを部
分的に示すブロック図。

【図１１】本発明の論理モジュールのテスト方法の一実
施例のフローチャートである。

【図１２】本発明の論理モジュールの欠陥データ記憶回
路への書込み方法の一実施例のブロック図。

【図１３】本発明の論理モジュールの欠陥データ記憶回
路への書込み方法の一実施例の真理値表を示す図。

【符号の説明】

１・・・論理モジュール、２、３・・・ＦＰＧＡ、 ４・・・欠陥データ記憶回路、５、６・・・配線、７・・・予備
配線、 ８・・・欠陥救済データ、 １１、１２、２１、２２・・・Ｉ／Ｏバッファ、 １３、２３・・・予備Ｉ／Ｏバッファ、１４、２４・・・論理
回路、 １５、２５・・・欠陥救済制御回路、１０１・・・ＦＰＧＡ、 １０２・・・スイッチングＬＳＩ、 １０３・・・装置インタフェースコネクタ、 １０４・・・外部インタフェースコネクタ、 １０７〜１１２・・・論理信号用配線、 ３１１〜３１３・・・欠陥救済制御出力回路、 ３６１、３６２・・・欠陥救済制御入力回路、 ３３１、３３２、３８１、３８２・・・欠陥救済制御信
号、 ３２１、３２２、３７２、３７３・・・データ信号 ４０１・・・テスト論理記憶回路、４０２・・・ユーザ論理記
憶回路、 ４０３・・・モード設定回路、４０４・・・論理ダウンロード
配線、 ４０５、４０６・・・テスト論理、４５０・・・テストデータ
生成回路 ４５１・・・期待値記憶回路、４５２・・・比較チェック回路 ４５３・・・テスト結果保持回路、４５４・・・欠陥データ制
御回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AB01 AE10 AE11 AG10 AK12 AK14 5B046 AA08 BA03 JA05 KA06 5F064 AA08 BB02 EE60 FF02 FF26 FF36 5J056 AA00 BB59 CC00 HH04

Claims (8)

【特許請求の範囲】
1. 【請求項１】プログラム可能な論理素子を搭載する論理
   モジュールにおいて、前記論理素子を接続する前記論理
   モジュール上の配線として、同一ネット構成の複数のネ
   ットと、該複数ネットに欠陥ネットがあるとき、該欠陥
   ネットの替りに予備ネットとして使われる、前記複数ネ
   ットと同一ネット構成の予備ネットを備えたことを特徴
   とする論理モジュール。
2. 【請求項２】請求項１の論理モジュールにおいて、前記
   複数ネットに欠陥ネットがあるときに前記欠陥ネットの
   配置データを記憶する欠陥データ記憶回路と、前記欠陥
   ネットを予備ネットに変更する欠陥救済制御回路を具備
   した論理モジュール。
3. 【請求項３】プログラム可能な複数の論理素子と該複数
   の論理素子を接続する配線とからなる論理モジュールで
   あって、同一ネット構成の複数のネットと、前記複数ネ
   ットに欠陥ネットがあるときに前記欠陥ネットの配置デ
   ータを記憶する欠陥データ記憶回路と、前記複数ネット
   に欠陥ネットがあるときに該欠陥ネットの替りに予備ネ
   ットとして使われる前記複数ネットと同一ネット構成の
   予備ネットと、前記欠陥ネットを予備ネットに変更する
   欠陥救済制御回路とを備えた論理モジュールと、 前記論理モジュールのテストをするテスト論理の論理デ
   ータを記憶するテスト論理記憶回路と、 所望の論理データを記憶するユーザ論理記憶回路と、 前記テスト論理記憶回路からの論理データまたは前記ユ
   ーザ論理記憶回路の論理データを選択するモード設定回
   路を具備し、 前記テスト論理記憶回路からの論理データを前記プログ
   ラマブル論理素子に書込み後論理動作し、 前記論理動作の結果を前記欠陥データ記憶回路に書込
   み、 前記欠陥データ記憶回路の信号により前記欠陥救済回路
   の条件を設定して、前記ユーザ論理記憶回路の論理デー
   タを書込んで所望の論理動作を行わせることを特徴とす
   る論理エミュレーションシステム。
4. 【請求項４】複数のFPGAパッケージが基板上に搭載され
   たFPGAモジュールに論理データをマッピングして動作テ
   ストを行う論理エミュレーション方法において、 前記複数のFPGA間を接続するネットを定義するライブラ
   リを複数個設定しておき、 論理エミュレーションの実行に先立ち前記複数個のライ
   ブラリのうちの１つを選択して論理エミュレーションを
   実行することを特徴とする論理エミュレーション方法。
5. 【請求項５】請求項４の論理エミュレーション方法にお
   いて、 前記複数のライブラリに順位付けをしておき、順位の先
   の第1のライブラリでの動作が保証されたことに応じて
   該第1のライブラリを用いて論理エミュレーションを実
   行する論理エミュレーション方法。 【請求項５】請求項４の論理エミュレーション方法にお
   いて、 前記第1のライブライでの動作が保証されない場合に、
   次の順位の第2のライブラリでの動作確認を実行し、動
   作が保証されたことに応じて該第2のライブラリを用い
   て論理エミュレーションを実行する論理エミュレーショ
   ン方法。
6. 【請求項６】基板と、該基板に実装されるプログラム可
   能な第1、第2の論理パッケージと、前記第1、第2の論理
   パッケージ間を接続する基板配線と、からなる論理モジ
   ュールにおいて、 前記第1、第2の論理パッケージは、基板配線との間で信
   号を入出力するＩ／Ｏピンを複数備える。前記Ｉ／Ｏピ
   ンが関係するネットに欠陥があるときに、その配置情報
   を記憶する記憶回路と、 該記憶回路に記憶されたネットを他の正常なネットに置
   き換える欠陥救済制御回路とを備えた論理モジュール。
7. 【請求項７】前記欠陥救済制御回路は前記論理パッケー
   ジ内にあることを特徴とする論理モジュール。
8. 【請求項８】前記記憶回路は前記論理パッケージ内にあ
   ることを特徴とする請求項８の論理モジュール。