JP3804733B2 - ストレス用電圧を用いてメモリをテストする機能を有する集積回路 - Google Patents
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのテストに係り、特に組込みセルフテスト(BIST：BuiltIn Self Test)部と半導体メモリとを含み、ストレス用電圧を用いて半導体メモリをテストできる集積回路に関するものである。
。
【０００２】
【従来の技術】
一般的に半導体メモリ(以下、メモリという)をテストするためには大量のテストパタ−ンが必要であり、メモリの全ての入/出力ピンが制御/観察できなければならない。従って、メモリが集積回路内に内蔵されている場合には、配線(routing)問題、パッケ−ジピン数の制限及びテストプログラムの長さ等の問題のため、メモリテストパタ−ンをハ−ドウェア的に実現してメモリと共に集積回路に内蔵する場合がある。一方、メモリの不良を早期に発見するためスクリ−ンテストをするが、この際に、メモリに高温/高圧を加えてメモリの動作を試験することをストレス(stress)BISTといって、BISTを遂行するメモリテストパタ−ンをBIST部という。
【０００３】
前述したBIST部とメモリが単一集積化された回路において、メモリをBISTしながらメモリに過度なストレス用電圧を印加してメモリの動作を調べる必要がある。即ち、高電圧でメモリを動作させて、短時間の内にメモリから潜在的な欠陥が顕在化するのを調べる必要がある。しかし、BIST時にメモリに供給電圧を提供する内部供給電圧発生部が過度なストレスを受けてはいけない。
【０００４】
従って、従来は、所定レベル以上のストレス用電圧がメモリに印加できないので、ストレス用電圧に対するメモリの動作をテストするのが不十分であった。且つ、ストレス用電圧に対するメモリの動作をテストするためには、別途の高価のメモリ組込み(burn -in)装備を用意しなければならない問題点がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、簡単な論理回路のみでBIST時のストレス用電圧をメモリに印加してメモリがテストできるストレス用電圧を用いてメモリをテストする機能を有する集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を成すために、半導体メモリを有し、ストレス用電圧を用いて前記半導体メモリをテストする機能を有する集積回路において、ストレス用電圧を用いた組込みセルフテスト BIST を含む複数のテストモードにおいて前記半導体メモリに印加する信号を選択するテスト選択信号と、前記組込みセルフテスト BIST が選択されたことを示す BIST 要求信号とを発生するテスト制御手段と、自発的に発生した内部供給電圧のレベルを、アクティブレベルの制御信号に応答してクランピングして出力し、インアクティブレベルの該制御信号に応答してクランピングされないレベルを有する内部供給電圧の前記ストレス用電圧を、前記半導体メモリの供給電圧として出力する供給電圧発生手段と、前記BIST要求信号及び外部から入力されるストレステスト信号に応答して、インアクティブレベルの前記制御信号を出力するストレス制御手段と、前記組込みセルフテスト BIST が選択された場合に、前記テスト選択信号により選択される前記半導体メモリの不良有無をテストするための信号を前記半導体メモリに印加して、印加された前記信号に相応して前記半導体メモリから出力される信号に応答して、前記半導体メモリの不良有無をテストするBIST部とを備え、前記ストレステスト信号は、前記半導体メモリに前記ストレス用電圧を印加して前記半導体メモリをテストしようとする時にアクティブレベルで入力されることを特徴とする。
【０００９】
【発明の実施の形態の形態】
以下、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路の構成及び動作の一例を、添付した図面を参照して説明する。
図１を参照すれば、本実施の形態の形態によるストレス用電圧を用いてメモリをテストする機能を有する集積回路10は、ORゲ−ト20、第１及び２ANDゲ−ト22及び32、メモリ制御部24、I/Oセル28及び第３ANDゲ−ト30で構成されるストレス制御部26、クロック発生部34、主制御部36、第１及び第２マルチプレクサ40及び42で構成される論理部39と、BIST部38と、メモリ44とから構成される。
【００１０】
図１に示されたクロック発生部34は、システムクロック信号CKsysを所定数倍分周して、所定数倍分周された信号を第１クロック信号CLK1で出力する。主制御部36はメモリ44をテストしようとする場合はメモリテスト信号MEMTESTを発生して、メモリ44をBISTしようとする場合はBIST要求信号BISTSを発生する。
【００１１】
一方、主制御部36は、メモリ44をどんな方式でテストするのかを決定して、決定された結果により後述されるテスト選択信号T1及びT2を、例えば、次の表１のように発生する。
【００１２】
【表１】
【００１３】
ここで、DAは直接アクセス(Direct Access)を意味して、'0'は "低" 論理レベルを '1'は "高"論理レベルを各々示す。
【００１４】
一方、メモリ制御部24は、メモリ44を制御するための各種制御信号、デ−タ及びアドレスを出力する。ここで、各種制御信号は、書込みイネ−ブル信号又は読み出しイネ−ブル信号等を含む。
【００１５】
図１に示されたORゲ−ト20は、主制御部36から出力されるメモリテスト信号MEMTEST及びBIST信号BISTSを論理和して、論理和した結果を第１ANDゲ−ト22へ出力する。第１ANDゲ−ト22は、ORゲ−ト20の出力と第１ピンP1を通じて入力されるテスト用クロック信号CLKを論理積して、論理積した結果を第１マルチプレクサ40とBIST部38のクロック端子BCLKへ出力する。又、第２ANDゲ−ト32は、BIST信号BISTSと第４ピンP4を通じて入力されたBISTするための状態の情報とを論理積して、論理積した結果をBIST部38のBISTオン端子BONへ出力する。
【００１６】
BIST部38は、第２ANDゲ−ト32からBISTオン端子BONを通じて入力されるBISTオン信号及びクロック端子BCLKへ入力されるクロック信号に応答して、メモリ44をBISTするための各種制御信号、アドレス及びデ−タを、第１及び第２マルチプレクサ40及び42へ出力し、メモリ44の出力端子DOを通じて出力されるデ−タを入力端子D1を通じて入力して、メモリ44の不良有無を判定して、判定された結果を第５ピンP5を通じて外部へ出力する。又、BIST部38は、図１に示された集積回路10で第１及び第２マルチプレクサ40及び42の不良有/無を判定して、判定された結果を第６ピンP6を通じて外部へ出力する。この際、BIST部38から出力される各種制御信号は、書込みイネ−ブル信号又は読み出しイネ−ブル信号等を含む。結局、BIST部38は、前述した動作によりメモリ44に含まれる全てのセルの不良有無がテストできる。
【００１７】
第１マルチプレクサ40は、第１クロック信号CLK1、第１ANDゲ−ト22の出力及びBIST部38から出力される各種制御信号、デ−タ又はアドレスの中の１つを、前述したテスト選択信号T1及びT2に応答して選択し、選択された信号をメモリ44のクロック端子CKへ出力する。第２マルチプレクサ42は、メモリ制御部24及びBIST部38から各々出力される信号と第２ピンP2を通じて外部から入力された直接アクセステスト信号との中の１つを、テスト選択信号T1及びT2に応答して選択し、選択された信号をメモリ44へ出力する。ここで、集積回路10の第２ピンP2は、テスト時に直接アクセステスト信号を入力するためのテスト用ピンとして使用され、正常動作時は各種論理信号を入力するための論理用ピンとして使用される。
図１に示されたストレス制御部26の第３ANDゲ−ト30は、第３ピンP3を通じて入/出力セル28を経て入力されるストレステスト信号とBIST信号BISTSとを論理積して、論理積した結果を制御信号Cとしてメモリ44へ出力する。ここで、ストレステスト信号は、メモリ44で使用される供給電圧のレベルを所定レベル以上に高める、即ち、供給電圧にストレスを与えるかを表す情報を有する。
メモリ44は、ダイナミックRAM、スタティックRAM、フラッシュRAM等であり得る。メモリ44は、クロック端子CKを通じて入力されるクロック信号に応答して、第２マルチプレクサ42を通じて入力される信号に相応する動作を遂行して、遂行された結果を出力端子DOを通じてBIST部38へ出力する。一方、メモリ44に内蔵された供給電圧発生部(図示せず)は、自発的に発生した内部供給電圧のレベルを制御端子DSTREを通じて入力される制御信号Cに応答しクランピングして、クランピングされないレベルを有する内部供給電圧をストレス用電圧として出力する。
【００１８】
図２は、図１に示されたメモリ44に内蔵され得る供給電圧発生部の本発明による望ましい一実施の形態例のブロック図であり、内部供給電圧発生部60、クランピング62及び内部供給電圧駆動部64で構成される。
【００１９】
図３は、図２に示された供給電圧発生部を説明するためのグラフであり、横軸は供給電圧EVCを示し、縦軸は内部供給電圧IVCを各々示す。
【００２０】
図２に示された内部供給電圧発生部60は、外部から入力した基準電圧Vrを用いて供給電圧EVCを自発的に発生して、発生された供給電圧EVCをクランピング部62へ出力する。クランピング部62は、内部供給電圧発生部60から入力した供給電圧EVCのレベルを制御信号Cに応答してクランピングして、クランピングされたレベルを有する信号を正常な供給電圧72として出力して、クランピングされないレベルを有する信号をストレス供給電圧70として内部供給電圧駆動部64へ出力する。
【００２１】
例を挙げると、"高"論理レベルの制御信号Cが入力されると、クランピング部62は供給電圧EVCをクランピングし、"低"論理レベルの制御信号が入力されると供給電圧EVCをクランピングしない。この際、内部供給電圧駆動部64は、クランピング62から出力される内部供給電圧、即ち、正常な供給電圧72又はストレス電圧70を入力して駆動能力を高めて、内部供給電圧（IVC:Internal Vcc）として出力する。この内部供給電圧駆動部64は選択的に用意される。
【００２２】
以下、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路で遂行されるメモリテスト方法を、添付した図面を参照して説明する。 図４は、図１に示された集積回路10で遂行される本発明によるメモリテスト方法を説明するためのフロ−チャ−トであって、テストモ−ドによりメモリをテストするステップ(第80〜第92ステップ)より成る。
【００２３】
図４を参照すれば、図１に示された集積回路10は、メモリテストモ−ドがBISTモ−ドであるかを判断する(第80ステップ)。もし、BISTモ−ドではない場合、DAモ−ドであるか正常モ−ドであるかを判断する(第82ステップ)。もし、正常モ−ドの場合、集積回路10のBIST部38及び論理部39はメモリ44を正常にテストする(第84ステップ)。しかし、DAモ−ドの場合、BIST部38及び前述した論理部39はメモリ44を直接アクセスしてテストする(第86ステップ)。即ち、ウェ−ハ状態でメモリテスト装備を用いてメモリ44を直接テストする。
【００２４】
しかし、BISTモ−ドの場合、集積回路10はストレスBISTモ−ドであるか或いは正常モ−ドであるかを判断する(第88ステップ)。もし、ストレスBISTモ−ドの場合、前述したように、供給電圧発生部はメモリ44の供給電圧として所定レベル以上のストレス用電圧70を発生して、発生されたストレス電圧により動作するメモリの不良状態がBIST部38によりチェックされる(第92ステップ)。しかし、正常BISTモ−ドの場合、即ち、ストレスBISTモ−ドではない場合、メモリ44を正常にBISTする(第90ステップ)。ここで、前述した第90及び第92ステップは集積回路10がパッケ−ジされた後で遂行される。
【００２５】
前述したように、本実施の形態によるメモリテスト方法は、パッケ−ジ状態の集積回路10に内蔵されたメモリ44をテストするための正常BISTモ−ドからストレスBISTモ−ドへ容易に移行できて、バ−ンインを通じるメモリの不良を早期にスクリ−ンできる。
【００２６】
もし、正常BISTモ−ドでは３ボルトのフラットな内部供給電圧がメモリ44に印加されるとしよう。この際、４ボルトのストレス用内部供給電圧をメモリに供給してメモリをテストしようとする場合、従来のテスト方法では正常BISTモ−ドで４ボルトの内部供給電圧がメモリに供給できなかった。しかし、本実施の形態では、ストレスBISTモ−ドでクランピング部62を用いてフラットな３ボルトの内部供給電圧のレベルを４ボルトに上げてメモリ44がテストできるようにした。
【００２７】
【発明の効果】
以上で説明したように、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路は、複数のテストモードからストレス用電圧を用いた組込みセルフテスト BIST の実施が選択された場合に、従来のテスト方法で要求される高価のメモリバ−ンイン装備がなくても、所定レベル以上のストレス用電源を簡単な論理部39の構成のみで発生させてストレス電圧に対するメモリの性能がテストできるのでコストを節減させ得る。
【００２８】
【図面の簡単な説明】
【図１】本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路の望ましい一実施の形態例の回路図である。
【図２】図１に示されたメモリに内蔵され得る供給電圧発生部の望ましい一実施の形態例のブロック図である。
【図３】図２に示された供給電圧発生部を説明するためのグラフである。
【図４】図１に示された集積回路で遂行される本実施の形態によるメモリテスト方法を説明するためのフロ−チャ−トである。
【符号の説明】
10 集積回路
20 ORゲ−ト
22,32 第１及び２ANDゲ−ト
24 メモリ制御部
26 ストレス制御部
28 I/Oセル
30 第３ANDゲ−ト
34 クロック発生部
36 主制御部
38 BIST部
39 論理部
40,42 第１及び第２マルチプレクサ
44 メモリ
60 内部供給電圧発生部
62 クランピング部
64 内部供給電圧駆動部
70 ストレス電圧
72 正常的な供給電圧
BCLK BIST部のクロック信号
BISTS BIST信号
BON BISTオン端子
C 制御信号
CK クロック端子
CLK テスト用クロック信号
CLK1 第１クロック信号
CKsys システムクロック信号
D1 入力端子
DA 直接アクセス
DO メモリの出力端子
EVC 供給電圧
IVC 内部供給電圧
MEMTEST メモリテスト信号
P1,P2,P3,P4,P5,P6 第1,2,3,4,5,6ピン
T1,T2 テスト選択信号
Vr 基準電圧
【発明の属する技術分野】
本発明は半導体メモリのテストに係り、特に組込みセルフテスト(BIST：BuiltIn Self Test)部と半導体メモリとを含み、ストレス用電圧を用いて半導体メモリをテストできる集積回路に関するものである。
。
【０００２】
【従来の技術】
一般的に半導体メモリ(以下、メモリという)をテストするためには大量のテストパタ−ンが必要であり、メモリの全ての入/出力ピンが制御/観察できなければならない。従って、メモリが集積回路内に内蔵されている場合には、配線(routing)問題、パッケ−ジピン数の制限及びテストプログラムの長さ等の問題のため、メモリテストパタ−ンをハ−ドウェア的に実現してメモリと共に集積回路に内蔵する場合がある。一方、メモリの不良を早期に発見するためスクリ−ンテストをするが、この際に、メモリに高温/高圧を加えてメモリの動作を試験することをストレス(stress)BISTといって、BISTを遂行するメモリテストパタ−ンをBIST部という。
【０００３】
前述したBIST部とメモリが単一集積化された回路において、メモリをBISTしながらメモリに過度なストレス用電圧を印加してメモリの動作を調べる必要がある。即ち、高電圧でメモリを動作させて、短時間の内にメモリから潜在的な欠陥が顕在化するのを調べる必要がある。しかし、BIST時にメモリに供給電圧を提供する内部供給電圧発生部が過度なストレスを受けてはいけない。
【０００４】
従って、従来は、所定レベル以上のストレス用電圧がメモリに印加できないので、ストレス用電圧に対するメモリの動作をテストするのが不十分であった。且つ、ストレス用電圧に対するメモリの動作をテストするためには、別途の高価のメモリ組込み(burn -in)装備を用意しなければならない問題点がある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、簡単な論理回路のみでBIST時のストレス用電圧をメモリに印加してメモリがテストできるストレス用電圧を用いてメモリをテストする機能を有する集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を成すために、半導体メモリを有し、ストレス用電圧を用いて前記半導体メモリをテストする機能を有する集積回路において、ストレス用電圧を用いた組込みセルフテスト BIST を含む複数のテストモードにおいて前記半導体メモリに印加する信号を選択するテスト選択信号と、前記組込みセルフテスト BIST が選択されたことを示す BIST 要求信号とを発生するテスト制御手段と、自発的に発生した内部供給電圧のレベルを、アクティブレベルの制御信号に応答してクランピングして出力し、インアクティブレベルの該制御信号に応答してクランピングされないレベルを有する内部供給電圧の前記ストレス用電圧を、前記半導体メモリの供給電圧として出力する供給電圧発生手段と、前記BIST要求信号及び外部から入力されるストレステスト信号に応答して、インアクティブレベルの前記制御信号を出力するストレス制御手段と、前記組込みセルフテスト BIST が選択された場合に、前記テスト選択信号により選択される前記半導体メモリの不良有無をテストするための信号を前記半導体メモリに印加して、印加された前記信号に相応して前記半導体メモリから出力される信号に応答して、前記半導体メモリの不良有無をテストするBIST部とを備え、前記ストレステスト信号は、前記半導体メモリに前記ストレス用電圧を印加して前記半導体メモリをテストしようとする時にアクティブレベルで入力されることを特徴とする。
【０００９】
【発明の実施の形態の形態】
以下、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路の構成及び動作の一例を、添付した図面を参照して説明する。
図１を参照すれば、本実施の形態の形態によるストレス用電圧を用いてメモリをテストする機能を有する集積回路10は、ORゲ−ト20、第１及び２ANDゲ−ト22及び32、メモリ制御部24、I/Oセル28及び第３ANDゲ−ト30で構成されるストレス制御部26、クロック発生部34、主制御部36、第１及び第２マルチプレクサ40及び42で構成される論理部39と、BIST部38と、メモリ44とから構成される。
【００１０】
図１に示されたクロック発生部34は、システムクロック信号CKsysを所定数倍分周して、所定数倍分周された信号を第１クロック信号CLK1で出力する。主制御部36はメモリ44をテストしようとする場合はメモリテスト信号MEMTESTを発生して、メモリ44をBISTしようとする場合はBIST要求信号BISTSを発生する。
【００１１】
一方、主制御部36は、メモリ44をどんな方式でテストするのかを決定して、決定された結果により後述されるテスト選択信号T1及びT2を、例えば、次の表１のように発生する。
【００１２】
【表１】
ここで、DAは直接アクセス(Direct Access)を意味して、'0'は "低" 論理レベルを '1'は "高"論理レベルを各々示す。
【００１４】
一方、メモリ制御部24は、メモリ44を制御するための各種制御信号、デ−タ及びアドレスを出力する。ここで、各種制御信号は、書込みイネ−ブル信号又は読み出しイネ−ブル信号等を含む。
【００１５】
図１に示されたORゲ−ト20は、主制御部36から出力されるメモリテスト信号MEMTEST及びBIST信号BISTSを論理和して、論理和した結果を第１ANDゲ−ト22へ出力する。第１ANDゲ−ト22は、ORゲ−ト20の出力と第１ピンP1を通じて入力されるテスト用クロック信号CLKを論理積して、論理積した結果を第１マルチプレクサ40とBIST部38のクロック端子BCLKへ出力する。又、第２ANDゲ−ト32は、BIST信号BISTSと第４ピンP4を通じて入力されたBISTするための状態の情報とを論理積して、論理積した結果をBIST部38のBISTオン端子BONへ出力する。
【００１６】
BIST部38は、第２ANDゲ−ト32からBISTオン端子BONを通じて入力されるBISTオン信号及びクロック端子BCLKへ入力されるクロック信号に応答して、メモリ44をBISTするための各種制御信号、アドレス及びデ−タを、第１及び第２マルチプレクサ40及び42へ出力し、メモリ44の出力端子DOを通じて出力されるデ−タを入力端子D1を通じて入力して、メモリ44の不良有無を判定して、判定された結果を第５ピンP5を通じて外部へ出力する。又、BIST部38は、図１に示された集積回路10で第１及び第２マルチプレクサ40及び42の不良有/無を判定して、判定された結果を第６ピンP6を通じて外部へ出力する。この際、BIST部38から出力される各種制御信号は、書込みイネ−ブル信号又は読み出しイネ−ブル信号等を含む。結局、BIST部38は、前述した動作によりメモリ44に含まれる全てのセルの不良有無がテストできる。
【００１７】
第１マルチプレクサ40は、第１クロック信号CLK1、第１ANDゲ−ト22の出力及びBIST部38から出力される各種制御信号、デ−タ又はアドレスの中の１つを、前述したテスト選択信号T1及びT2に応答して選択し、選択された信号をメモリ44のクロック端子CKへ出力する。第２マルチプレクサ42は、メモリ制御部24及びBIST部38から各々出力される信号と第２ピンP2を通じて外部から入力された直接アクセステスト信号との中の１つを、テスト選択信号T1及びT2に応答して選択し、選択された信号をメモリ44へ出力する。ここで、集積回路10の第２ピンP2は、テスト時に直接アクセステスト信号を入力するためのテスト用ピンとして使用され、正常動作時は各種論理信号を入力するための論理用ピンとして使用される。
図１に示されたストレス制御部26の第３ANDゲ−ト30は、第３ピンP3を通じて入/出力セル28を経て入力されるストレステスト信号とBIST信号BISTSとを論理積して、論理積した結果を制御信号Cとしてメモリ44へ出力する。ここで、ストレステスト信号は、メモリ44で使用される供給電圧のレベルを所定レベル以上に高める、即ち、供給電圧にストレスを与えるかを表す情報を有する。
メモリ44は、ダイナミックRAM、スタティックRAM、フラッシュRAM等であり得る。メモリ44は、クロック端子CKを通じて入力されるクロック信号に応答して、第２マルチプレクサ42を通じて入力される信号に相応する動作を遂行して、遂行された結果を出力端子DOを通じてBIST部38へ出力する。一方、メモリ44に内蔵された供給電圧発生部(図示せず)は、自発的に発生した内部供給電圧のレベルを制御端子DSTREを通じて入力される制御信号Cに応答しクランピングして、クランピングされないレベルを有する内部供給電圧をストレス用電圧として出力する。
【００１８】
図２は、図１に示されたメモリ44に内蔵され得る供給電圧発生部の本発明による望ましい一実施の形態例のブロック図であり、内部供給電圧発生部60、クランピング62及び内部供給電圧駆動部64で構成される。
【００１９】
図３は、図２に示された供給電圧発生部を説明するためのグラフであり、横軸は供給電圧EVCを示し、縦軸は内部供給電圧IVCを各々示す。
【００２０】
図２に示された内部供給電圧発生部60は、外部から入力した基準電圧Vrを用いて供給電圧EVCを自発的に発生して、発生された供給電圧EVCをクランピング部62へ出力する。クランピング部62は、内部供給電圧発生部60から入力した供給電圧EVCのレベルを制御信号Cに応答してクランピングして、クランピングされたレベルを有する信号を正常な供給電圧72として出力して、クランピングされないレベルを有する信号をストレス供給電圧70として内部供給電圧駆動部64へ出力する。
【００２１】
例を挙げると、"高"論理レベルの制御信号Cが入力されると、クランピング部62は供給電圧EVCをクランピングし、"低"論理レベルの制御信号が入力されると供給電圧EVCをクランピングしない。この際、内部供給電圧駆動部64は、クランピング62から出力される内部供給電圧、即ち、正常な供給電圧72又はストレス電圧70を入力して駆動能力を高めて、内部供給電圧（IVC:Internal Vcc）として出力する。この内部供給電圧駆動部64は選択的に用意される。
【００２２】
以下、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路で遂行されるメモリテスト方法を、添付した図面を参照して説明する。 図４は、図１に示された集積回路10で遂行される本発明によるメモリテスト方法を説明するためのフロ−チャ−トであって、テストモ−ドによりメモリをテストするステップ(第80〜第92ステップ)より成る。
【００２３】
図４を参照すれば、図１に示された集積回路10は、メモリテストモ−ドがBISTモ−ドであるかを判断する(第80ステップ)。もし、BISTモ−ドではない場合、DAモ−ドであるか正常モ−ドであるかを判断する(第82ステップ)。もし、正常モ−ドの場合、集積回路10のBIST部38及び論理部39はメモリ44を正常にテストする(第84ステップ)。しかし、DAモ−ドの場合、BIST部38及び前述した論理部39はメモリ44を直接アクセスしてテストする(第86ステップ)。即ち、ウェ−ハ状態でメモリテスト装備を用いてメモリ44を直接テストする。
【００２４】
しかし、BISTモ−ドの場合、集積回路10はストレスBISTモ−ドであるか或いは正常モ−ドであるかを判断する(第88ステップ)。もし、ストレスBISTモ−ドの場合、前述したように、供給電圧発生部はメモリ44の供給電圧として所定レベル以上のストレス用電圧70を発生して、発生されたストレス電圧により動作するメモリの不良状態がBIST部38によりチェックされる(第92ステップ)。しかし、正常BISTモ−ドの場合、即ち、ストレスBISTモ−ドではない場合、メモリ44を正常にBISTする(第90ステップ)。ここで、前述した第90及び第92ステップは集積回路10がパッケ−ジされた後で遂行される。
【００２５】
前述したように、本実施の形態によるメモリテスト方法は、パッケ−ジ状態の集積回路10に内蔵されたメモリ44をテストするための正常BISTモ−ドからストレスBISTモ−ドへ容易に移行できて、バ−ンインを通じるメモリの不良を早期にスクリ−ンできる。
【００２６】
もし、正常BISTモ−ドでは３ボルトのフラットな内部供給電圧がメモリ44に印加されるとしよう。この際、４ボルトのストレス用内部供給電圧をメモリに供給してメモリをテストしようとする場合、従来のテスト方法では正常BISTモ−ドで４ボルトの内部供給電圧がメモリに供給できなかった。しかし、本実施の形態では、ストレスBISTモ−ドでクランピング部62を用いてフラットな３ボルトの内部供給電圧のレベルを４ボルトに上げてメモリ44がテストできるようにした。
【００２７】
【発明の効果】
以上で説明したように、本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路は、複数のテストモードからストレス用電圧を用いた組込みセルフテスト BIST の実施が選択された場合に、従来のテスト方法で要求される高価のメモリバ−ンイン装備がなくても、所定レベル以上のストレス用電源を簡単な論理部39の構成のみで発生させてストレス電圧に対するメモリの性能がテストできるのでコストを節減させ得る。
【００２８】
【図面の簡単な説明】
【図１】本発明によるストレス用電圧を用いてメモリをテストする機能を有する集積回路の望ましい一実施の形態例の回路図である。
【図２】図１に示されたメモリに内蔵され得る供給電圧発生部の望ましい一実施の形態例のブロック図である。
【図３】図２に示された供給電圧発生部を説明するためのグラフである。
【図４】図１に示された集積回路で遂行される本実施の形態によるメモリテスト方法を説明するためのフロ−チャ−トである。
【符号の説明】
10 集積回路
20 ORゲ−ト
22,32 第１及び２ANDゲ−ト
24 メモリ制御部
26 ストレス制御部
28 I/Oセル
30 第３ANDゲ−ト
34 クロック発生部
36 主制御部
38 BIST部
39 論理部
40,42 第１及び第２マルチプレクサ
44 メモリ
60 内部供給電圧発生部
62 クランピング部
64 内部供給電圧駆動部
70 ストレス電圧
72 正常的な供給電圧
BCLK BIST部のクロック信号
BISTS BIST信号
BON BISTオン端子
C 制御信号
CK クロック端子
CLK テスト用クロック信号
CLK1 第１クロック信号
CKsys システムクロック信号
D1 入力端子
DA 直接アクセス
DO メモリの出力端子
EVC 供給電圧
IVC 内部供給電圧
MEMTEST メモリテスト信号
P1,P2,P3,P4,P5,P6 第1,2,3,4,5,6ピン
T1,T2 テスト選択信号
Vr 基準電圧
Claims (2)
- 半導体メモリを有し、ストレス用電圧を用いて前記半導体メモリをテストする機能を有する集積回路において、
ストレス用電圧を用いた組込みセルフテスト BIST を含む複数のテストモードにおいて前記半導体メモリに印加する信号を選択するテスト選択信号と、前記組込みセルフテスト BIST が選択されたことを示す BIST 要求信号とを発生するテスト制御手段と、
自発的に発生した内部供給電圧のレベルを、アクティブレベルの制御信号に応答してクランピングして出力し、インアクティブレベルの該制御信号に応答してクランピングされないレベルを有する内部供給電圧の前記ストレス用電圧を、前記半導体メモリの供給電圧として出力する供給電圧発生手段と、
前記BIST要求信号及び外部から入力されるストレステスト信号に応答して、インアクティブレベルの前記制御信号を出力するストレス制御手段と、
前記組込みセルフテスト BIST が選択された場合に、前記テスト選択信号により選択される前記半導体メモリの不良有無をテストするための信号を前記半導体メモリに印加して、印加された前記信号に相応して前記半導体メモリから出力される信号に応答して、前記半導体メモリの不良有無をテストするBIST部とを備え、
前記ストレステスト信号は、前記半導体メモリに前記ストレス用電圧を印加して前記半導体メモリをテストしようとする時にアクティブレベルで入力されることを特徴とするストレス用電圧を用いてメモリをテストする機能を有する集積回路。 - 前記供給電圧発生手段は、
基準電圧を用いて前記内部供給電圧を発生する内部供給電圧発生手段と、
前記内部供給電圧発生手段から入力した前記内部供給電圧のレベルを、アクティブレベルの前記制御信号に応答してクランピングし、インアクティブレベルの前記制御信号に応答してクランピングされないレベルを有する信号を前記ストレス用電圧として出力するクランピング手段とを備えることを特徴とする請求項１に記載のストレス用電圧を用いてメモリをテストする機能を有する集積回路。
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