KR100904962B1 - 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법 - Google Patents

스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법 Download PDF

Info

Publication number
KR100904962B1
KR100904962B1 KR1020070053583A KR20070053583A KR100904962B1 KR 100904962 B1 KR100904962 B1 KR 100904962B1 KR 1020070053583 A KR1020070053583 A KR 1020070053583A KR 20070053583 A KR20070053583 A KR 20070053583A KR 100904962 B1 KR100904962 B1 KR 100904962B1
Authority
KR
South Korea
Prior art keywords
voltage
detection signal
stress
transistor
generating
Prior art date
Application number
KR1020070053583A
Other languages
English (en)
Other versions
KR20080105685A (ko
Inventor
이정배
장영찬
이윤상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070053583A priority Critical patent/KR100904962B1/ko
Priority to US12/128,159 priority patent/US8042404B2/en
Publication of KR20080105685A publication Critical patent/KR20080105685A/ko
Application granted granted Critical
Publication of KR100904962B1 publication Critical patent/KR100904962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2849—Environmental or reliability testing, e.g. burn-in or validation tests
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests

Landscapes

  • Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 장치의 신뢰성을 측정하기 위한 스트레스 검출 회로는 기능 블록 및 검출 신호 발생 회로를 포함한다. 기능 블록은 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 출력한다. 검출 신호 발생 회로는 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 제 1 전압 및 기능 블록이 스트레스를 받지 않은 상태의 제 1 전압에 상응하는 제 2 전압에 기초하여 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생한다.
MOS 트랜지스터, 산화막(oxide), 스트레스(stress), 열화(degradation)

Description

스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스 검출 방법{Stress detection circuit, semiconductor chip including the same, and method of detecting stress}
도 1은 반도체 장치의 기능 블록의 예를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 스트레스 검출 회로를 나타내는 블록도이다.
도 3은 도 2의 스트레스 검출 회로에 포함된 검출 신호 발생 회로의 일 예를 나타내는 회로도이다.
도 4는 도 3의 검출 신호 발생 회로의 출력을 나타내는 도면이다.
도 5는 도 2의 스트레스 검출 회로에 포함된 기준 블록의 예를 나타내는 회로도이다.
도 6은 도 2의 스트레스 검출 회로에 포함된 검출 신호 발생 회로의 일 예를 나타내는 회로도이다.
도 7은 도 6의 검출 신호 발생 회로의 출력을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 도면이다.
도 9는 도 8의 인터페이스에 포함된 멀티플렉서의 일 예를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 스트레스 검출 회로 200: 기능 블록
300: 기준 블록 310: 스위치부
320: 더미 블록 400: 검출 신호 발생 회로
410: 제 1 검출부 420: 제 2 검출부
411, 421: 비교기 700: 인터페이스
710, 720: 멀티플렉서
본 발명은 반도체 장치를 이용한 스트레스 측정에 관한 것으로서, 더욱 상세하게는 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스 검출 방법에 관한 것이다.
MOS(Metallic Oxide Semiconductor) 장치의 미세화에 따라 신뢰성의 문제가 부각되고 있다. MOS 트랜지스터의 게이트와 바디 사이에 고전압이 인가되면 게이트와 바디 사이의 산화막 내부에는 고전계(high electric field)가 형성된다. 고전계는 소스와 드레인에 고전압이 인가되는 경우 형성될 수도 있으며, 이러한 고전계에 의하여 산화막 및 바디에 결함이 발생하여 트랜지스터의 문턱 전압 등의 특성이 변화된다. 또한 비교적 낮은 전압에 의해 동작하는 트랜지스터 역시 반복적인 전압의 인가에 의해 문턱 전압 등의 특성이 변화된다.
이하에서는, 고전압의 인가 또는 반복적인 전압의 인가 등에 의해 문턱 전압 등의 특성이 변화되는 것을 '트랜지스터 또는 이를 포함하는 기능 블록이 "스트레스를 받았다(stressed)" 또는 "열화되었다(degradated)"라고 표현한다.
도 1은 반도체 장치의 기능 블록의 예를 나타내는 회로도이다.
도 1에 도시된 기능 블록(10)은 반도체 메모리 장치의 행 선택 회로에 포함된 드라이버를 예시한 것이다. 기능 블록(10)은 고전압(VPP)과 접지 전압 사이에 직렬로 연결된 트랜지스터들(TR1 TR2, TR3)을 포함한다. 기능 블록(10)은 트랜지스터들(TR1 TR2, TR3)의 게이트로 각각 인가되는 비트 신호(ADDi) 및 고전압(VPP)에 응답하여 해당 워드라인을 활성화시키기 위한 워드라인 활성화 신호(NWEi)를 출력한다. 비트 신호(ADDi)는 어드레스 신호로부터 디코딩된 신호이며, 워드라인 활성화 신호(NWEi)가 고전압(VPP)으로 활성화되면 해당 워드라인이 선택된다.
기능 블록(10)에 포함된 트랜지스터들(TR1 TR2, TR3)이 스트레스를 받으면 워드라인 활성화 신호(NWEi)의 전압 레벨이 감소하게 되고 셀 트랜지스터의 스위칭 동작에 영향을 미쳐 반도체 메모리 장치의 신뢰성을 저하시킨다.
스트레스에 의한 일부 기능 블록의 특성 변화는 시스템 전체의 신뢰성에 영향을 미치기 때문에 패키지 공정의 전후에 걸쳐 기능 블록이 받는 스트레스를 테스트하는 과정이 필요하다. 스트레스에 민감한 기능 블록을 포함하여 반도체 칩이 제작되면, 일반적으로 고온, 고전압, 고압의 조건하에서 반도체 칩의 스트레스에 의한 특성 변화를 측정하는 가속 시험(burn-in test)이 행해진다. 이러한 가속 시험은 비교적 장시간이 소요되며, 반도체 칩의 과도한 특성 변화를 유발하여 반도체 칩이 정상적으로 동작할 수 있는 수명(lifetime)을 단축시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 트랜지스터를 포함하는 기능 블록의 신뢰성을 효과적으로 측정하기 위한 스트레스 검출 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 내부에 포함된 기능 블록의 신뢰성을 효과적으로 측정하기 위하여 상기 스트레스 검출 회로를 포함하는 반도체 칩을 제공하는 것을 일 목적으로 한다.
또한 본 발명은 트랜지스터를 포함하는 기능 블록 또는 반도체 칩의 신뢰성을 효과적으로 측정하기 위한 스트레스 검출 방법을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 스트레스 검출 회로는 기능 블록 및 검출 신호 발생 회로를 포함한다.
상기 기능 블록은 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 출력한다. 상기 검출 신호 발생 회로는 상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 제 1 전압 및 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생한다.
일 실시예에서, 상기 검출 신호 발생 회로는, 상위 기준 전압 및 하위 기준 전압이 게이트로 각각 인가되는 트랜지스터들을 포함할 수 있다. 상기 상위 기준 전압 및 상기 하위 기준 전압의 차이는 상기 기능 블록의 불량 여부를 판단하기 위한 기준값에 상응한다.
상기 검출 신호 발생 회로는, 상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생하는 제 1 검출부, 및 상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생하는 제 2 검출부를 포함할 수 있다.
상기 제 1 검출부 및 상기 제 2 검출부의 각각은, 상기 제 1 전압 및 상기 제 2 전압의 하나와 상기 상위 기준 전압 및 상기 하위 기준 전압의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함할 수 있다.
상기 제 1 검출부 및 상기 제 2 검출부의 각각은, 제 1 전류 경로, 제 2 전류 경로, 제 1 전류원, 제 2 전류원 및 비교기를 포함할 수 있다. 제 1 전류 경로는 전원 전압과 제 1 노드 사이에 연결된 제 1 저항과 상기 제 1 노드에 드레인이 공통 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함할 수 있다. 제 2 전류 경로는 상기 전원 전압과 제 2 노드 사이에 연결된 제 2 저항과 상기 제 2 노드에 드레인이 공통 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함할 수 있다. 제 1 전류원은 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 소스가 공통 연결된 제 1 바이어스 노드와 접지 전압 사이에 연결되고, 제 2 전류원은 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터의 소스가 공통 연결된 제 2 바이어스 노드와 상기 접 지 전압 사이에 연결될 수 있다. 비교기는 상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 제 1 비트 및 상기 제 2 비트를 각각 출력한다.
상기 제 1 검출부에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트로 상기 제 1 전압 및 상기 하위 기준 전압이 각각 인가되고, 상기 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트로 상기 제 2 전압 및 상기 상위 기준 전압이 각각 인가된다. 상기 제 2 검출부에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트로 상기 제 2 전압 및 상기 하위 기준 전압이 각각 인가되고, 상기 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트로 상기 제 1 전압 및 상기 상위 기준 전압이 각각 인가된다.
일 실시예에서, 상기 검출 신호 발생 회로는, k개(k는 2이상의 자연수)의 상위 기준 전압들 및 k개의 하위 기준 전압들이 게이트로 각각 인가되는 트랜지스터들을 포함할 수 있다. 상기 상위 기준 전압들 및 상기 하위 기준 전압들의 각각의 차이는 상기 스트레스의 레벨을 검출하기 위한 서로 다른 k개의 기준값들에 각각 상응할 수 있다.
상기 검출 신호 발생 회로는, 상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 1 비트들을 각각 발생하는 k개의 제 1 검출부들, 및 상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 2 비트를 각각 발생하는 k개의 제 2 검출부들을 포함할 수 있다.
상기 제 1 검출부들 및 상기 제 2 검출부들의 각각은, 상기 제 1 전압 및 상 기 제 2 전압의 하나와 상기 각각의 상위 기준 전압 및 상기 각각의 하위 기준 전압의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함할 수 있다.
일 실시예에서, 상기 스트레스 검출 회로는 상기 테스트 모드에서 활성화되어 상기 제 2 전압을 출력하는 기준 블록을 더 포함할 수 있다.
상기 기준 블록은, 상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미(dummy) 블록, 및 스위치부를 포함할 수 있다. 스위치부는 상기 테스트 모드에서 상기 더미 블록이 상기 제 2 전압을 출력하도록 상기 더미 블록의 입력을 통과시키고, 정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 입력을 차단할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩은 외부 장치와의 신호 전달을 위한 복수의 입출력 핀들, 기능 블록, 검출 신호 발생 회로 및 인터페이스를 포함한다.
기능 블록은 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 출력한다. 검출 신호 발생 회로는 상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 제 1 전압 및 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생한다. 인터페이스는 상기 입출력 핀들 중 하나 이상의 입출력 핀을 통하여 상기 테스트 모드에서 상기 스트레스 검출 신호를 출력한다.
상기 인터페이스는, 테스트 모드 신호에 응답하여 정상 동작 모드에서의 출 력 신호 및 상기 스트레스 검출 신호 중 하나를 선택하여 상기 하나 이상의 입출력 핀으로 출력하는 멀티플렉서를 포함할 수 있다.
일 실시예에서, 상기 검출 신호 발생 회로는, 상위 기준 전압 및 하위 기준 전압이 게이트로 각각 인가되는 트랜지스터들을 포함할 수 있다. 상기 상위 기준 전압 및 상기 하위 기준 전압의 차이는 상기 기능 블록의 불량 여부를 판단하기 위한 기준값에 상응한다.
상기 검출 신호 발생 회로는, 상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생하는 제 1 검출부, 및 상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생하는 제 2 검출부를 포함할 수 있다.
상기 제 1 검출부 및 상기 제 2 검출부의 각각은, 상기 제 1 전압 및 상기 제 2 전압의 하나와 상기 상위 기준 전압 및 상기 하위 기준 전압의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함할 수 있다.
일 실시예에서, 상기 검출 신호 발생 회로는, k개(k는 2이상의 자연수)의 상위 기준 전압들 및 k개의 하위 기준 전압들이 게이트로 각각 인가되는 트랜지스터들을 포함할 수 있다. 상기 상위 기준 전압들 및 상기 하위 기준 전압들의 각각의 차이는 상기 스트레스의 레벨을 검출하기 위한 서로 다른 k개의 기준값들에 각각 상응한다.
상기 검출 신호 발생 회로는, 상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 1 비트들을 각각 발생하는 k개의 제 1 검출부들, 및 상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 2 비트를 각각 발생하는 k개의 제 2 검출부들을 포함할 수 있다.
상기 제 1 검출부들 및 상기 제 2 검출부들의 각각은, 상기 제 1 전압 및 상기 제 2 전압의 하나와 상기 각각의 상위 기준 전압 및 상기 각각의 하위 기준 전압의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함할 수 있다.
일 실시예에서, 상기 반도체 칩은 상기 테스트 모드에서 활성화되어 상기 제 2 전압을 출력하는 기준 블록을 더 포함할 수 있다. 상기 기준 블록은. 상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미(dummy) 블록, 및 스위치부를 포함할 수 있다. 상기 스위치부는 상기 테스트 모드에서 상기 더미 블록이 상기 제 2 전압을 출력하도록 상기 더미 블록의 입력을 통과시키고, 정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 입력을 차단할 수 있다.
본 발명의 일 실시예에 따른 스트레스 검출 방법에서, 기능 블록에 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 제공한다. 또한 상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압을 제공한다. 그리고 상기 제 1 전압 및 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트 레스 검출 신호를 발생한다.
상기 스트레스 검출 신호를 발생하기 위하여, 상위 기준 전압 및 하위 기준 전압을 제공하고, 상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 상위 기준 전압 및 상기 하위 기준 전압의 차이에 상응하는 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생할 수 있다. 또한 상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생할 수 있다.
상기 제 1 비트를 발생하기 위하여, 상기 제 1 전압 및 상기 상위 기준 전압을 합산한 값에 비례하는 전류를 발생하고, 상기 제 2 전압 및 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 발생할 수 있다. 이 경우 상기 제 2 비트를 발생하기 위하여, 상기 제 2 전압 및 상기 상위 기준 전압을 합산한 값에 비례하는 전류를 발생하고, 상기 제 1 전압 및 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 발생할 수 있다.
상기 제 2 전압을 제공하기 위하여, 상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미 블록을 제공할 수 있다. 정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 더미 블록의 입력을 차단할 수 있다.
따라서 테스트에 의한 과도한 스트레스를 유발하지 않으면서 기능 블록 또는 이를 포함하는 반도체 칩의 신뢰성을 효과적으로 측정할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 스트레스 검출 회로를 나타내는 블록도이다.
도 2를 참조하면, 스트레스 검출 회로(100)는 기능 블록(200) 및 검출 신호 발생 회로(400)를 포함한다. 실시예에 따라, 스트레스 검출 회로(100)는 제 2 전압(Snn)을 출력하는 기준 블록(300)을 더 포함할 수 있다.
기능 블록(200)은 트랜지스터를 포함하고, 상기 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압(Spp)을 출력한다. 검출 신호 발생 회로(400)는, 기능 블록(200)의 스트레스를 측정하기 위한 테스트 모드에서, 기능 블록(200)의 출력인 제 1 전압(Spp) 및 제 2 전압(Snn)에 기초하여 기능 블록(200)의 신뢰성을 나타내는 스트레스 검출 신호(DET)를 발생한다. 기능 블록(200)이란 본래의 기능을 수행하는 집적 회로의 일부분에 해당하는 임의의 블록일 수 있다. 특히 기능 블록(200)은 스트레스에 민감하여 반도체 칩 등의 신뢰성에 직접적인 영향을 미치는 블록일 수 있다.
테스트 모드는 파워-업(power-up)시의 초기화 과정에서 수행될 수 있고, 정상 동작 모드 중에 정해진 주기마다 수행될 수도 있다. 또한 테스트 모드는 특정한 명령에 의해 비주기적으로 수행될 수도 있다.
제 2 전압(Snn)은 기능 블록(200)이 스트레스를 받지 않은 상태의 제 1 전압(Spp)에 상응하도록 설정된다. 일 실시예에서 제 2 전압(Snn)은 실험적으로 측정하여 전압 분배 회로 등을 통하여 고정된 값으로 제공될 수 있다. 또한 실시예에 따라서, 스트레스 검출 회로(100)는 상기 제 2 전압(Snn)을 출력하는 기준 블록(300)을 더 포함할 수 있다. 기준 블록(300)은 테스트되는 기능 블록(200)과 동일한 구성을 포함할 수 있으며, 정상 동작 모드에서는 스트레스를 받지 않도록 테스트 모드에서만 활성화된다.
도 3은 도 2의 스트레스 검출 회로에 포함된 검출 신호 발생 회로의 일 예를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 검출 신호 발생 회로(400a)는 상위 기준 전압(VRp) 및 하위 기준 전압(VRn)이 게이트로 각각 인가되는 제 2 트랜지스터들(T12, T22) 및 제 4 트랜지스터들(T14, T24)을 포함할 수 있다. 상위 기준 전압(VRp) 및 하위 기준 전압(VRn)의 차이(VRp-VRn)는 기능 블록(200)의 불량 여부를 판단하기 위한 기준값에 상응한다.
도 3을 참조하면, 검출 신호 발생 회로(400a)는 제 1 검출부(410a) 및 제 2 검출부(420a)를 포함할 수 있다.
제 1 검출부(410a)는 제 1 전압(Spp)에서 제 2 전압(Snn)을 감산한 값(Spp-Snn)을 기준값(VRp-VRn)과 비교하여 스트레스 검출 신호(DET)의 제 1 비트(DETp)를 발생한다. 제 2 검출부(420a)는 제 2 전압(Snn)에서 제 1 전압(Spp)을 감산한 값(Snn-Spp)을 기준값(VRp-VRn)과 비교하여 스트레스 검출 신호(DET)의 제 2 비트(DETn)를 발생한다.
제 1 검출부(410a) 및 제 2 검출부(420)의 각각은 제 1 전압(Spp) 및 제 2 전압(Snn)의 하나와 상위 기준 전압(VRp) 및 하위 기준 전압(VRn)의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함한다.
제 1 검출부는 제 1 전류 경로, 제 2 전류 경로, 제 1 전류원(TB11), 제 2 전류원(TB12) 및 비교기(411)를 포함한다. 상기 제 1 전류 경로는 전원 전압(VDD)과 제 1 노드(N11) 사이에 연결된 제 1 저항(R11)과 제 1 노드(N11)에 드레인이 공 통 연결된 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)를 포함한다. 상기 제 2 전류 경로는 전원 전압(VDD)과 제 2 노드(N12) 사이에 연결된 제 2 저항(R12)과 제 2 노드(N12)에 드레인이 공통 연결된 제 3 트랜지스터(T13) 및 제 4 트랜지스터(T14)를 포함한다.
제 1 전류원(TB11)은 제 1 트랜지스터(T11) 및 제 3 트랜지스터(T13)의 소스가 공통 연결된 제 1 바이어스 노드(NB11)와 접지 전압 사이에 연결된다. 제 1 전류원(TB11)은 바이어스 전압(VB)에 기초하여 일정한 전류를 공급하며, 제 1 트랜지스터(T11) 및 제 3 트랜지스터(T13)를 통하여 흐르는 전류들의 합을 일정한 값으로 유지한다. 제 2 전류원(TB12)은 제 2 트랜지스터(T12) 및 제 4 트랜지스터(T14)의 소스가 공통 연결된 제 2 바이어스 노드(NB12)와 접지 전압 사이에 연결된다. 제 2 전류원(TB11)은 바이어스 전압(VB)에 기초하여 일정한 전류를 공급하며, 제 2 트랜지스터(T12) 및 제 4 트랜지스터(T14)를 통하여 흐르는 전류들의 합을 일정한 값으로 유지한다.
비교기(411)는 제 1 노드(N11)의 전압과 제 2 노드(N12)의 전압을 비교하여 스트레스 검출 신호(DET)의 제 1 비트(DETp)를 출력한다.
제 2 검출부(420a)의 구성은 제 1 검출부(410a)의 구성과 동일하므로 그 설명을 생략한다. 다만, 제 1 검출부(410a)의 제 1 내지 제 4 트랜지스터들(T11, T12, T13, T14)의 게이트로 인가되는 신호들의 조합과 제 2 검출부(420a)의 제 1 내지 제 4 트랜지스터들(T21, T22, T23, T24)의 게이트로 인가되는 신호들의 조합이 상이하다.
제 1 검출부(410a)는, 제 1 트랜지스터(T11) 및 제 2 트랜지스터(T12)의 게이트로 제 1 전압(Spp) 및 하위 기준 전압(VRn)이 각각 인가되고, 3 트랜지스터(T13) 및 제 4 트랜지스터(T14)의 게이트로 제 2 전압(Snn) 및 상위 기준 전압(VRp)이 각각 인가된다. 제 1 저항(R11)을 통하여 흐르는 제 1 전류는 제 1 전압(Spp) 및 하위 기준 전압(VRn)을 합산한 값(Spp+VRn)에 비례하고, 제 2 저항(R12)을 통하여 흐르는 전류는 제 2 전압(Snn) 및 상위 기준 전압(VRp)을 합산한 값(Snn+VRp)에 비례한다. 제 1 노드(N11)의 전압은 제 1 저항(R11)의 저항값과 상기 제 1 전류의 곱만큼 강하된 전압이고, 제 2 노드(N12)의 전압은 제 2 저항(R12)의 저항값과 상기 제 2 전류의 곱만큼 강하된 전압이다.
결과적으로 제 1 검출부(410a)에 포함된 비교기(411)는 수학식 1과 같은 비교 연산을 수행하여, 비교 결과에 따라 논리 하이 또는 논리 로우가 되는 스트레스 검출 신호(DET)의 제 1 비트(DETp)를 출력한다.
Spp+VRn < Snn+VRp,
또는 Spp-Snn < VRp-VRn
제 2 검출부(420a)는, 제 1 트랜지스터(T21) 및 제 2 트랜지스터(T22)의 게이트로 제 2 전압(Snn) 및 하위 기준 전압(VRn)이 각각 인가되고, 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)의 게이트로 제 1 전압(Spp) 및 상위 기준 전압(VRp)이 각각 인가된다. 제 1 저항(R21)을 통하여 흐르는 제 2 전류는 제 2 전압(Snn) 및 하위 기준 전압(VRn)을 합산한 값(Snn+VRn)에 비례하고, 제 2 저항(R22)을 통하여 흐르는 전류는 제 1 전압(Spp) 및 상위 기준 전압(VRp)을 합산한 값(Spp+VRp)에 비례한다. 제 1 노드(N21)의 전압은 제 1 저항(R21)의 저항값과 상기 제 1 전류의 곱만큼 강하된 전압이고, 제 2 노드(N22)의 전압은 제 2 저항(R22)의 저항값과 상기 제 2 전류의 곱만큼 강하된 전압이다.
결과적으로 제 2 검출부(420a)에 포함된 비교기(421)는 수학식 2와 같은 비교 연산을 수행하여, 비교 결과에 따라 논리 하이 또는 논리 로우가 되는 스트레스 검출 신호(DET)의 제 2 비트(DETn)를 출력한다.
Snn+VRn < Spp+VRp,
또는 -(Spp-Snn) < VRp-VRn
수학식 1과 수학식 2를 정리하면 제 1 검출부(410a)에 포함된 비교기(411) 및 제 2 검출부(420a)에 포함된 비교기(421)가 수행하는 비교 연산은 수학식 3으로 나타낼 수 있다.
|Spp-Snn| < VRp-VRn
결과적으로 스트레스 검출 신호(DET)의 제 1 비트(DETp) 및 제 2 비트(DETn)의 조합은 수학식 3의 비교 결과를 나타낸다.
도 4는 도 3의 검출 신호 발생 회로의 출력을 나타내는 도면이다.
도 4를 참조하면, 스트레스에 따라 변화된 제 1 전압(Spp)과 스트레스를 받지 않은 상태에 상응하는 제 2 전압(Snn)의 차이(|Spp-Snn|)가 기준값(VRp-VRn)보다 작은 경우에는, 스트레스 검출 신호(DET)의 제 1 비트(DETp) 및 제 2 비트(DETn)는 모두 제 1 논리값(예를 들어, 논리 로우 '0')을 갖는다.
한편 제 1 전압(Spp)과 제 2 전압(Snn)의 차이(|Spp-Snn|)가 기준값(VRp-VRn)보다 큰 경우에는, 스트레스 검출 신호(DET)의 제 1 비트(DETp) 및 제 2 비트(DETn) 중 하나는 제 2 논리값(예를 들어, 논리 하이 '1')을 갖는다.
이와 같이, 도 3의 검출 신호 발생 회로(400a)를 포함하는 스트레스 검출 회로(100)는, 스트레스 검출 신호(DET)의 제 1 비트(DETp) 및 제 2 비트(DETn)가 모두 제 1 논리값을 갖는 경우에는 기능 블록(200) 또는 이를 포함하는 반도체 칩을 정상(NORMAL)으로 판정하고, 스트레스 검출 신호(DET)의 제 1 비트(DETp) 및 제 2 비트(DETn) 중 하나가 제 2 논리값을 갖는 경우에는 기능 블록(200) 또는 이를 포함하는 반도체 칩을 비정상(ABNORMAL) 또는 불량으로 판정할 수 있다.
도 5는 도 2의 스트레스 검출 회로에 포함된 기준 블록의 예를 나타내는 회로도이다.
도 2와 관련하여 설명한 바와 같이, 스트레스 검출 회로(100)는 테스트 모드에서 활성화되고, 기능 블록(200)이 스트레스를 받지 않은 상태의 제 1 전압(Spp)에 상응하는 제 2 전압(Snn)을 출력하는 기준 블록(300)을 더 포함할 수 있다.
도 5를 참조하면, 기준 블록(310)은 스위치부(310) 및 더미 블록(dummy block)(320)을 포함할 수 있다.
더미 블록(320)은 대응되는 기능 블록과 동일한 구성을 가지며, 테스트 모드에서 제 2 전압(Snn)을 출력한다. 도 5에 도시된 더미 블록(320)은 도 1에 도시된 기능 블록(10)에 대응되는 경우를 예시한 것이며, 기능 블록의 구성에 따라 더미 블록의 구성이 달라질 수 있다.
스위치부(310)는 테스트 모드에서 더미 블록(320)이 제 2 전압(Snn)을 출력하도록 디코딩된 비트 신호(ADDi) 및 고전압(VPP)과 같은 더미 블록(320)의 입력을 통과시킨다. 한편 스위치부(310)는 정상 동작 모드에서 더미 블록(420)의 스트레스를 방지하도록 더미 블록(320)의 입력을 차단한다.
도 5에 예시된 스위치부(310)는 더미 블록(320)에 포함된 트랜지스터들(TR11, TR12, TR13)의 게이트에 인가되는 입력을 차단하기 위하여 테스트 모드 신호(TM)에 응답하여 동작하는 스위칭 소자들(TS1, TS2)을 포함한다. 실시예에 따라서, 스위치부(310)는 고전압(VPP)을 통과시키거나 차단하기 위한 트랜지스터(TS2)를 포함하고, 비교적 낮은 전압 레벨의 비트 신호(ADDi)를 차단하기 위한 트랜지스터(TS1)는 생략될 수 있다. 또한 실시예에 따라서, 스위칭부(310)는 더미 블록(320)에 포함된 트랜지스터들(TR11, TR12, TR13)을 플로팅시키기 위하여 전원 전압으로 인가되는 고전압(VPP) 및 접지 전압을 차단하는 스위칭 소자들을 더 포함할 수 있다.
도 6은 도 2의 스트레스 검출 회로에 포함된 검출 신호 발생 회로의 일예를 나타내는 회로도이다.
도 6에 도시된 바와 같이, 검출 신호 발생 회로(400b)는 k개(k는 2이상의 자연수)의 상위 기준 전압들(VRp1, ..., VRpk) 및 k개의 하위 기준 전압들(VRn1, ..., VRnk)이 게이트로 각각 인가되는 제 2 트랜지스터들(T12, T22) 및 제 4 트랜지스터들(T14, T24)을 포함한다. 상위 기준 전압들(VRp1, ..., VRpk) 및 하위 기준 전압들(VRn1, ..., VRnk)의 각각의 차이(VRp1-VRn1, ..., VRp-VRn)는 상기 스트레 스의 레벨을 검출하기 위한 서로 다른 k개의 기준값들에 각각 상응한다.
도 6을 참조하면, 검출 신호 발생 회로(400b)는 k개의 제 1 검출부들(410b) 및 k개의 제 2 검출부들(420b)을 포함할 수 있다.
제 1 검출부들(410b)은 제 1 전압(Spp)에서 제 2 전압(Snn)을 감산한 값(Spp-Snn)을 기준값들(VRp1-VRn1, ..., VRp-VRn)과 각각 비교하여 스트레스 검출 신호(DET)의 k개의 제 1 비트들(DETp1, ... DETpk)을 각각 발생한다. 제 2 검출부들(420b)은 제 2 전압(Snn)에서 제 1 전압(Spp)을 감산한 값(Snn-Spp)을 기준값들(VRp1-VRn1, ..., VRp-VRn)과 각각 비교하여 스트레스 검출 신호(DET)의 k개의 제 2 비트들(DETn1, ... DETnk)을 각각 발생한다.
각각의 제 1 검출부(510, 530) 및 각각의 제 2 검출부(520, 540)는 제 1 전압(Spp) 및 제 2 전압(Snn)의 하나와 각각의 상위 기준 전압(VRpi) 및 각각의 하위 기준 전압(VRni)의 하나를 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함한다.
각각의 제 1 검출부(510, 530) 및 각각의 제 2 검출부(520, 540)의 구성은 도 3의 제 1 검출부(410a) 및 제 2 검출부(420a)의 구성과 동일하므로 그 설명을 생략한다. 다만, k개의 제 1 검출부들(410b) 및 k개의 제 2 검출부들(420b)은 도 6에 도시된 바와 같이 서로 다른 기준값들(VRp1-VRn1, ..., VRp-VRn)을 각각 수신한다. 예를 들어 기준값들(VRp1-VRn1, ..., VRp-VRn)은 순차적으로 증가하도록 설정될 수 있다. 제 1 검출부들(410b)에 포함된 비교기들(511, 531) 및 제 2 검출부들(420b)에 포함된 비교기들(521, 541)이 수행하는 각각의 비교 연산은 수학식 4로 나타낼 수 있다.
|Spp-Snn| < VRpi-VRni (i는 1이상 k이하의 자연수)
결과적으로 스트레스 검출 신호(DET)의 k개의 제 1 비트들(DETp, ...DETpk) 및 k개의 제 2 비트들(DETn1, ..., DETnk)의 조합은 수학식 3의 비교 결과를 나타낸다.
도 7은 도 6의 검출 신호 발생 회로의 출력을 나타내는 도면이다. 도 7에는 설명의 편의상 스트레스 검출 신호(DET)가 세 개의 제 1 비트들(DETp1, DETp2, DETp3) 및 세 개의 제 2 비트들(DETn1, DETn2, DETn3)을 포함하는 예가 도시되어 있다.
도 7을 참조하면, 스트레스에 따라 변화된 제 1 전압(Spp)과 스트레스를 받지 않은 상태에 상응하는 제 2 전압(Snn)의 차이(|Spp-Snn|)가 제 1 기준값(VRp1-VRn1)보다 작은 경우(NORMAL)에는, 스트레스 검출 신호(DET)의 세 개의 제 1 비트들(DETp1, DETp2, DETp3) 및 세 개의 제 2 비트들(DETn1, DETn2, DETn3)은 모두 제 1 논리값(예를 들어, 논리 로우 '0')을 갖는다. 스트레스 검출 신호(DET)에 포함된 비트수는 실시예에 따라 변경될 수 있다.
제 1 전압(Spp)과 제 2 전압(Snn)의 차이(|Spp-Snn|)가 제 1 기준값(VRp1-VRn1)보다 크고 제 2 기준값(VRp2-VRn2) 보다 작은 경우(STRp1, STRn1)에는, 제 1 기준값(VRp1-VRn1)에 상응하는 제 1 비트(DETp1) 및 제 2 비트(DETn1) 중 하나만 제 2 논리값(예를 들어, 논리 하이 '1')을 갖는다.
제 1 전압(Spp)과 제 2 전압(Snn)의 차이(|Spp-Snn|)가 제 2 기준값(VRp1-VRn1)보다 크고 제 3 기준값(VRp2-VRn2) 보다 작은 경우(STRp2, STRn2)에는, 제 1 기준값(VRp1-VRn1) 및 제 2 기준값(VRp2-VRn2)에 상응하는 제 1 비트들(DETp1, DETp2)이 제 2 논리값을 갖거나 제 1 기준값(VRp1-VRn1) 및 제 2 기준값(VRp2-VRn2)에 상응하는 제 2 비트들(DETn1, DETn2)이 제 2 논리값을 갖는다.
한편, 제 1 전압(Spp)과 제 2 전압(Snn)의 차이(|Spp-Snn|)가 제 3 기준값(VRp2-VRn2) 보다 큰 경우(FAIL)에는, 세 개의 제 1 비트들들(DETp1, DETp2, DETp3)이 모두 제 2 논리값을 갖거나 세 개의 제 2 비트들(DETn1, DETn2, DETn3)이 모두 제 2 논리값을 갖는다.
이와 같이, 도 6의 검출 신호 발생 회로(420b)를 포함하는 스트레스 검출 회로(100)는, 스트레스 검출 신호(DET)의 복수의 제 1 비트들 및 복수의 제 2 비트들의 조합에 의해 기능 블록(200) 또는 이를 포함하는 반도체 칩이 정상적으로 동작할 수 없는 경우(FAIL)를 판정할 수 있다. 또한 스트레스 검출 회로(100)는 복수의 제 1 비트들 및 복수의 제 2 비트들의 조합에 의해 기능 블록(200)의 스트레스 레벨에 따른 상태들(STRp1, STRp2, STRn1, STRn2)을 판별할 수 있다. 이 경우 기능 블록(200) 또는 이를 포함하는 반도체 칩의 수명(lifetime)을 예측할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩을 나타내는 도면이다.
도 8을 참조하면, 반도체 칩(1000)은 외부 장치와의 신호 전달을 위한 제 1 내지 제 3 입출력 핀들(51, 52, 53), 기능 블록(200), 검출 신호 발생 회로(400), 및 인터페이스(700)를 포함한다. 실시예에 따라, 반도체 칩(1000)은 제 2 전 압(Snn)을 출력하는 기준 블록(300)을 더 포함할 수 있다. 기능 블록(200), 검출 신호 발생 회로(400), 및 기준 블록(300)에 관한 설명은 중복되므로 생략한다.
인터페이스(700)는 제 1 내지 제 3 입출력 핀들(51, 52, 53) 중 하나 이상의 입출력 핀을 통하여 테스트 모드에서 스트레스 검출 신호(DET1, DET2)를 출력한다. 예를 들어, 인터페이스(700)는 테스트 모드 신호에 응답하여 정상 동작 모드에서의 출력 신호(NOUT1, NOUT2) 및 스트레스 검출 신호(DET1, DET2) 중 하나를 선택하여 제 1 및 제 2 입출력 핀(51, 52)으로 출력하는 멀티플렉서들(710, 720)을 포함할 수 있다. 선택된 신호는 최종 출력 신호(OUT1, OUT2)로서 외부 장치로 전달된다. 정상 동작 모드에서의 일부 출력(NOUT3)은 입출력 핀(53)을 통하여 동작 모드에 관계없이 최종 출력 신호(OUT3)로서 외부 장치로 전달된다.
제 1 내지 제 3 입출력 핀들(51, 52, 53) 및 멀티플렉서들(710, 720)의 개수는 설명을 위한 예시에 불과하며 실시예에 따라 변경될 수 있다. 또한 스트레스 검출 신호(DET)가 복수의 비트들을 포함하는 경우에, 상기 인터페이스(700)는 상기 복수의 비트들을 하나의 입출력 핀을 통하여 순차적으로 출력하기 위한 다-대-일(multi-to-one) 멀티플렉서를 포함할 수도 있다.
도 9는 도 8의 인터페이스에 포함된 멀티플렉서의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 멀티플렉서(710a)는 제 1 논리곱 게이트(711), 제 2 논리곱 게이트(712), 논리합 게이트(713) 및 인버터(714)를 포함할 수 있다.
테스트 모드 신호(TM)가 논리 하이로 활성화되면, 제 1 논리곱 게이트(711) 는 정상 동작 모드에서의 출력 신호(NOUT1)에 관계없이 논리 로우를 출력하고, 제 2 논리곱 게이트(712)는 스트레스 검출 신호(DET1)의 논리 레벨을 출력한다. 이 경우 논리합 게이트(713)는 스트레스 검출 신호(DET1)의 논리 레벨을 출력하고, 최종 출력 신호(OUT1)는 스트레스 검출 신호(DET1)의 논리 레벨과 같다.
테스트 모드 신호(TM)가 논리 로우로 비활성화되면, 제 2 논리곱 게이트(712)는 스트레스 검출 신호(DET1)의 논리 레벨에 관계없이 논리 로우를 출력하고, 제 1 논리곱 게이트(711)는 정상 동작 모드에서의 출력 신호(NOUT1)의 논리 레벨을 출력한다. 이 경우 논리합 게이트(713)는 출력 신호(NOUT1)의 논리 레벨을 출력하고, 최종 출력 신호(OUT1)는 출력 신호(NOUT1)의 논리 레벨과 같다.
멀티플렉서(710a)는 테스트 모드 신호(TM)에 응답하여 정상 동작 모드에서의 출력 신호(NOUT1) 및 스트레스 검출 신호(DET1)를 선택하여 입출력 핀(51)으로 출력하기 위한 임의의 구성을 가질 수 있으며, 도 9의 구성은 다양한 변경이 가능하다.
상기와 같은 본 발명의 실시예에 따른 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스 검출 방법은, 테스트에 의한 과도한 스트레스를 유발하지 않으면서 기능 블록 또는 이를 포함하는 반도체 칩의 신뢰성을 효과적으로 측정할 수 있다.
또한 본 발명의 실시예에 따른 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스 검출 방법은 스트레스 검출 신호의 복수의 비트들의 조합을 통하여 기능 블록 또는 이를 포함하는 반도체 칩의 수명을 용이하게 예측할 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (24)

  1. 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 출력하는 기능 블록; 및
    상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 제 1 전압 및 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생하는 검출 신호 발생 회로를 포함하고,
    상기 검출 신호 발생 회로는, 상기 제 1 전압과 상위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 1 전압과 하위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 2 전압과 상기 상위 기준 전압을 합산한 값에 비례하는 전류 및 상기 제 2 전압과 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함하는 스트레스 검출 회로.
  2. 제 1 항에 있어서,
    상기 검출 신호 발생 회로는, 상기 상위 기준 전압 및 상기 하위 기준 전압이 게이트로 각각 인가되는 트랜지스터들을 포함하고,
    상기 상위 기준 전압 및 상기 하위 기준 전압의 차이는 상기 기능 블록의 불량 여부를 판단하기 위한 기준값에 상응하는 것을 특징으로 하는 스트레스 검출 회로.
  3. 제 2 항에 있어서, 상기 검출 신호 발생 회로는,
    상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생하는 제 1 검출부; 및
    상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생하는 제 2 검출부를 포함하는 것을 특징으로 하는 스트레스 검출 회로.
  4. 삭제
  5. 제 3 항에 있어서, 상기 제 1 검출부 및 상기 제 2 검출부의 각각은,
    전원 전압과 제 1 노드 사이에 연결된 제 1 저항과 상기 제 1 노드에 드레인이 공통 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 전류 경로;
    상기 전원 전압과 제 2 노드 사이에 연결된 제 2 저항과 상기 제 2 노드에 드레인이 공통 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 전류 경로;
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 소스가 공통 연결된 제 1 바이어스 노드와 접지 전압 사이에 연결된 제 1 전류원;
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터의 소스가 공통 연결된 제 2 바이어스 노드와 상기 접지 전압 사이에 연결된 제 2 전류원; 및
    상기 제 1 노드의 전압과 상기 제 2 노드의 전압을 비교하여 상기 제 1 비트 및 상기 제 2 비트를 각각 출력하는 비교기를 포함하는 것을 특징으로 하는 스트레 스 검출 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제 1 검출부에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트로 상기 제 1 전압 및 상기 하위 기준 전압이 각각 인가되고, 상기 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트로 상기 제 2 전압 및 상기 상위 기준 전압이 각각 인가되며,
    상기 제 2 검출부에서, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트로 상기 제 2 전압 및 상기 하위 기준 전압이 각각 인가되고, 상기 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트로 상기 제 1 전압 및 상기 상위 기준 전압이 각각 인가되는 것을 특징으로 하는 스트레스 검출 회로.
  7. 제 1 항에 있어서,
    상기 검출 신호 발생 회로는, k개(k는 2이상의 자연수)의 상위 기준 전압들 및 k개의 하위 기준 전압들이 게이트로 각각 인가되는 트랜지스터들을 포함하고,
    상기 상위 기준 전압들 및 상기 하위 기준 전압들의 각각의 차이는 상기 스트레스의 레벨을 검출하기 위한 서로 다른 k개의 기준값들에 각각 상응하는 것을 특징으로 하는 스트레스 검출 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서, 상기 검출 신호 발생 회로는,
    상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 2 비트를 각각 발생하는 k개의 제 2 검출부들을 포함하는 것을 특징으로 하는 스트레스 검출 회로.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 테스트 모드에서 활성화되어 상기 제 2 전압을 출력하는 기준 블록을 더 포함하는 것을 특징으로 하는 스트레스 검출 회로.
  11. 제 10 항에 있어서, 상기 기준 블록은,
    상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미(dummy) 블록; 및
    상기 테스트 모드에서 상기 더미 블록이 상기 제 2 전압을 출력하도록 상기 더미 블록의 입력을 통과시키고, 정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 입력을 차단하는 스위치부를 포함하는 것을 특징으로 하는 스트레스 검출 회로.
  12. 외부 장치와의 신호 전달을 위한 복수의 입출력 핀들;
    포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 출력하는 기능 블록;
    상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 제 1 전압 및 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생하는 검출 신호 발생 회로; 및
    상기 입출력 핀들 중 하나 이상의 입출력 핀을 통하여 상기 테스트 모드에서 상기 스트레스 검출 신호를 출력하는 인터페이스를 포함하고,
    상기 검출 신호 발생 회로는, 상기 제 1 전압과 상위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 1 전압과 하위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 2 전압과 상기 상위 기준 전압을 합산한 값에 비례하는 전류 및 상기 제 2 전압과 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 각각 발생하기 위한 전류 경로들을 포함하는 것을 특징으로 하는 반도체 칩.
  13. 제 12 항에 있어서, 상기 인터페이스는,
    테스트 모드 신호에 응답하여 정상 동작 모드에서의 출력 신호 및 상기 스트레스 검출 신호 중 하나를 선택하여 상기 하나 이상의 입출력 핀으로 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 칩.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 검출 신호 발생 회로는, 상기 상위 기준 전압 및 상기 하위 기준 전압이 게이트로 각각 인가되는 트랜지스터들을 포함하고,
    상기 상위 기준 전압 및 상기 하위 기준 전압의 차이는 상기 기능 블록의 불량 여부를 판단하기 위한 기준값에 상응하는 것을 특징으로 하는 반도체 칩.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 검출 신호 발생 회로는,
    상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생하는 제 1 검출부; 및
    상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생하는 제 2 검출부를 포함하는 것을 특징으로 하는 반도체 칩.
  16. 삭제
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 검출 신호 발생 회로는, k개(k는 2이상의 자연수)의 상위 기준 전압들 및 k개의 하위 기준 전압들이 게이트로 각각 인가되는 트랜지스터들을 포함하고,
    상기 상위 기준 전압들 및 상기 하위 기준 전압들의 각각의 차이는 상기 스트레스의 레벨을 검출하기 위한 서로 다른 k개의 기준값들에 각각 상응하는 것을 특징으로 하는 반도체 칩.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 검출 신호 발생 회로는,
    상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 1 비트들을 각각 발생하는 k개의 제 1 검출부들; 및
    상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값들과 각각 비교하여 상기 스트레스 검출 신호의 k개의 제 2 비트를 각각 발생하는 k개의 제 2 검출부들을 포함하는 것을 특징으로 하는 반도체 칩.
  19. 삭제
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 테스트 모드에서 활성화되어 상기 제 2 전압을 출력하는 기준 블록을 더 포함하고, 상기 기준 블록은.
    상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미(dummy) 블록; 및
    상기 테스트 모드에서 상기 더미 블록이 상기 제 2 전압을 출력하도록 상기 더미 블록의 입력을 통과시키고, 정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 입력을 차단하는 스위치부를 포함하는 것을 특징으로 하는 반도체 칩.
  21. 기능 블록에 포함된 트랜지스터가 받은 스트레스에 따라 변화하는 제 1 전압을 제공하는 단계;
    상기 기능 블록의 스트레스를 측정하기 위한 테스트 모드에서, 상기 기능 블록이 스트레스를 받지 않은 상태의 상기 제 1 전압에 상응하는 제 2 전압을 제공하는 단계; 및
    상기 제 1 전압 및 제 2 전압에 기초하여 상기 기능 블록의 신뢰성을 나타내는 스트레스 검출 신호를 발생하는 단계를 포함하고,
    상기 스트레스 검출 신호를 발생하는 단계는, 상기 제 1 전압과 상위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 1 전압과 하위 기준 전압을 합산한 값에 비례하는 전류, 상기 제 2 전압과 상기 상위 기준 전압을 합산한 값에 비례하는 전류 및 상기 제 2 전압과 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 각각 발생하는 단계를 포함하는 스트레스 검출 방법.
  22. 제 21 항에 있어서, 상기 스트레스 검출 신호를 발생하는 단계는,
    상기 상위 기준 전압 및 상기 하위 기준 전압을 제공하는 단계;
    상기 제 1 전압에서 상기 제 2 전압을 감산한 값을 상기 상위 기준 전압 및 상기 하위 기준 전압의 차이에 상응하는 기준값과 비교하여 상기 스트레스 검출 신호의 제 1 비트를 발생하는 단계; 및
    상기 제 2 전압에서 상기 제 1 전압을 감산한 값을 상기 기준값과 비교하여 상기 스트레스 검출 신호의 제 2 비트를 발생하는 단계를 포함하는 것을 특징으로 하는 스트레스 검출 방법.
  23. 제 22 항에 있어서,
    상기 제 1 비트를 발생하는 단계는,
    상기 제 1 전압 및 상기 상위 기준 전압을 합산한 값에 비례하는 전류를 발생하는 단계; 및
    상기 제 2 전압 및 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 발생하는 단계를 포함하고,
    상기 제 2 비트를 발생하는 단계는,
    상기 제 2 전압 및 상기 상위 기준 전압을 합산한 값에 비례하는 전류를 발생하는 단계; 및
    상기 제 1 전압 및 상기 하위 기준 전압을 합산한 값에 비례하는 전류를 발생하는 단계를 포함하는 것을 특징으로 하는 스트레스 검출 방법.
  24. 제 21 항에 있어서, 상기 제 2 전압을 제공하는 단계는,
    상기 기능 블록과 동일한 구성을 가지며, 상기 테스트 모드에서 상기 제 2 전압을 출력하는 더미 블록을 제공하는 단계; 및
    정상 동작 모드에서 상기 더미 블록의 스트레스를 방지하도록 상기 더미 블록의 입력을 차단하는 단계를 포함하는 것을 특징으로 하는 스트레스 검출 방법.
KR1020070053583A 2007-05-31 2007-05-31 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법 KR100904962B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070053583A KR100904962B1 (ko) 2007-05-31 2007-05-31 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법
US12/128,159 US8042404B2 (en) 2007-05-31 2008-05-28 Stress detection circuit and semiconductor chip including same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070053583A KR100904962B1 (ko) 2007-05-31 2007-05-31 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법

Publications (2)

Publication Number Publication Date
KR20080105685A KR20080105685A (ko) 2008-12-04
KR100904962B1 true KR100904962B1 (ko) 2009-06-26

Family

ID=40086663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070053583A KR100904962B1 (ko) 2007-05-31 2007-05-31 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법

Country Status (2)

Country Link
US (1) US8042404B2 (ko)
KR (1) KR100904962B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100934793B1 (ko) * 2007-12-24 2009-12-31 주식회사 동부하이텍 반도체 소자 테스트 방법 및 그 장치, 적정 스트레스 전압검출 방법
US10352812B2 (en) 2013-08-09 2019-07-16 Infineon Technologies Ag Circuits, methods, and computer programs to detect mechanical stress and to monitor a system
US9383269B2 (en) 2013-08-09 2016-07-05 Infineon Technologies Ag Circuits, methods, and computer programs to detect mechanical stress and to monitor a system
US9531398B2 (en) * 2015-03-11 2016-12-27 Analog Devices, Inc. Limiting aging effects in analog differential circuits
KR102576342B1 (ko) * 2018-11-23 2023-09-07 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법
CN111460906B (zh) * 2020-03-05 2023-05-26 重庆大学 一种基于集成学习的脉冲神经网络模式识别方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139571B1 (ko) * 1994-12-19 1998-07-15 양승택 능동소자의 동작 상태 감시/조정기
US5974577A (en) 1996-04-24 1999-10-26 Micron Technology, Inc. Integrated circuit with voltage over-stress indicating circuit
KR20010002490A (ko) * 1999-06-15 2001-01-15 윤종용 단일 칩 병렬 테스팅 장치 및 방법
JP2005093487A (ja) 2003-09-12 2005-04-07 Sony Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1156243A (en) * 1967-02-15 1969-06-25 Instron Ltd Proof Stress Indicators for Stress/Strain Testing Machines
KR940004408B1 (ko) * 1991-08-23 1994-05-25 삼성전자 주식회사 반도체 메모리 장치의 자동 스트레스 모드 테스트장치
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
KR0122100B1 (ko) * 1994-03-10 1997-11-26 김광호 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법
JPH08102184A (ja) 1994-09-30 1996-04-16 Hitachi Ltd 半導体集積回路装置およびそのスクリーニング方法
KR0145225B1 (ko) * 1995-04-27 1998-08-17 김광호 블럭 단위로 스트레스 가능한 회로
KR100269322B1 (ko) * 1998-01-16 2000-10-16 윤종용 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법
JP2000222892A (ja) 1999-02-01 2000-08-11 Matsushita Electric Ind Co Ltd 半導体記憶装置のしきい値制御方法およびスクリーニング方法
JP3720271B2 (ja) * 2001-03-22 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路装置
US6611146B2 (en) * 2001-06-28 2003-08-26 International Business Machines Corporation Stress testing for semiconductor devices
US6501692B1 (en) * 2001-09-17 2002-12-31 Cirrus Logic, Inc. Circuit and method for stress testing a static random access memory (SRAM) device
DE102004003853B4 (de) * 2004-01-26 2009-12-17 Infineon Technologies Ag Vorrichtung und Verfahren zur Kompensation von Piezo-Einflüssen auf eine integrierte Schaltungsanordnung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0139571B1 (ko) * 1994-12-19 1998-07-15 양승택 능동소자의 동작 상태 감시/조정기
US5974577A (en) 1996-04-24 1999-10-26 Micron Technology, Inc. Integrated circuit with voltage over-stress indicating circuit
KR20010002490A (ko) * 1999-06-15 2001-01-15 윤종용 단일 칩 병렬 테스팅 장치 및 방법
JP2005093487A (ja) 2003-09-12 2005-04-07 Sony Corp 半導体装置

Also Published As

Publication number Publication date
US8042404B2 (en) 2011-10-25
US20080295605A1 (en) 2008-12-04
KR20080105685A (ko) 2008-12-04

Similar Documents

Publication Publication Date Title
KR100904962B1 (ko) 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법
US6119250A (en) Semiconductor integrated circuit
US6756804B2 (en) Semiconductor integrated circuit device
US7742352B1 (en) Variable sense level for fuse-based non-volatile memory
US11929131B2 (en) Memory device degradation monitoring
US20050157565A1 (en) Semiconductor device for detecting memory failure and method thereof
US20020190742A1 (en) Semiconductor integrated circuit device capable of self-testing internal power supply currents provided to internal circuits integrated on chip
US11422201B1 (en) Devices and methods for voltage supply monitoring
US9335375B2 (en) Integrated device test circuits and methods
US8917104B2 (en) Analyzing EM performance during IC manufacturing
KR20040101660A (ko) 테스트용 신호 패스를 가지는 출력 버퍼 회로 및 이에대한 테스트 방법
KR100648260B1 (ko) 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법
US8310246B2 (en) Continuity testing apparatus and continuity testing method including open/short detection circuit
KR101398914B1 (ko) 집적회로장치
KR20000052681A (ko) 시험 모드 선택용 과전압 검출 회로
KR100506667B1 (ko) 반도체 집적회로
JP3025476B2 (ja) 半導体集積回路
KR20050060902A (ko) 센스 앰프를 이용한 칩 내부의 전압 강하 측정 회로
KR20060073045A (ko) 테스트 모드에서 내부 검출 신호들을 출력하는 반도체메모리 장치
KR100569543B1 (ko) 반도체 메모리 테스트 장치
US20030030329A1 (en) Method and structure for measurement of a multiple-power-source device during a test mode
JP2006119101A (ja) 半導体試験装置及び半導体集積回路の試験方法
JP2001296334A (ja) 集積回路および故障検出方法
JP2008016080A (ja) アドレスデコーダおよびその検査装置
JP2018022789A (ja) 半導体装置およびヒューズ状態検出方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee