JP2005093487A - 半導体装置 - Google Patents

Abstract

【課題】イメージセンサの検査におけるテストカバー率を改善できるようにする。
【解決手段】高速位相回路部２１０の不良を検出するテスト処理部２０２をデバイスに内蔵させる。フリップフロップ２２４を介在させて、通常モード系統とスキャン化系統とに分離する。従来ＣＬＫ同期設計できない高速位相回路部２１０についてもフリップフロップ２２４で分離し、データ保持部２２６にスキャンクロックに同期させて取り込むことでデータ保持部２２６をスキャン化設計する。高速位相回路部２１０の出力結果をデータ保持部２２６で取り込んでモニタリングすることで高速位相回路の故障検出を実現し、テストカバー率を改善する。測定クロック周波数をクロック切替部２４０にて低速クロックに切り替えることで、クロック遅延を持つ高速位相回路部２１０についても機能検証を可能にし、またクロックを漸次可変にすることで、遅延量測定を行なう。
【選択図】図２

Description

本発明は、複数の単位構成要素が配列されてなる半導体装置に関する。より詳細には、たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば単位画素）がマトリクス状に配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す物理量分布検知半導体装置（たとえば固体撮像装置）における動作検証技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置（イメージセンサ）においては、画素を主要部とする画素素子部だけでなく、これを駆動する駆動部や、画素素子部から出力された画素信号に対して所望の信号処理を行なう処理回路をデバイス内に搭載するようにもなっている（たとえば、特許文献１参照）。たとえば、ＣＭＯＳ型固体撮像装置では、制御機能や画像補正機能を持つ回路（制御＆画像補正部）を搭載することも提案されている。図６は、このようなＣＭＯＳ型固体撮像装置の概略構成図である。

特開平１１−２３９２９９号公報

図６に示すＣＭＯＳ型の固体撮像装置１（ＣＭＯＳイメージセンサ）では、ＣＭＯＳ型のトランジスタで構成された単位画素を２次元マトリクス状に備えてなる画素素子部（電気信号生成部）１１０、画素素子部１１０を駆動制御するセンサ回路部１２０、および画素素子部１１０からの撮像信号（画素信号）に基づいてアナログ系統の信号処理をするアナログ回路部（ＡＦＥ；Analog Front End）１３０を有してなるセンサ部１００と、画素素子部１１０やセンサ回路部１２０などの各部の基本的な機能およびタイミングを制御する制御機能や画像補正機能を持つ制御＆画像補正部２００とを備えて構成されている。

制御＆画像補正部２００は、制御機能や画像補正機能を実現するため、組合論理回路などのロジック（Logic ；論理）回路で構成されている。また、クロック同期設計ができないセンサ回路部１２０やアナログ回路部１３０のタイミング制御を行なう回路部分である高速位相回路部２１０も含んでいる。

制御＆画像補正部２００には、システムクロック（CK1X信号Ｓ４０２）用の入力端子４０２、シリアルデータ入力（SDI 信号Ｓ４０３）用の入力端子４０３、クリア（CLR 信号Ｓ４０４）用の入力端子４０４、およびシリアルクロック（SCK 信号Ｓ４０５）用の入力端子４０５と、シリアルデータ出力（SDO 信号Ｓ４０６）用の出力端子４０６が設けられている。

一方、近年では、ＣＭＯＳイメージセンサの制御＆画像補正部の高機能化や大規模化に伴い、制御＆画像補正部２００や画素素子部１１０を取り巻くセンサ回路部１２０などのロジック回路で構成された周辺回路の不良検出を行なうデバイステストの必要性が高まっている。

しかし、制御＆画像補正部２００やセンサ回路部１２０などを構成するロジック回路は、画素素子部１１０をテストすることを目的としていた従来の撮像テスタでは、機能的に十分な測定や評価ができなかった。

固体撮像装置１におけるセンサ回路部１２０や制御＆画像補正部２００などのロジック部の占める割合が少なければ、これらロジック部を十分に測定や評価ができなくても、余り目立たず、問題として顕在してこなかった。ところが、固体撮像装置１におけるセンサ回路部１２０や制御＆画像補正部２００などのロジック部が大規模化し、その占める割合が多くなると、これらロジック部の十分な測定や評価ができない割合が多くなり、問題が顕著になってくる。

なお、撮像デバイスの主流であるＣＣＤイメージセンサにはＣＭＯＳイメージセンサほどのロジック回路は搭載されていない（別チップで構成する）のが実情であり、前述するような問題は顕著にならなかった。

一方、撮像テスタでは測定できないロジック部のテストを独立に行なうことで、前述の問題を解決することも考えられるが、必ずしもそれでは十分でない。たとえば、ロジック回路のテストを行なうには、通常、回路構成に応じた検出パターンを多数用意し、それをデバイスに順次入力してテストを行なうスキャンテスト（SCAN TEST ；走査型テスト）の手法が採られるが、固体撮像装置が高機能化し、ロジック部分が大規模化すると、それに応じて用意しなければならない検出パターンも膨大になり、実際の所は十分な数の検出パターンを用意しきれず、不良が漏れてしまう問題、いわゆるテストカバー率が低くなる問題が生じる。

さらに、ＣＭＯＳイメージセンサなどの撮像素子では、制御回路の多くはクロック同期設計できないセンサ回路部１２０やアナログ回路部１３０をセンサ部１００に内蔵している。スキャンテストを実現するには、クロック同期設計が必要であるが、高速位相回路部２１０などセンサ回路部１２０やアナログ回路部１３０のタイミング制御をしている回路では、同期化設計ができないので、従来のロジック設計で実現しているスキャンテストの手法を、そのままセンサ回路部１２０などのテストに採用することができず、これもテストカバー率が低下してしまう一因であった。

また、最近では、固体撮像装置内にメモリを搭載するものも提案されている。この場合、メモリ部分のテストを行なわなければ、前述同様に不良が漏れてしまう問題が生じる。しかしながら、現状では、固体撮像装置に搭載されているメモリ部分についてテストを行なう仕組みは提案されていない。

このように、従来のデバイステストの考え方では、撮像テスタではロジック部のテストを十分に行なうことができないし、またスキャンテストを採用してもテスト可能な部分は同期化設計ができるロジック部分に留まり、何れを採用するにしても、テストできない部分が残り、このままでは市場不良などの問題が発生する可能性が高かった。

また、従来のロジックテスタでは、固体撮像装置が持つ画素素子部（図６の画素素子部１１０）の撮像評価が不可能である。トータルのテストカバー率を上げるために、撮像テスタとロジックテスタといった異なる仕様のテスタで、画素素子部と制御＆画像補正部２００などのロジック部をそれぞれ測定し評価すると、ロジックテスタと撮像テスタとを用意しなければならず、別々の測定および評価を行なうことが必要になり、テストコスト（測定時間の増大や測定装置の増加）が上昇してしまう。

本発明は、上記事情に鑑みてなされたものであり、測定・診断可能範囲を従来よりも広げることのできる半導体装置を提供することを目的とする。

また本発明は、画素信号などの電気信号を生成する部分やそこから出力される電気信号を処理するアナログ系統の回路部分とロジック部（メモリ部を含む）とを共通のテスト装置で測定・診断可能とする半導体装置を提供することを目的とする。

本発明に係る第１の半導体装置は、入射された電磁波に対応する信号電荷を生成し、この信号電荷に対応したアナログの電気信号を出力する電気信号生成部と、電気信号生成部もしくはこの電気信号生成部の周辺に配されるアナログ回路部を制御し、または、電気信号生成部もしくはアナログ回路部から出力された電気信号に対して所定のデジタル信号処理を行なうロジック回路部と、ロジック回路部のデータ系路上に配されたデータ切替部と、測定モード時には、測定モード時用のデータの供給を受けて動作する、ロジック回路部内の所定の機能ブロック部から出力されたデータを、所定周波数の測定クロックに同期して取り込み保持し出力するロジックデータ保持部とを備えるものとした。

所定の機能ブロック部は、電気信号生成部と非同期で動作する部分を含んでいてもよい。この場合、この非同期で動作する部分の出力をロジックデータ保持部に供給することとする。ロジックデータ保持部は、たとえば通常動作モード時における所定のクロックとは異なる周波数の測定クロックでそのデータを取り込む。こうすることで、非同期ロジック回路部の測定が可能になる。

本発明に係る第２の半導体装置は、入射された電磁波に対応する信号電荷を生成し、この信号電荷に対応したアナログの電気信号を出力する電気信号生成部と、電気信号生成部で生成された電気信号を記憶するメモリ部と、メモリ部の動作検証を行なうためのテスト信号とこのテスト信号に対応したメモリ部から出力されるべき期待値信号を生成するテスト信号生成部と、動作検証を行なう測定モード時に、メモリ部から出力されたテスト信号に対応したデータと、テスト信号生成部により生成された期待値信号とに基づいて動作検証を行なう動作検証部とを備えるものとした。メモリ部の動作検証部を行なう機能部分をデバイス内に内蔵させるということである。

本発明の第１の構成に依れば、データ切替部を設けることで、スキャン化設計を行なう上で問題になっていたクロック同期設計できない高速位相回路などアナログ回路やセンサ回路のタイミング制御をしている回路についても、通常の信号パスから分離可能にし、通常動作モード時には通常動作のタイミング制御を行ない、測定モード時には、データ保持部に接続してこのデータ保持をクロック同期させてデータを取り込むようにした。これにより、測定モード時には、出力結果を測定クロックに同期させてスキャン化してモニタリングすることができるようになる。スキャン化導入によりテストカバー率を改善できる。また、スキャンテスト（SCAN TEST ；走査型テスト）回路をデバイス内に内蔵させることができる利点もある。

電気信号生成部と非同期で動作する機能ブロック部を診断対象とすれば、非同期ロジック回路部の測定が可能になり、従来の仕組みよりも測定・診断可能範囲を飛躍的に広げることができる。

また、本発明の第２の構成に依れば、メモリ部の動作検証を行なう機能部分をデバイス内に取り込むようにした。従来確立されていないメモリ部の診断が可能な仕組みを提示できた。加えて、メモリ部の入出力信号をモニタリングして自己診断するＢＩＳＴ（Built In Self Test；組込型自己テスト）をデバイス内に内蔵させることで、特段の装置がなくても、自身にてメモリテストを効率的に行なうことができる。

従来のＣＭＯＳイメージセンサでは、回路規模が画素素子などと比較して面積的に小さいことから十分な機能測定などは行なわれず、メモリＢＩＳＴやスキャンテスト回路を内蔵したＣＭＯＳイメージセンサは殆どなかったので、本願発明が果たす役割は大きい。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜第１実施形態＞
図１は、本発明に係る固体撮像装置の第１実施形態を示す概略構成図である。この第１実施形態の固体撮像装置１は、ＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のトランジスタで構成された単位画素を２次元マトリクス状に備えてなる画素素子部１１０（画素素子部）、画素素子部１１０を駆動制御するセンサ回路部１２０、および画素素子部１１０からの撮像信号（画素信号）に基づいてアナログ系統の信号処理をするアナログ回路部（ＡＦＥ；Analog Front End）１３０を有してなるセンサ部１００と、画素素子部１１０やセンサ回路部１２０などの各部の基本的な機能およびタイミングを制御する制御機能や画像補正機能を持つ制御＆補正部２００といった従来例と同様の構成に加えて、制御＆画像補正部２００におけるテスト処理において、センサ部１００と制御＆画像補正部２００との干渉を防止するための信号変換部３００を備えて構成されている。

制御＆画像補正部２００は、図６に示した従来例のものと比べて、センサ部１００に対する割合（面積比）は大きくなっている。

信号変換部３００には、アナログ回路部１３０から出力されるアナログ信号Ｓ３をデジタルデータに変換するＡ／Ｄ変換部３０２を設けている。画素素子部１１０からアナログ回路部１３０を介して出力されたアナログ信号は、Ａ／Ｄ変換部３０２を備えた信号変換部３００でデジタルデータに変換されて、制御＆画像補正部２００に送られる。

制御＆画像補正部２００は、各部を制御する機能や画像補正機能を備えているとともに、本実施形態における特有の機能として、ＳＣＡＮ動作によるデバイステストを行なうことができるようにスキャン化論理回路部（ＳＣＡＮ化Ｌｏｇｉｃ部）の機能も備えており（後述の図２を参照）、固体撮像装置１全体として、ＳＣＡＮ機能付きＣＭＯＳセンサが構成されている。

ＳＣＡＮ動作によるデバイステストを行なうことができるように、制御＆画像補正部２００には、スキャンテスト用の外部Ｉ／Ｆ（Inter Face）端子として、入力端子４１１〜４１４（纏めて言うときは４１０とする）と出力端子４１６とを設けている。入力端子４１１にはSCAN_Enable 信号Ｓ４１１が、入力端子４１２にはSCAN_CLK信号Ｓ４１２が、入力端子４１３にはSCAN_IN 信号Ｓ４１３が、入力端子４１４にはSCAN_CLR信号Ｓ４１４が入力される。出力端子４１６からはSCAN_OUT信号Ｓ４１６が出力される。なお、入力端子４１０および出力端子４１６は、何れも他の入出力端子と兼用することもできる。

なお、従来のデバイスと同様に、制御＆画像補正部２００には、システムクロック（CK1X信号Ｓ４０２）用の入力端子４０２、シリアルデータ入力（SDI 信号Ｓ４０３）用の入力端子４０３、クリア（CLR 信号Ｓ４０４）用の入力端子４０４、およびシリアルクロック（SCK 信号Ｓ４０５）用の入力端子４０５と、シリアルデータ出力（SDO 信号Ｓ４０６）用の出力端子４０６も設けられている。

図２は、図１に示した第１実施形態の固体撮像装置１におけるスキャンテスト機能に着目して示した機能ブロック図であり、これによって、スキャン設計時のスキャンチェイン（SCAN Chain）構成が示される。

図示するように、制御＆画像補正部２００内において、それぞれ制御機能や画像補正処理機能に関わる信号処理を行なう組合論理回路２０４と組合論理回路２０６との間に、本実施形態特有の構成部分であるテスト処理部２０２が配されるようになっている。

テスト処理部２０２は、先ず、図６に示した従来の制御＆画像補正部２００でも使用されている組合論理回路２０４と高速位相回路部２１０との間に配されるフリップフロップ（ＦＦ）を、通常処理用の系統に加えて、スキャン用の入力端子および出力端子を持つスキャン用のフリップフロップ２２４に置き換えている。

また、この第１実施形態の構成では、画素素子部１１０、すなわちＣＭＯＳイメージセンサの画像素子部の測定と同時に、メモリや多数のフリップフロップ（ＦＦ）を含む制御＆画像補正部２００などのロジック部の不良を検出するスキャンテスト機能を、従来のＣＭＯＳイメージセンサの通常設計から、スキャン化に対応した設計にして、デバイス内に内蔵させるようにした。

また、スキャン化設計を行なう上で従来問題になっていたクロック同期設計できない制御＆画像補正部２００などセンサ回路部１２０やアナログ回路部１３０のタイミング制御をしている回路についても、タイミング制御信号の出力を従来のＣＭＯＳイメージセンサのセンサ回路部１２０やアナログ回路部１３０の直前で分離し、一方を通常動作時用にセンサ回路部１２０やアナログ回路部１３０に接続することで、通常動作のタイミング制御を行なうことができるようにし、他方をスキャン化対応の回路構成にしている。

具体的には、先ず、テスト処理部２０２は、高速位相回路部２１０やセンサ回路部１２０やアナログ回路部１３０の入出力にも、通常信号配線から分岐させた、フリップフロップなどで構成されるデータ保持部２２６，２２８を備えている。

また、データ保持部２２６，２２８と高速位相回路部２１０やセンサ回路部１２０およびアナログ回路部１３０との間に信号変換部３００を設け、通常信号配線の配線負荷が増大しないようにしている。

具体的には、信号変換部３００として、高速位相回路部２１０からの信号を取り込むデータ保持部２２６の前段にバッファ３０４を設け、またセンサ回路部１２０やアナログ回路部１３０からの信号を取り込むデータ保持部２２８の前段にバッファ３０６を設けており、これによってセンサ回路部１２０やアナログ回路部１３０の特性（通常動作時の信号系統）に影響を与えないように留意している。なお、このバッファ３０４，３０６は、信号変換部３００側ではなくテスト処理部２０２側に配してもかまわない。

また、スキャンテスト対応の回路部分として、バッファ３０４，３０６，を介在させてインタフェースさせデータ保持部２２６，２２８に接続して、フリップフロップ２２４やデータ保持部２２６，２２８は、スキャンチェインＳＣａ，ＳＣｂで接続してスキャン化設計する。

具体的には、フリップフロップ２２４の入力を切り替えるSCAN_Enable 信号Ｓ４１１、スキャン用のテストパターン信号を入力するSCAN_IN 信号Ｓ４１３、およびテストパターン信号を出力するSCAN_OUT信号Ｓ４１６をスキャンチェインＳＣａ，ＳＣｂで接続する。そして、SCAN_Enable 信号Ｓ４１１をＨ／Ｌ（HighまたはLow ）に切り替えることで、通常動作とスキャンテスト動作を切り替え制御する。

フリップフロップ２２４から出力されるデータは前段のデータ保持部２２６に供給され一旦CK1X信号Ｓ４０２もしくはSCAN_CLK信号Ｓ４１２に同期して保持された後、この前段のデータ保持部２２６から出力されるデータは後段のデータ保持部２２８に供給され再度CK1X信号Ｓ４０２もしくはSCAN_CLK信号Ｓ４１２に同期して保持される。

このデータ保持部２２８から出力されるデータは組合論理回路２０６に供給され、この組合論理回路２０６を経由してSDO 信号Ｓ４０６として出力可能になっているとともに、SCAN_OUT信号Ｓ４１６として外部に出力可能となっている。

このような構成の固体撮像装置１においては、入力端子４０３に入力されるSDI 信号Ｓ４０３から、組合論理回路２０４→フリップフロップ２２４→高速位相回路部２１０→センサ回路部１２０およびアナログ回路部１３０→組合論理回路２０６→出力端子４０６のSDO 信号Ｓ４０６の信号パスが通常動作時の信号パスであり、通常動作時には、たとえばセンサ部１００にて取得された撮像信号が組合論理回路２０６で画像補整処理などの所望の信号処理がなされた後に、SDO 信号Ｓ４０６として出力される。出力されたデータは、さらに必要に応じて外部回路で所望のデータ処理がなされる。そして、このデータは、フラッシュメモリなどの記録メディアに格納され、あるいはアナログ映像信号に変換されてモニターなどに可視画像として出力される。

また、画素素子部１１０にて撮像された後のセンサ回路部１２０やアナログ回路部１３０から出力される撮像データは、バッファ３０６を介してデータ保持部２２８に供給されるようにしている。データ保持部２２８は、この撮像データをCK1X信号Ｓ４０２に同期して保持した後、所定のタイミングでCK1X信号Ｓ４０２に同期して出力端子４１６から出力することができる。

これにより、通常の撮像を行ないつつ撮像測定を行なうことができる。画素素子部１１０などの撮像測定について、その測定出力をデジタル出力化することでモニタリングや測定が容易となり、たとえばロジックテスタでの測定や評価も可能になる。つまり、画素素子部１１０だけでなく、ロジック部分であるセンサ回路部１２０やアナログ部分であるアナログ回路部１３０についての測定・評価を共通の回路構成で実現することができる。

なお、Ａ／Ｄ変換部３０２の動作クロック周波数（ＡＤクロック）はCK1X信号Ｓ４０２に比べてかなり低いので、データ保持部２２８は、再同期化回路として動作している。画素素子部１１０の出力のモニタリングの目的で、ＡＤクロックのままでよければ、これをデータ保持部２２８のクロックとして使ってもよい。

また、高速位相回路部２１０から出力されるデータは、バッファ３０４を介してデータ保持部２２６に供給されるようにしている。これにより通常動作時には、データ保持部２２６は、このデータをCK1X信号Ｓ４０２に同期して保持した後にデータ保持部２２８に供給する。データ保持部２２８は、このデータ保持部２２６から出力されるデータをCK1X信号Ｓ４０２に同期して保持した後、所定のタイミングで出力端子４１６から出力することができる。

これにより、通常の撮像を行ないつつ、通常動作時の高速位相回路部２１０などのロジック部分のデータをモニタリングし測定を行なうことができる。つまり、前述の、画素素子部１１０、あるいはセンサ回路部１２０やアナログ回路部１３０についての測定・評価だけでなく、高速位相回路部２１０についての測定・評価も共通の回路構成で実現することができる。

一方、スキャンテストモード時には、入力端子４１３に外部から入力されたSCAN_IN 信号Ｓ４１３がフリップフロップ２２４を介して高速位相回路部２１０に供給され、これによって、SCAN_CLK信号Ｓ４１２に同期したスキャンテストを行なうことができるようになっている。

たとえば、SCAN_IN 信号Ｓ４１３に基づいて動作した高速位相回路部２１０のテスト結果出力がバッファ３０４を介してデータ保持部２２６に供給される。データ保持部２２６は、このテスト結果出力をSCAN_CLK信号Ｓ４１２に同期して保持した後にデータ保持部２２８に供給する。データ保持部２２８は、さらに、このテスト結果出力をSCAN_CLK信号Ｓ４１２に同期して保持した後に出力端子４１６からSCAN_OUT信号Ｓ４１６としてSCAN_CLK信号Ｓ４１２に同期して外部に出力する。

これにより、高速位相回路部２１０などのスキャンテスト用のSCAN_CLK信号Ｓ４１２とは非同期で動作する高速位相回路部２１０についても、スキャンテストモード時には、高速位相回路部２１０から出力されるデータを、バッファ３０４を介してデータ保持部２２６に入力させ、SCAN_CLK信号Ｓ４１２で取り込むことで、データ保持部２２６の出力としては、SCAN_CLK信号Ｓ４１２に同期させたテスト結果を得ることができる。

このように、データ保持部２２６やデータ保持部２２８（これは必須ではない）を介在させ、これらをスキャン化設計することにより、高速位相回路部２１０の出力結果をテストに適合するようにモニタリングすることを可能にした。高速位相回路部２１０に様々な検出パターンの信号を供給でき、高速位相回路部２１０の故障検出を実現できる。

また、前述のように、本実施形態の固体撮像装置１は、画素素子部１１０やセンサ回路部１２０あるいはアナログ回路部１３０などのセンサ部１００の測定も行なうことができ、これに加えて、高速位相回路部２１０の故障検出を実現しており、画素素子部１１０とロジック部である高速位相回路部２１０を、共通のテスト装置で測定・診断できるようになり、テストコスト（測定時間の増大や測定装置の増加）を低減できる。

加えて、第２のデータ保持部２２８は、通常動作モード時にはセンサ部１００の測定結果を出力可能で、スキャンテストモード時には前段のデータ保持部２２６で保持された高速位相回路部２１０のスキャンテスト結果を出力可能に構成しているので、デジタルデータのモニタリング端子である出力端子４０６を、通常動作モード時のモニタリングとスキャンテスト時のモニタリングとで兼用できる利点がある。

また、スキャンテストを実現することができるようにクロック同期設計を行なっているので、従来の画素素子部用の装置に比べて、テストカバー率を改善することができるようになった。本実施形態では、高速位相回路部２１０などの非同期設計部もスキャン化しているから、一層テストカバー率を改善することができる。

画素素子部１１０やアナログ回路部１３０などのアナログ部の測定出力をデジタル出力化する機能を設けるようにしたので、１つの装置で、高速位相回路部２１０やセンサ回路部１２０などのロジック部と、画素素子部１１０やアナログ回路部１３０などのアナログ部の測定を行なうことが可能な同測化のシステムを構築することができる。

ＣＭＯＳイメージセンサが高機能化・大規模化しても、高速位相回路部２１０などのロジック部の十分な測定・評価と、画素素子部についての測定・評価とを両立させることができる。工場出荷前の事前の画素素子部１１０および高速位相回路部２１０を始めとするロジック部のテストが容易にでき、これにより不良品の検出ができ、市場不良率を下げることができる。

また、スキャンテストを行なっている際に、高速位相回路部２１０に通常時よりも高い電源電圧を供給して動作させるストレステストを行ない、その結果をモニタリングしたり、これに加えて、その他のストレステストであるたとえばバーンインテストを合わせて実行したりすることで、高ＶＤＤスクリーニングテスト（電源電圧を通常時よりも高くしたストレステスト）と、その他のストレステストとを同時測定することも可能である。

これにより、本来のスキャンテストと合わせて高速位相回路部２１０などロジック部の信頼性テスト機能を行なう機能をデバイス内に内蔵させることができる。スクリーニングテストやバーインテストなどをスキャンテストと同時に行なうことができ、測定時間を短縮することができる。

なお、本実施形態では、SCAN_IN 信号Ｓ４１３を外部から供給するとともにスキャンテスト結果を外部に出力して外部で診断するようにしていたが、後述する第２実施形態と同様に、検証用のテストパターン（SCAN_IN 信号Ｓ４１３に相当）を発生するパターンジェネレータとテストパターンに応じた期待値信号を生成するテスト信号生成部と、測定モード時に、テスト信号に対応して高速位相回路部２１０から出力されデータ保持部２２６に保持されたデータと、テスト信号生成部により生成された期待値信号とに基づいて動作検証を行なう動作検証部とをデバイス内に搭載することで、組込型のスキャンテスト装置として構築することもでき、コンパクトなテストシステムを構築できる。

また、本実施形態のテスト処理部２０２においては、フリップフロップ２２４とデータ保持部２２６，２２８とが使用するクロックを切り替えるための構成として、セレクタ（ＳＥＬ）２４２，２４４を有するクロック切替部２４０を設けている。

セレクタ２４２は、通常動作用のCK1X信号Ｓ４０２とスキャンテスト用のSCAN_CLK信号Ｓ４１２とが入力され、これをSCAN_Enable 信号Ｓ４１１に基づいて切り替えてクロックCLKO信号Ｓ４１８として出力する。言うまでもなく、SCAN_Enable 信号Ｓ４１１がアクティブのとき、SCAN_CLK信号Ｓ４１２をクロックCLKO信号Ｓ４１８として出力する。このクロックCLKO信号Ｓ４１８は、フリップフロップ２２４およびデータ保持部２２６，２２８の各クロック入力端子に入力される。

また、フリップフロップ２２４には、通常動作用のCLR 信号Ｓ４０４とスキャンテスト用のSCAN_CLR信号Ｓ４１４とが入力され、これをSCAN_Enable 信号Ｓ４１１に基づいて切り替えてクリアCLRO信号Ｓ４１９として出力する。言うまでもなく、SCAN_Enable 信号Ｓ４１１がアクティブのとき、SCAN_CLR信号Ｓ４１４をクリアCLRO信号Ｓ４１９として出力する。このクリアCLRO信号Ｓ４１９は、フリップフロップ２２４およびデータ保持部２２６，２２８の各クリア入力端子に入力される。

このようにクロック切替部２４０を設けることで、CK1X信号Ｓ４０２とは異なる周波数のSCAN_CLK信号Ｓ４１２を供給できるとともに、高速位相回路部２１０などの出力遅延をデータ保持部２２６，２２８でモニタリングできるようにしている。通常動作時にも使用されるCK1X信号Ｓ４０２を発生する回路にて、CK1X信号Ｓ４０２そのものの周波数を切り替えることも考えられるが、実際には難しく、別個に用意することで、周波数切替えが容易になる。

たとえば、高速位相回路部２１０では１クロック以上のタイミング遅延（Timing Delay）を持つ回路も存在するが、SCAN_CLK信号Ｓ４１２の測定周波数をCK1X信号Ｓ４０２よりも低速側の任意の周波数に切り替える（低くする）ことで、高速位相回路部２１０のタイミング遅延を持つ部分についても機能検証が可能となる。スキャンテストは、機能検証が目的で、信号が正しく伝搬しているか否かを検証できればよく、スピードは問題としないので、測定クロックを低速にしても、不都合は生じない。

また、SCAN_CLK信号Ｓ４１２の測定周波数を多段階に切り替え（可変にする）、その結果をモニタリングすることで、高速位相回路部２１０のタイミング遅延値の測定を行なうことができる。可能な範囲で測定クロックをCK1X信号Ｓ４０２に近づくように上げていくことで、従来できなかったスピード評価（スピード追従性の評価）も可能になる。

＜第２実施形態＞
図３は、本発明に係る固体撮像装置の第２実施形態を示す概略構成図である。この第２実施形態の固体撮像装置１は、デバイス内にメモリ部を備えるとともに、このメモリ部について自己テストを行なう機能部分をデバイス内に組み込むことで、メモリＢＩＳＴ機能を備えた構成としている点に特徴を有する。

図示するように、第２実施形態の固体撮像装置１は、図１で示した第１実施形態の構成と同じように、画素素子部１１０、センサ回路部１２０、アナログ回路部（ＡＦＥ）１３０を有してなるセンサ部１００と、制御＆画像補正部２００と、信号変換部３００とを備えて構成されている。第１実施形態と同様に、制御＆画像補正部２００には、入力端子４０２〜４０５および出力端子４０６が設けられている。

ここで、第２実施形態における特徴部分として、制御＆画像補正部２００は、高速位相回路部２１０に加えて、メモリ部２５０とこのメモリ部２５０について自己テストを行なうメモリＢＩＳＴ部２６０とを有している。

また、この第２実施形態は、従来、固体撮像装置内にメモリを搭載する際に一般的に使用されるＣＬＫ非同期型メモリではなく、ＣＬＫ同期型メモリをメモリ部２５０に採用している点に特徴を有する。このＣＬＫ同期型メモリをメモリ部２５０に採用することで、ＢＩＳＴ動作モード時に、BIST_CLK信号Ｓ４２２に同期させてライト動作やリード動作を制御でき、使い勝手がよくなる。

また、メモリ部２５０についての組込型自己テスト（ＢＩＳＴ）を行なうことができるように、制御＆画像補正部２００には、ＢＩＳＴ用の外部Ｉ／Ｆ端子として、入力端子４２１〜４２４（纏めて言うときは４２０とする）と出力端子４２６とを設けている。入力端子４２１にはBIST_Enable 信号Ｓ４２１が、入力端子４２２にはBIST_CLK信号Ｓ４２２が、入力端子４２３にはBIST_IN 信号Ｓ４２３が、入力端子４２４にはBIST_CLR信号Ｓ４２４が入力される。出力端子４２６からはBIST_OUT信号Ｓ４２６が出力される。つまり、第１実施形態のＳＣＡＮ用の各端子がＢＩＳＴ用の各端子に置き換わったものとして考えればよい。

制御＆画像補正部２００は、図示を割愛するが、信号変換部３００から送られたデジタルデータを、上述した第１実施形態と同様のテスト処理部２０２の構成で取り込む。すなわち、センサ部１００の画素素子部１１０からアナログ回路部１３０を経由して出力されるデータ（アナログ信号）をＣＬＫ同期化する。

また制御＆画像補正部２００は、取り込んだデータに対して画像補正処理を加えるために、取り込んだデジタルデータを一旦メモリ部２５０へ送る。メモリ部２５０は、このデジタルデータをCK1X信号Ｓ４０２（あるいはSCK 信号Ｓ４０５）に同期させてデータ格納領域に書き込む（ライト動作）。制御＆画像補正部２００は、メモリ部２５０に一旦保持させたデジタルデータを再度必要に応じてCK1X信号Ｓ４０２（あるいはSCK 信号Ｓ４０５）に同期して読み出す（リード動作）。

メモリＢＩＳＴ部２６０は、メモリ部２５０が、この一連のリード動作とライト動作ができるかどうかを確認するため、内部で自己診断テスト（ＢＩＳＴ）を行なう。この際、メモリＢＩＳＴ部２６０は、BIST_Enable 信号Ｓ４２１をＨ／Ｌに切り替えることで、通常動作と組込型自己テスト動作を切り替え制御する。たとえば、BIST_IN 信号Ｓ４２３に基づく所定のテスト信号をメモリ部２５０に書き込んで読み出し、テスト信号に対応する期待値と比較することで、メモリ部２５０の動作検証を行なう。

図４は、図３に示した第２実施形態の固体撮像装置１におけるメモリＢＩＳＴ機能に着目して示した機能ブロック図であり、これによって、メモリとメモリＢＩＳＴの詳細が理解される。

第２実施形態では、メモリ部２５０の測定を行なうメモリＢＩＳＴ部２６０をデバイス内に組み込み、メモリＢＩＳＴ設計に対応した設計にするようにした。具体的には、メモリＢＩＳＴ部２６０についても、第１実施形態におけるスキャンテストへの対応と同様に、ＣＭＯＳイメージセンサの画素素子部１１０からアナログ回路部１３０を経由して出力されるデータ（アナログ信号）をＣＬＫ同期化することで、メモリ部２５０として、従来のＣＬＫ非同期型メモリではなく、ＣＬＫ同期型メモリを採用できるようにした。

たとえば、メモリＢＩＳＴ部２６０は、入力されたパターンジェネレータ２６２と比較回路２６４とを主要要素として備える。またメモリＢＩＳＴ部２６０は、メモリ部２５０とのインタフェース部分として、セレクタ（ＳＥＬ）２６６，２６７を有するとともに、テスト結果を出力するインタフェース部分としてセレクタ（ＳＥＬ）２６８を有する。

パターンジェネレータ２６２は、入力されたBIST_IN 信号Ｓ４２３に基づいてメモリＢＩＳＴ用のパターンデータであるAddress 信号Ｓ２６２とWrite データＳ２６５と、その期待値Ｓ２６６を生成する。

比較回路２６４は、BIST_Enable 信号Ｓ４２１がアクティブのとき、２つの入力端子２６４ａ，２６４ｂに入力された信号を比較して、一致／不一致のフラグＳ２６９を出力端子２６４ｃから出力する。

セレクタ２６６は、通常動作用のAddress 信号Ｓ２６１とパターンジェネレータ２６２にて生成されたAddress 信号Ｓ２６２とが入力され、これをBIST_Enable 信号Ｓ４２１に基づいて切り替えてAddress 信号Ｓ２６３として出力する。言うまでもなく、BIST_Enable 信号Ｓ４２１がアクティブのとき、Address 信号Ｓ２６２をAddress 信号Ｓ２６３として出力する。セレクタ２６６は、このAddress 信号Ｓ２６３を、所定クロックに同期させてメモリ部２５０のアドレス端子Ａ（Address ）に供給する。

セレクタ２６７は、通常動作用のWrite データＳ２６４とパターンジェネレータ２６２にて生成されたWrite データＳ２６５とが入力され、これをBIST_Enable 信号Ｓ４２１に基づいて切り替えてWrite データＳ２６６として出力する。言うまでもなく、BIST_Enable 信号Ｓ４２１がアクティブのとき、Write データＳ２６５をWrite データＳ２６６として出力する。またセレクタ２６７は、BIST_Enable 信号Ｓ４２１がアクティブのとき、つまり、Write データＳ２６５をWrite データＳ２６６として出力する際には、期待値Ｓ２６７も出力する。

セレクタ２６７は、Write データＳ２６６を、メモリ部２５０のデータ入力端子ＤＩ（Write.Data）に所定クロックに同期させて書き込むとともに、期待値Ｓ２６７を比較回路２６４の一方の入力端子２６４ａに供給する。

メモリ部２５０は、ＢＩＳＴ時にメモリＢＩＳＴ部２６０からAddress 信号Ｓ２６３とWrite データＳ２６６とが供給されると、出力端子ＤＯ（Read.Data ）に結果信号Ｓ２６８を所定クロックに同期させて出力し、比較回路２６４の他方の入力端子２６４ｂに供給する。

セレクタ２６８は、メモリ部２５０からの結果信号Ｓ２６８と比較回路２６４からのフラグＳ２６９とが入力され、これをBIST_Enable 信号Ｓ４２１に基づいて切り替えてBIST_OUT信号Ｓ４２６として出力する。言うまでもなく、BIST_Enable 信号Ｓ４２１がアクティブのとき、フラグＳ２６９をBIST_OUT信号Ｓ４２６として出力する。

このような構成により、メモリＢＩＳＴ部２６０は、ＢＩＳＴ動作モード時に、メモリＢＩＳＴ部２６０内のパターンジェネレータ２６２で入力パターン（Address 信号Ｓ２６２とWrite データＳ２６５）とその期待値Ｓ２６６を発生し、Address 信号Ｓ２６２とWrite データＳ２６５とをBIST_CLK信号Ｓ４２２に同期させてメモリ部２５０に書き込む（ライト動作）。

比較回路２６４は、同じアドレスをBIST_CLK信号Ｓ４２２に同期してアクセスして読み出した結果信号Ｓ２６８と前述の期待値Ｓ２６６を比較し、フラグＳ２６９を、一致していれば一致の状態にし、一致していなければ不一致の状態にする。

このように、第２実施形態の固体撮像装置１では、メモリ部２５０の測定を行なうメモリＢＩＳＴ部２６０をデバイス内に組み込むようにした。これにより、特段のテスト装置を用意する必要がなく、メモリ部２５０の故障診断を簡易に行なうことができるようになった。メモリＢＩＳＴ化により内蔵メモリのテストカバー率を改善することもできる。工場出荷前の事前のテストが容易にでき、これにより不良品の検出ができ、市場不良率を下げることができる。

加えて、メモリＢＩＳＴ部２６０についても、第１実施形態と同様に、撮像系統の信号をＣＬＫ同期化することで、メモリ部２５０として、ＣＬＫ同期型メモリをメモリ部２５０に採用することができるようにした。メモリ部２５０を、ＣＬＫ同期型にすることにより、メモリ部２５０の入出力信号をモニタリングして自己診断するＢＩＳＴ機能についても、ＣＬＫ同期設計ができ、メモリＢＩＳＴ設計が容易となる。

また、固体撮像装置１を動作させて撮像を行なっている際に、センサ部１００（たとえば画素素子部１１０）や制御＆画像補正部２００などに通常時よりも高い電源電圧を供給して動作させるストレステストを行ない、その結果をメモリ部２５０に保持させておき、加えて、その他のストレステストであるたとえばバーンインテストを合わせて実行することで、高ＶＤＤスクリーニングテスト（電源電圧を通常時よりも高くしたストレステスト）と、その他のストレステストとを同時測定することも可能である。これにより、画素素子部１１０やアナログ回路部１３０などのアナログ部と制御＆画像補正部２００などロジック部の信頼性テスト機能を合わせて行なう機能をデバイス内に内蔵させることができる。スクリーニングテストやバーインテストなどを同時に行なうことができ、測定時間を短縮することができる。

＜第３実施形態＞
図５は、本発明に係る固体撮像装置の第３実施形態を示す概略構成図である。この第３実施形態の固体撮像装置１は、第１実施形態の特徴部分であるスキャンテスト機能と、第２実施形態の特徴部分であるメモリＢＩＳＴ機能の双方を備えている点に特徴を有する。この両機能を実現するために、この第３実施形態の特徴部分として、テストコントローラ２７０を設けている。スキャンテスト機能とメモリＢＩＳＴ機能の、それぞれの基本的な動作は上述した各実施形態と同じであるので、ここでは、それらについての説明は割愛する。

第３実施形態の固体撮像装置１においては、スキャンテスト機能とメモリＢＩＳＴ機能の双方を効率的に実現するために、先ず、外部Ｉ／Ｆ端子をＳＣＡＮ用とＢＩＳＴ用とで共用化するようにする。具体的には、制御＆画像補正部２００には、ＳＣＡＮ用兼ＢＩＳＴ用として、入力端子４３１〜４３４（纏めて言うときは４３０とする）と出力端子４３６とを設けている。入力端子４３１にはSCAN_Enable 信号Ｓ４１１とBIST_Enable 信号Ｓ４２１が、入力端子４３２にはSCAN_CLK信号Ｓ４１２とBIST_CLK信号Ｓ４２２が、入力端子４３３にはSCAN_IN 信号Ｓ４１３とBIST_IN 信号Ｓ４２３が、入力端子４３４にはSCAN_CLR信号Ｓ４１４とBIST_CLR信号Ｓ４２４が入力される。出力端子４３６からはSCAN_OUT信号Ｓ４１６とBIST_OUT信号Ｓ４２６が出力される。これにより外部入出力端子４３１〜４３４，４３６は、スキャン＆メモリＢＩＳＴ機能制御として共有化される。

そして、この共有化に対応するように、テストコントローラ２７０は、外部入出力端子４３１〜４３４，４３６に入出力される信号に応じて、スキャン＆メモリＢＩＳＴ機能制御を行なう。具体的には、テストコントローラ２７０は、スキャン＆メモリＢＩＳＴ機能の同時または独立測定を行なう制御を行なう。

また、テストコントローラ２７０は、高ＶＤＤスクリーニングテスト（電源電圧を通常時よりも高くしたストレステスト）を、その他のストレステストであるたとえばバーンインテストとともに、合わせて同時測定する制御も行なう。

また、固体撮像装置１として、撮像デバイスに不可欠な他のテストモードを設ける場合、テストコントローラ２７０は、この他のテストモードの制御機能も担当するようにする。こうすることで、制御＆画像補正部２００のテストと、画素素子部１１０、アナログ回路部１３０、センサ回路部１２０の機能テストの同測化を実現できるようになる。

このように、第３実施形態の固体撮像装置１に依れば、第１実施形態と第２実施形態とを組み合わせているので、各実施形態が享受し得る効果を、この第３実施形態でも同様に享受し得る。たとえば、スキャン＆メモリＢＩＳＴ機能の同時もしくは独立測定を行なうことができるし、高ＶＤＤスクリーニングテストなどストレス（バーンイン）テストと合わせて同時測定することもできる。さらに撮像デバイスに不可欠な他のテストモードを制御機能を設け、制御＆画像補正部２００のテストと、画素素子部１１０、アナログ回路部１３０、センサ回路部１２０の機能テストの同測化も実現できる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記の各実施形態では、ＣＭＯＳイメージセンサを例に説明したが、対象となる撮像デバイスはＣＭＯＳデバイスに限らず、ＣＣＤデバイスや、その他のデバイスであってもよい。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置の全てに、上述した全ての実施形態が同様に適用できる。

本発明に係る固体撮像装置の第１実施形態を示す概略構成図である。 第１実施形態の固体撮像装置におけるスキャンテスト機能に着目して示した機能ブロック図である。 本発明に係る固体撮像装置の第２実施形態を示す概略構成図である。 第２実施形態の固体撮像装置におけるメモリＢＩＳＴ機能に着目して示した機能ブロック図であり 本発明に係る固体撮像装置の第３実施形態を示す概略構成図である。 従来の固体撮像装置の概略構成図である。

符号の説明

１…固体撮像装置、１００…センサ部、１１０…画素素子部、１２０…センサ回路部、１３０…アナログ回路部、２００…制御＆画像補正部、２０２…テスト処理部、２０４…組合論理回路、２０６…組合論理回路、２１０…高速位相回路部、２２４…フリップフロップ、２２６，２２８…データ保持部、２４０…クロック切替部、２４２，２４４…セレクタ、２５０…メモリ部、２６０…メモリＢＩＳＴ部、２６２…パターンジェネレータ、２６４…比較回路、２６６，２６７，２６８…セレクタ、２７０…テストコントローラ、３００…信号変換部、３０４，３０６…バッファ

Claims (13)

1. 入射された電磁波に対応する信号電荷を生成し、この信号電荷に対応したアナログの電気信号を出力する電気信号生成部と、
   前記電気信号生成部もしくはこの電気信号生成部の周辺に配されるアナログ回路部を制御し、または、前記電気信号生成部もしくは前記アナログ回路部から出力された電気信号に対して所定のデジタル信号処理を行なうロジック回路部と、
   前記ロジック回路部のデータ系路上に配され、前記電気信号生成部にて生成された前記電気信号に基づくデジタルデータを外部に出力する通常動作モード時用の入力端子、動作検証を行なう測定モード時用の入力端子、出力端子、および制御入力端子を有し、前記制御入力端子に入力されるモード指示に基づいて前記出力端子に出力するデータを、前記２つの入力端子の何れか一方に切り替えて出力するデータ切替部と、
   前記測定モード時には、前記信号切替部から出力された前記測定モード時用の入力端子側のデータの供給を受けて動作する、前記ロジック回路部内の所定の機能ブロック部から出力されたデータを、所定周波数の測定クロックに同期して取り込み保持し出力するロジックデータ保持部と
   を備えたことを特徴とする半導体装置。
2. 前記所定の機能ブロック部は、前記電気信号生成部と非同期で動作する部分を含み、この非同期で動作する機能ブロック部分の出力を前記ロジックデータ保持部に供給するものである
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記ロジックデータ保持部に供給される前記測定クロックの周波数を切替可能な周波数切替部
   を備えていることを特徴とする請求項１に記載の半導体装置。
4. 前記ロジックデータ保持部は、前記通常動作モード時には、前記信号切替部から出力された前記通常動作モード時用の入力端子側のデータの供給を受けて動作した前記所定の機能ブロック部から出力されたデータを、前記通常動作モード時におけるクロック周波数に同期して取り込み保持することが可能に構成されている
   ことを特徴とする請求項１に記載の半導体装置。
5. 前記通常動作モード時には、前記電気信号生成部により生成された電気信号に対応するデジタルデータを所定周波数のクロックに同期して取り込み保持し出力する第２のデータ保持部を備えた
   ことを特徴とする請求項１に記載の半導体装置。
6. 前記第２のデータ保持部は、前記測定モード時には、前記ロジックデータ保持部から出力されるデータを前記測定クロックに同期して取り込み保持し出力可能に構成されている
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記測定モード時用の入力端子に供給するテスト信号およびこのテスト信号に対応した前記前記所定の機能ブロック部から出力されるデータの期待値信号を生成するテスト信号生成部と、
   前記測定モード時に、前記所定の機能ブロック部から出力された前記テスト信号に対応したデータと、前記テスト信号生成部により生成された前記期待値信号とに基づいて動作検証を行なう動作検証部と
   を備えていることを特徴とする請求項１に記載の半導体装置。
8. 入射された電磁波に対応する信号電荷を生成し、この信号電荷に対応したアナログの電気信号を出力する電気信号生成部と、
   前記電気信号生成部で生成された電気信号を記憶するメモリ部と、
   前記メモリ部の動作検証を行なうためのテスト信号とこのテスト信号に対応した前記メモリ部から出力されるデータの期待値信号を生成するテスト信号生成部と、
   前記動作検証を行なう測定モード時に、前記メモリ部から出力された前記テスト信号に対応したデータと、前記テスト信号生成部により生成された前記期待値信号とに基づいて動作検証を行なう動作検証部と
   を備えていることを特徴とする半導体装置。
9. 前記動作検証部による検証結果を外部に出力するための出力端子を備えている
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記メモリ部は、ＣＬＫ同期型メモリである
    ことを特徴とする請求項８に記載の半導体装置。
11. 前記電気信号生成部で生成された電気信号、もしくは前記電気信号生成部の周辺に配されるアナログ回路部を制御し、または、前記電気信号生成部もしくは前記アナログ回路部から出力された電気信号に対して所定のデジタル信号処理を行なうロジック回路部から出力される信号を所定周波数のクロックに同期して取り込み保持するデータ保持部
    を備えていることを特徴とする請求項８に記載の半導体装置。
12. 前記電気信号生成部と非同期で動作する回路機能部と、
    当該回路機能部から出力される信号を前記電気信号生成部の通常動作モード時におけるクロックとは異なる周波数のクロックに同期して取り込み保持する保持するデータ保持部
    を備えていることを特徴とする請求項８に記載の半導体装置。
13. 当該半導体装置の所定の機能部分に通常時とは異なるストレスを与えた状態で前記動作検証を行なうように制御する制御部
    を備えていることを特徴とする請求項８に記載の半導体装置。
    

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