JP4682077B2 - 半導体集積回路 - Google Patents

Description

本発明は、メモリセル周辺回路の故障検出率を向上させ、低消費電力で行う半導体集積回路に関するものである。

ASIC（Application Specific Integrated Circuit）等に代表される大規模集積回路（LSI：Large Scale Integration）は、内部回路の複雑化、高密度及び高集積化等、加速度的に進展しており、このような半導体技術の進展に伴い、製造されるLSIに対する出荷検査（テスト）技術も様々な方式が提案されている。

大規模集積回路（以下、「LSI」と言う。）のテストは、テストパターン生成（TPG：Test Pattern Generator ）により生成されたテストデータを、被検査対象回路（CUT：Circuit Under Test）へ入力し、出力解析（ORA：Output Response Analyser）により、被検査対象回路（以下、「CUT」と言う。）からの出力が、正常パターンである期待値と一致しているか否かを判断し、出荷検査を行うものであり、大きく分けて、LSIテスタ等のチップ外のテスタを用いて行う外部テストと、チップ上に搭載された簡易なテスタを用いて行う組み込み自己テスト（BIST：Built-In Self Test）がある。

また、上記LSIのテストを実施するテスト工程において取り扱われる故障モデルは、製造工程で起こりうる故障原因を考えると、一様に取り扱うことはできないが、縮退故障モデルを適用するのが一般的と言われ、実用的に十分であると認知されている。

そのため、製造されたLSIに対するテスト工程では、縮退故障に対する故障検出率の向上やテストコストの削減する手法が注目され、現在、論理設計の段階から、故障検出率の向上及びコストの削減を考慮し、出荷テストを容易化するための様々なテスト容易化設計（DTF：Design For Testability）手法が提案されている。その設計手法には、回路の縮退故障を検査するテスト方式であるスキャンテストに対応し、LSI内部のロジック回路であるCUTの前段と後段にDフリップフロップ（D-Flip Flop）から構成するスキャンセル（又は、スキャンレジスタ）を設け、その間にテスト回路を付加し、内部素子の状態を外部へ出力することで、LSI内部のロジック回路の故障検出を行うロジック・スキャン設計手法がある。

このような手法により設計されたLSIは、テスト工程において、LSIテスタを用いて、ATPG（Automatic Test Pattern Generation）ツールで生成されたテストパターンを外部端子から入力し、出力端子からの応答結果によりLSI内部のCUTを観測、その結果、縮退故障を検出することができる。

そのため、複数個のメモリセルを搭載しているLSIのテストにおいて、もし、メモリセル周辺回路に対し、テスト工程におけるテスト方法に対応した対策（テスト回路付加）を行わず、テストを実施した場合、メモリセルはブラックボックスとして扱われ、メモリセルからの出力データが関係するメモリセル周辺回路は、シャドーロジック（故障検出不可能な回路）と言われる、外部端子からの制御及び観測不可能なロジックコーン（FFを頂点とする組み合わせ回路）が存在することになり、メモリセル周辺回路の故障検出率を低下させてしまう。

そこで、メモリセル周辺回路における対策方法として、アドレス入力に対しては、複数個の排他的論理和（XOR：eXclusive OR）回路をツリー状に構成した組み合わせ回路を用いて、アドレス入力信号を集約し、観測する方法がある。また、データ入出力に対しては、メモリセルを停止させた状態で、メモリセルに対して入力されるデータを、メモリセルの入力端子から出力端子へ迂回させる迂回パス回路を用いて、データ入力信号を観測する方法や、メモリセルのアドレス端子に入力されるアドレスデータ、ライトイネーブル（WEN：write enable）端子及びチップイネーブル（CEN：chip enable）端子に入力される信号、クロックCLK（clock）端子に入力されるシステムクロックを制御することで、メモリセルの入力データが一定時間後に、順次、出力データとして読み出されるトランスペアレントモードとして動作させ、データ入出力信号を観測する方法が挙げられる。

近年の半導体技術を考慮すると、LSIが搭載する複数個のメモリセルに対し、同時にテストを実行した場合、テスト実行時の回路活性化率が高く、消費電力や電流、熱等により、テストが不安定となる問題があるため、テスト時の消費電力量を少なくし、安定した状態でテストを行う必要がある。そのため、上記2つの方法のうち、どちらをテスト対策に用いるかについては、メモリセルを停止させた状態でテストを行うことができる、迂回パス回路が用いられている。

しかしながら、メモリセル周辺回路のテストにおいて、迂回パス回路を用いる方法は、メモリセルからの出力データと、メモリセルからの出力データを取り込む端子と、メモリセルを迂回させたデータを選択する回路における選択信号が入力するノードの故障検出ができず、各メモリセルからの出力データとメモリセルを迂回させた各データを選択する回路は、出力端子の数だけテスト箇所が存在するため、未検出の故障箇所が増加してしまうことが懸念される。

一方、メモリセルをトランスペアレントモードとして動作させる方法は、トランスペアレントモードとしてメモリセルを動作させるため、メモリセルのアドレス入力端子へ入力される信号が0に固定されており、0縮退故障との判別がつかないため、メモリセルのアドレス入力に関する周辺回路の故障検出率を低下させてしまう。また、テスト時の消費電力や安定性を考慮し、LSIが搭載するメモリセル全てを同時に動作させないように、メモリセルのクロック（以下、「CLK」と言う。）端子に入力するシステムクロック及びチップイネーブル（以下、「CEN」と言う。）端子に入力する信号を制御し、特定のメモリセルのみ動作させテストを実施した場合、停止させたメモリセルはシャドーロジックとなるため、複数のメモリセルのデータ出力を1つの比較器に取り込む回路によりテストを行う、メモリ組み込み自己テスト（以下、「メモリBIST」と言う。）の故障検出率を低下させてしまう。

本発明は、上記従来技術の問題点を鑑み、メモリセル周辺回路の故障検出率を向上させ、低消費電力で行う半導体集積回路を提供することを目的とする。

上記目的を達成するため、本発明の半導体集積回路は、テスト信号を印加するスキャンセルと、テスト信号を出力するスキャンセルと、メモリセルとを有するスキャンテストに対応した半導体集積回路であって、前記メモリセルの入力端子と出力端子間の回路であって、前記メモリセルの外に設けられた迂回パス回路と、前記メモリセルをトランスペアレントモード又は迂回パスモードへ設定する、モード設定手段と、前記迂回パス回路の出力と、前記モード設定手段により設定された前記メモリセルの出力とを選択する、選択手段と、前記選択手段に対し、選択信号を発生する、選択信号発生手段と、を有し、前記モード設定手段が、インストラクションレジスタに前記メモリセル毎に保持されている、前記迂回パスモードであるか又は前記トランスペアレントモードであるかを指示する命令コードを、インストラクションデコーダにより解読し、解読された前記メモリセルに対応するモード設定信号をモード設定信号レジスタに保持することによって、前記メモリセルを前記迂回パスモード又は前記トランスペアレントモードに設定し、前記選択信号発生手段が、前記前記モード設定手段により、テストスキャン時に、前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記選択信号を発生し、前記選択手段が、前記選択信号発生手段により発生された、前記選択信号に基づき、前記迂回パス回路による前記テスト信号の出力と、前記モード設定手段により設定された前記メモリセルによる前記テスト信号の出力とを選択するように構成することができる。尚、上記スキャンセルは、スキャンレジスタを含む。

これによって、本発明の半導体集積回路は、迂回パス回路を用いてテストを行うか、トランスペアレントモデルとしてテストを行うかを選択することができ、メモリセル周辺回路の故障検出率を向上させ、低消費電力でテストを行うことができる。また、本発明の半導体集積回路は、メモリセル毎に、迂回パス回路を用いてテストを行うか、トランスペアレントモデルとしてテストを行うかを制御することができる。また、本発明の半導体集積回路は、迂回パス回路を用いたモード（以下、「迂回パスモード」と言う。）と、トランスペアレントモードで、メモリセル入出力データに関するテストを行う際に使用するデータ信号を、迂回パス回路からのデータ信号かメモリセルから出力されたデータ信号か選択することができる。

また、上記目的を達成するため、本発明の半導体集積回路は、前記メモリセルに対し、アドレスを設定する、アドレス設定手段を有し、前記アドレス設定手段は、前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記テスト信号を、前記メモリセルのアドレス入力データとするように構成することができる。

これによって、本発明の半導体集積回路は、テスト信号を、メモリセルのアドレス値として入力することができ、メモリセルの動作モード設定に従い、アドレスへの入力データを制御することができる。

また、上記目的を達成するため、本発明の半導体集積回路は、前記メモリセルの動作を制御する制御信号を、前記メモリセルのチップイネーブル端子に供給する、動作制御信号供給手段を有し、前記動作制御信号供給手段は、前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記制御信号を、前記メモリセルのチップイネーブル端子へ供給するように構成することができる。

これによって、本発明の半導体集積回路は、前記メモリセルへのデータ書き込み及び前記メモリセルの動作制御を行うことができ、メモリセルをトランスペアレントモードで動作させることができる。

また、上記目的を達成するため、本発明の半導体集積回路は、クロックを反転させる、クロック反転手段を有し、前記クロック反転手段は、前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、クロックを反転するように構成することができる。

これによって、本発明の半導体集積回路は、クロック信号を反転することができ、トランスペアレントモード動作時に、メモリセルのCLK端子へ、反転されたクロック信号を入力することができ、トランスペアレントモデル動作時に、メモリセルへ入力されたデータを、順次、読み出すことができる。

本発明は、メモリセル周辺回路の故障検出率を向上させ、低消費電力で行う半導体集積回路を提供することができる。

以下、本発明の好適な実施の形態について、図面を用いて詳細に説明する。

まず、メモリセル周辺回路におけるテスト対策方法である迂回パス回路を用いた場合の回路構成について説明する。

図１は、本発明に係るLSI内部のメモリセル１０１及び迂回パス回路を用いたメモリセル周辺回路の構成例を示す図である。

メモリセル１０１は、フリップフロップ（Flip Flop）等の順序回路を用いてデータを記憶するRAM（Random Access Memory）、同期式SRAM（Static Random Access Memory）である。

メモリセル１０１は、アドレス入力端子n+1ビット（A0〜An）、データ入力端子n+1ビット（Di0〜Din）、データ出力端子n+1ビット（Do0〜Don）、ライトイネーブル（WEN：write enable）端子、CEN端子、CLK端子を備えている。

メモリセル１０１は、CEN端子へ0（L：Low）の信号が印加された時に動作可能（ローアクティブ：low active）な状態となる。また、メモリセル１０１は、ライトイネーブル（以下、「WEN」と言う。）端子へ0（L）の信号が印加された時に、データ書き込みが可能となる。また、メモリセル１０１は、リードイネーブル（REN：read enable）が常に動作可能となっている。

メモリセル１０１は、CEN、WENがローアクティブ時に、クロック（以下、「CLK」と言う。）端子へ、クロック信号が印加され、データ入力端子（Di0〜Din）へデータ信号が印加された場合、メモリ内へデータが書き込まれ、格納される。また、メモリセル１０１は、CENがローアクティブ時に、アドレス入力端子（A0〜An）へアドレス入力信号が印加された場合、格納されたデータを、データ出力端子（Do0〜Don）から読み出すことができる。

次に、LSI内部のメモリセル周辺回路は、迂回パス回路１０８、スキャンセル（スキャンレジスタを含む。）１０２、１０４、１０５、１０７、１１０、選択回路（MUX：multiplexer）１０６、１０９、組み合わせ回路１０３を備えている。

迂回パス回路１０８は、メモリセル１０１のデータ入力端子（Di0〜Din）とデータ出力端子（Do0〜Don）間の回路であって、メモリセル１０１を迂回するように構成された回路である。迂回パス回路１０８は、データ人力信号を、メモリセル１０１の後段の回路へ出力する。

スキャンセル１０２、１０４、１０５、１０７、１１０は、入力端子（D）、出力端子（Q）、CLK端子を備えたDフリップフロップ（以下、「D-FF」と言う。）で、印加された信号を一時的に保持し、クロック信号で、保持した信号を出力するができる。また、スキャンセル１０２、１０４、１０５、１０７、１１０は、アドレス入力及びデータ入出力のテストを行う際に、テスト信号の印加（制御）、テスト後の信号出力（観測）先として使用される。アドレス入力のテストでは、テスト信号がスキャンセル１０２へ印加され、テスト後の信号がスキャンセル１０４へ出力される。また、データ入出力のテストでは、テスト信号がスキャンセル１０７へ印加され、テスト後の信号がスキャンセル１１０へ出力される。スキャンセル１０５は、WEN端子及びCEN端子へ入力するための制御信号が印加される。

選択回路（以下、「MUX」と言う。）１０６、１０９は、複数個の入力端子、制御信号入力端子、出力端子を備えており、2つ以上の入力信号を、入力信号を選択制御信号に基づき選択し、1つの信号として出力する回路である。

MUX１０６は、テスト時と通常動作時によるメモリセル周辺回路の動作切り換えを制御する信号に基づき、メモリセル１０１のWEN端子、CEN端子へ印加する信号を切り換える。

MUX１０９は、テスト時と通常動作時によるメモリセル周辺回路の動作切り換えを制御する信号に基づき、迂回パス回路１０８から出力された信号と、メモリセル１０１のデータ出力端子（Do0〜Don）から出力された信号とを切り換えて出力する。

組み合わせ回路１０３は、複数個の排他的論理和（以下、「XOR」と言う。）回路をツリー状に構成した組み合わせ回路である。組み合わせ回路１０３は、アドレス入力信号を集約する。

次に、メモリセル１０１及び迂回パス回路を用いたメモリセル周辺回路は、ATPGEN信号、SCANEN信号、SYSTEM_CLK信号により制御される。

ATPGEN信号は、メモリセル周辺回路において、テスト時と通常動作時の動作切り換えを制御する信号であり、ATPGEN信号が1（H）の場合、テスト状態へ、ATPGEN信号が0（L）の場合、通常動作状態へ遷移するように制御する。ATPGEN信号は、MUX１０６、１０９の制御信号入力端子へ印加される。

SCANEN信号は、メモリセル１０１の動作を制御する信号であり、SCANEN信号が1（H）の場合、メモリセル１０１を停止状態へ、SCANEN信号が0（L）の場合、メモリセル１０１を書き込み可能な動作状態へ遷移するように制御する。SCANEN信号は、MUX１０６の入力端子へ印加され、ATPGEN信号が1（H）の場合、メモリセル１０１のWEN端子、CEN端子へ印加される。

SYSTEM_CLK信号は、システムクロック信号である。SYSTEM_CLK信号は、システムクロックと同期して動作するメモリセル１０１のCLK端子へ印加される。

以下に、迂回パス回路１０８を用いた方法によるテスト動作の流れについて説明する。

まず、迂回パス回路を用いる方法では、テスト状態を示す1（H）のATPGEN信号を発行し、MUX１０６、１０９の制御信号入力端子へ印加される。次に、低消費電力でテストを行うために、1（H）のSCANEN信号を発行し、0（L）のSYSTEM_CLK信号を発行する。その結果、メモリセル１０１のWEN端子及びCEN端子には、1（H）のATPGEN信号に基づき、MUX１０６によりSCANEN信号が選択され、1（H）のSCANEN信号が印加され、メモリセル１０１のCLK端子には、0（L）のSYSTEM_CLK信号が印加され、メモリセル１０１の動作を停止する。

アドレス入力に関するメモリセル周辺回路のテストは、アドレス入力データとしてスキャンセル１０２へ印加されたテスト信号が、組み合わせ回路１０３により集約され、集約された信号を、スキャンセル１０４で観測し、観測された信号が、正常パターンの期待値と一致しているか否かを判定する。

また、迂回パス回路１０８を用いた入出力データに関するメモリセル周辺回路のテストは、入力データとしてスキャンセル１０７へ印加されたテスト信号が、迂回パス回路１０８を介して、MUX１０９の入力端子へ印加され、1（H）のATPGE信号に基づき、印加されたテスト信号がMUX１０９により選択され、選択されたテスト信号がMUX１０９の出力端子から出力される。その後、MUX１０９から出力されたテスト信号は、後段の組み合わせ回路を介して、スキャンセル１１０へ印加され、スキャンセル１１０により観測された信号が、正常パターンの期待値を一致しているか否かを判定する。

このように、迂回パス回路１０８を用いた方法は、低消費電力でテストを行うことができる。

しかし、迂回パス回路１０８を用いた方法は、入出力データに関するメモリセル１０１後段の周辺回路において、メモリセル１０１からの出力データと、メモリセル１０１の出力端子からMUX１０９の入力端子間のパスと、MUX１０９におけるATPGEN信号の入力端子が、テストされず、故障検出ができない。また、メモリセル１０１の出力端子からMUX１０９の入力端子間のパスとMUX１０９は、出力端子の数だけ存在するため、未検出の故障箇所が増加してしまう問題がある。

次に、メモリセル周辺回路におけるテスト対策方法であるトランスペアレントモードを用いた場合の回路構成について説明する。

まず、トランスペアレントモードについて説明する。

トランスペアレントモードとは、メモリセル２０１のアドレス入力端子（A0〜An）、WEN端子、CEN端子、CLK端子へ印加される信号を制御し、メモリセル２０１のデータ入力端子（Di0〜Din）へ入力されるデータを、一時的に保持し（キャプチャ動作）、順次、データ出力端子（Do0〜Don）からデータを出力（シフト動作）するように動作させるものであり、クロック信号と同期して動作するものである。よって、トランスペアレントモードは、メモリセル２０１をバッファセルのように動作させるものである。

図２は、本発明に係るLSI内部のメモリセル２０１及びトランスペアレントモードのメモリセル周辺回路の構成例を示す図である。

図２におけるメモリセル２０１およびメモリセル周辺回路の構成と、図１の回路の構成と違いは、入力データを迂回させる迂回パス回路１０８及び出力データを選択するMUX１０９がなく、メモリセル２０１をトランスペアレントモードとして動作させるための回路が付加された点であり、図２のメモリセル２０１及びメモリセル周辺回路が備える、スキャンセル（スキャンレジスタを含む。）２０２、２０６、２０７、２１１、２１２、MUX２０８、組み合わせ回路２０５は、図１の構成例で示す、スキャンセル１０２、１０４、１０５、１０７、１１０、MUX１０６、組み合わせ回路１０３と同じである。

よって、図２の説明では、図１と同様の構成例の説明を省略し、トランスペアレントモードを用いる方法において、付加された回路についてのみ説明する。

LSI内部のメモリセル周辺回路は、スキャンセル（スキャンレジスタを含む。）２０２、２０６、２０７、２１１、２１２、MUX２０８、２１０、組み合わせ回路２０５、反転（NOT）回路２０３、２０９、論理積（AND）回路２０４を備えている。

論理積（以下、「AND」と言う。）回路２０４は、入力信号に対し、論理積演算を行い、演算結果を出力する回路で、各アドレス入力端子（A0〜An）の前段に備えられている。AND回路２０４は、アドレス入力の信号と、テスト時と通常動作時の動作切り換えを制御する信号との論理積演算を行う。

反転（以下、「NOT」と言う。）回路２０３、２０９は、入力した信号を反転させ出力する回路で、NOT回路２０３は、テスト時と通常動作時のアドレス入力信号を制御するための信号を、NOT回路２０９はクロック信号を反転させる。

MUX２１０は、テスト時と通常動作時のクロック信号を制御する信号に基づき、反転したクロック信号と通常のクロック信号とを切り換え出力する。

次に、メモリセル２０１及びトランスペアレントモードのメモリセル周辺回路は、ATPGEN信号、SCANEN信号、SYSTEM_CLK信号により制御される。

ATPGEN信号は、メモリセル周辺回路において、テスト時と通常動作時の動作切り換えを制御する信号であり、ATPGEN信号が1（H）の場合、テスト状態へ、ATPGEN信号が0（L）の場合、通常動作状態へ遷移するように制御する。ATPGEN信号は、MUX２０８、２１０の制御信号入力端子へ、NOT回路２０３の入力端子へ印加される。

SCANEN信号は、メモリセル２０１の動作を制御する信号であり、SCANEN信号が1（H）の場合、メモリセル２０１へ一時的に保持されたデータをデータ出力端子（Do0〜Don）から読み出すシフト動作状態へ、SCANEN信号が0（L）の場合、データ入力端子（Di0〜Din）から入力されたデータをメモリセル２０１へ一時的に保持するキャプチャ動作状態へ遷移するように制御する。SCANEN信号は、MUX２０８の入力端子へ印加され、ATPGEN信号が1（H）の場合、メモリセル２０１のWEN端子、CEN端子へ印加される。

SYSTEM_CLK信号は、システムクロック信号である。SYSTEM_CLK信号は、MUX２１０の入力端子へ、NOT回路２０９の入力端子へ印加され、ATPGEN信号が1（H）の場合、NOT回路２０９により反転されたクロック信号が、ATPGEN信号が0（L）の場合、通常のクロック信号がメモリセル２０１のCLK端子へ印加される。

以下に、トランスペアレントモードを用いた方法によるテスト動作の流れについて説明する。

まず、トランスペアレントモードを用いる方法では、1（H）のATPGEN信号を発行し、MUX２０８、２１０により、入力端子に印加されたテスト信号を選択するように制御する。次に、メモリセル２０１をトランスペアレントモードで動作させテストを行うために、1（H）と0（L）を1サイクルとするSCANEN信号、SYSTEM_CLK信号を発行する。その結果、メモリセル２０１のWEN端子及びCEN端子には、1（H）のATPGEN信号に基づき、MUX２０８により選択されたSCANEN信号が印加され、メモリセル２０１のCLK端子には、MUX２１０により、NOT回路２０９で反転されたSYSTEM_CLK信号が印加され、メモリセル２０１をトランスペアレントモードとして動作する。

トランスペアレントモードを用いた入出力データに関するメモリセル周辺回路のテストは、入力データとしてスキャンセル２１１へ印加されたテスト信号が、メモリセル２０１のデータ入力端子（Di0〜Din）を介して、メモリセル２０１へ一時的に保持され、データ出力端子（Do0〜Don）から、順次、出力される。その後、メモリセル２０１のデータ出力端子（Do0〜Don）から出力された信号は、後段の組み合わせ回路を介して、スキャンセル２１２へ印加され、スキャンセル２１２により観測された信号が、正常パターンの期待値を一致しているか否かを判定する。

また、トランスペアレントモードを用いたテストの中で、アドレス入力に関するメモリセル周辺回路のテストは、メモリセル２０１をトランスペアレントモードで動作させるため、ATPGEN信号がNOT回路２０３により反転され、0（L）のATPGEN信号が、各アドレス入力端子（A0〜An）の前段に備わるAND回路２０４へ入力され、アドレス入力データとしてスキャンセル２０２へ印加されたテスト信号が、AND回路２０４により、0（L）の信号で出力される。

このように、トランスペアレントモードを用いた方法は、アドレス入出データに関するメモリセル２０１前段の周辺回路において、メモリセル２０１のアドレス入力端子（A0〜An）へ入力されるアドレス入力データが、固定された0（L）の信号になるため、スキャンセル２０２からメモリセル２０１のアドレス入力端子（A0〜An）間のパスで、縮退故障による0（L）固定の信号なのか否かを判断することができず、故障検出率を低下させてしまう問題がある。また、テスト時の消費電力や安定性を考慮し、LSIが搭載するメモリセル全てを同時に動作させないように、メモリセル２０１のCLK端子に入力するクロック及びCEN端子に入力する信号を制御し、特定のメモリセル２０１のみ動作させテストを実施した場合、停止させたメモリセル（例えば、LSIに搭載された、メモリセル２０１以外のメモリセル。）はシャドーロジックとなるため、複数のメモリセルのデータ出力を1つの比較器に取り込む回路によりテストを行う、メモリBISTの故障検出率を低下させてしまう。

本発明は、図１及び図２において説明を行った、迂回パス回路１０８を用いた方法とトランスペアレントモードを用いた方法における問題点を解決し、メモリセル周辺回路の故障検出率を向上させ、低消費電力でテストを行うことができる回路構成を提案するものである。

図３は、本発明の実施例に係るLSIテスタ４０を用いたテストの流れを示す図である。

LSIテストは、テストパターン生成（以下、「TPG」と言う。）により生成されたテストデータをCUTへ印加し、出力解析（以下、「ORA」と言う。）により、CUTからの出力が、正常パターンである期待値と一致しているか否かを判断し、出荷テストを行うものであり、LSIテスタ等のチップ外のテスタを用いて行う。

以下に、図３を用いて、実施例のLSIテストの流れについて説明する。

まず、LSIテストを行う前に、テストパターン生成を行う端末（例えば、PC：Personal Computer等。）において、CUTの論理設計に基づき、TPGにあたるATPGツール３０により、テストパターン３１を生成し、故障シミュレータにより、期待値パターン３２を検証しておく。

この前処理を行った後、LSIテストでは、生成されたテストパターン３１を読み取り、読み取ったテストパターン３１を基に、テストデータとなる信号の波形形成４０１を行い、プローバ４０３に備わる検査端子（外部ピン）を端子駆動４０２により駆動させ、検査台４２に設置されたLSI４３のCUT前段に備わるスキャンセル（スキャンレジスタを含む。）へ、テスト信号を印加する（スキャンセルを外部ピンから制御する。）。

次に、LSIテストでは、LSI４３のCUT後段に備わるスキャンセルから、テスト信号に対する出力を出力検知４０４で検知し、検知された出力値と期待値パターン３２の期待値とをパターン比較４０５により比較し、その比較結果を基に、出力結果解析により解析を行い、解析結果を出力する。

このように、LSIテスタを用いたテストは、予め用意しておいたテストパターンと期待値パターンを基に、テスト信号を、LSIテスタ４０の備える外部端子から、CUTの前段に備わるスキャンセルへ印加し、その出力結果を、CUTの後段に備わるスキャンセルから検出し、パターン比較４０５により出力値を期待値とを比較することで、LSI４３の出荷テストを行う。

図４は、本発明の実施例に係るモード設定手段６０の構成例及び動作の流れを示す図である。

本発明は、メモリセル周辺回路の故障検出率を向上させ、低消費電力でテストを行うことができる回路構成を実現するため、図１に示す迂回パス回路１０８を用いた方法と、図２に示すトランスペアレントモードを用いた方法を組み合わせ、LSI４３に搭載される複数個のメモリセルに対して、迂回パス回路用いるメモリセルとトランスペアレントモードを用いるメモリセルとを、テストを行う際に一度に設定する手段として、モード設定手段６０を有している。

まず、モード設定手段６０の構成例について説明する。

図４に示す、モード設定手段６０の構成は、インストラクションレジスタ５１、インストラクションデコーダ５２、モード設定信号レジスタ５３を備えている。

インストラクションレジスタ５１は、トランスペアレントモードとして動作させるための命令コードを設定するためのレジスタで、IEEE1149.1（Institute of Electrical and Electronic Engineers 1149.1）に準拠したTAP（Test Access Port）のTDi端子から、命令コードが設定される。

インストラクションレジスタ５１に設定される命令コードは、IEEE1149.1のユーザ命令コードを用いて、メモリセル毎に予め用意されている。例えば、LSI４３に搭載されるメモリセルの内、メモリセルA、Zを迂回パスモード、メモリセルB、Yをトランスペアレントモードとして動作させるために、メモリセルA、B、X、Yに対応したユーザ命令コードを（例えば、「10001」、「10010」、「10011」、「10100」のような5ビットのコード。）を用意しておく。

インストラクションデコーダ５２は、インストラクションレジスタ５１に設定された命令コードを解読（デコード）するデコーダである。

モード設定信号レジスタ５３は、インストラクションデコーダ５２により解読（デコード）された、複数個のメモリセルに対する命令（モード設定）を保持するためのレジスタである。モード設定信号レジスタ５３は、TAPのTRSTによりレジスタ内の設定を初期化することができる。

次に、モード設定手段６０の動作の流れについて説明する。

モード設定手段６０は、図４に示す通り、テストを行う前に実行される前処理であり、予め用意された、LSI４３に搭載されるメモリセルの内、特定のメモリセルを迂回パスモードとして動作させるための命令コードを、TAPのTDi端子からインストラクションレジスタ５１に設定し、インストラクションデコーダ５２により解読（デコード）し、解読（デコード）された命令（モード設定）を、モード設定信号レジスタ５３へ設定する。また、モード設定手段６０は、複数個の命令コードを解読（デコード）する場合、インストラクションデコーダ５２で解読（デコード）を行った命令コードをTAPのTDo端子へシフトし、インストラクションレジスタ５１へ、解読（デコード）されていない命令コードを順次設定することで、複数個の命令コードを解読（デコード）し、解読された複数個の命令（モード設定）をモード設定信号レジスタ５３へ設定する。

このように、モード設定手段６０は、テストを行う前に、予め、LSI４３に搭載される複数個のメモリセルに対して、テストの際に、迂回パスモードを用いるメモリセルを指定することができる。

これによって、LSIテストでは、モード設定手段６０によりモード設定信号レジスタ５３に設定した命令（モード設定）を基に、図４に示すモード設定信号（MEM_BYPASS信号）を各メモリセルへ発行し、迂回パスモードのメモリセルとトランスペアレントモードのメモリセルの動作制御を実現している。

図５は、本発明の実施例に係るLSI４３内部のメモリセル３０１及び主要なメモリセル周辺回路の構成例を示す図である。

図５におけるメモリセル３０１は、図１、図２の構成例で示すメモリセル１０１、２０１と同じである。よって、図５におけるメモリセル３０１の説明は省略する。

LSI４３内部のメモリセル周辺回路は、迂回パス回路３１７、スキャンセル（スキャンレジスタを含む。）３０２、３０７、３１０、３１６、３１９、MUX３０８、３１１、３１２、３１４、３１５、３１８、組み合わせ回路３０６、NOT回路３０３、３１３、AND回路３０５、３０９、論理和（OR）回路３０４を備えている。

迂回パス回路３１７は、メモリセル３０１のデータ入力端子（Di0〜Din）とデータ出力端子（Do0〜Don）間の回路であって、メモリセル３０１を迂回するように構成された回路である。迂回パス回路３１７は、データ人力信号を、メモリセル３０１の後段の回路へ出力する。

スキャンセル３０２、３０７、３１０、３１６、３１９は、入力端子（D）、出力端子（Q）、CLK端子を備えたD-FFで、印加された信号を一時的に保持し、クロックの1（H）の信号で、保持した信号を出力するができる。また、スキャンセル３０２、３０７、３１０、３１６、３１９は、アドレス入力及びデータ入出力に関するメモリセル周辺回路のテストを行う際に、テスト信号印加（制御）、テスト後の信号出力（観測）先として使用される。アドレス入力のテストでは、テスト信号がスキャンセル３０２へ印加され、テスト後の信号がスキャンセル３０７へ出力される。また、データ入出力のテストでは、テスト信号がスキャンセル３１６へ印加され、テスト後の信号がスキャンセル３１９へ出力される。スキャンセル３１０は、WEN端子及びCEN端子へ入力するための制御信号が印加される。

MUX３０８、３１１、３１２、３１４、３１５、３１８は、複数個の入力端子、制御信号入力端子、出力端子を備えており、2つ以上の入力信号を、テスト時と通常動作時の動作切り換えを制御する信号に基づき選択し、1つの信号として出力する回路である。MUX３０８、３１１、３１２、３１４、３１５、３１８は、テスト時と通常動作時による出力信号を切り換え出力する。また、MUX３０８、３１１、３１４は、迂回パスモードとトランスペアレントモードによる出力信号を切り換え出力する。

組み合わせ回路３０６は、複数個のXOR回路をツリー状に構成した組み合わせ回路である。組み合わせ回路１０３は、アドレス入力信号を集約する。

NOT回路３０３、３１３は、入力した信号を反転させ出力する回路で、NOT回路３０３は、テスト時と通常動作時のアドレス入力信号を制御するための信号を、NOT回路３１３はシステムクロック信号を反転させる。

AND回路３０５、３０９は、入力信号に対し、論理積演算を行い、演算結果を出力する回路である。AND回路３０５は、各アドレス入力端子（A0〜An）の前段に備えられており、アドレス入力の信号と、テスト時と通常動作時のアドレス入力信号を制御するための制御信号との論理積演算を行う。また、AND回路３０９は、MUX３０８の後段に備えられており、MUX３０８から出力された信号と、テスト時と通常動作時の動作切り換えを制御する信号との論理積演算を行う。

論理和（以下、「OR」と言う。）回路３０４は、入力信号に対し、論理和演算を行い、演算結果を出力する回路で、NOT回路３０３後段に備えられており、NOT回路３０３により反転された、メモリセル周辺回路におけるテスト時と通常動作時の動作切り換えを制御する信号と、モード設定手段６０により設定され、テストを行う際に発行されるモード設定信号との論理和演算を行う。

次に、本発明の実施例に係るLSI４３内部のメモリセル３０１及び主要なメモリセル周辺回路は、ATPGEN信号、SCANEN信号、SYSTEM_CLK信号、MEM_BYPASS信号により制御される。

ATPGEN信号は、メモリセル周辺回路において、テスト時と通常動作時の動作切り換えを制御する信号であり、ATPGEN信号が1（H）の場合、テスト状態へ、ATPGEN信号が0（L）の場合、通常動作状態へ遷移するように制御する。ATPGEN信号は、MUX３０８、３１２、３１５、３１８の制御信号入力端子へ、AND回路３０９の入力端子へ、NOT回路３０９の入力端子へ印加される。

SCANEN信号は、メモリセル３０１の動作を制御する信号であり、SCANEN信号が1（H）の場合、メモリセル３０１へ一時的に保持されたデータを、データ出力端子（Do0〜Don）から読み出すシフト動作状態へ、SCANEN信号が0（L）の場合、データ入力端子（Di0〜Din）から入力されたデータを、メモリセル３０１へ一時的に保持するキャプチャ動作状態へ遷移するように制御する。SCANEN信号は、MUX３１１の入力端子へ印加される。

SYSTEM_CLK信号は、システムクロック信号である。SYSTEM_CLK信号は、MUX３１５の入力端子へ、NOT回路３１３の入力端子へ印加される。

MEM_BYPASS信号は、モード設定手段６０により、モード設定信号レジスタ５３に設定した命令（モード設定）を基に、モード設定信号として各メモリセルへ発行され、迂回パスモードのメモリセル３０１とトランスペアレントモードのメモリセル３０１の動作を制御する信号であり、MEM_BYPASS信号が1（H）の場合、迂回パスモードとして動作させ、MEM_BYPASS信号が0（L）の場合、トランスペアレントモードとして動作させるように制御する。MEM_BYPASS信号は、MUX３０８、３１１、３１４の制御信号入力端子へ印加され、OR回路３０４の入力端子へ印加される。

次に、LSI４３内部のメモリセル周辺回路は、アドレス設定手段６１、選択信号発生手段６２、動作制御信号供給手段６３、クロック反転手段６４、選択手段６５を有している。

アドレス設定手段６１は、トランスペアレントモードの場合、メモリセル３０１のアドレス入力へ、0（L）のアドレス入力データを設定するように、メモリセル３０１前段に備えられたAND回路３０５の入力端子へ制御信号を印加する。アドレス設定手段６１は、NOT回路３０３、OR回路３０４で構成されており、AND回路３０５の前段に備わっている。アドレス設定手段６１は、NOT回路３０３の入力端子へATPGEN信号が印加され、反転されたATPGEN信号とMEM_BYPASS信号が、OR回路３０４の入力端子へ印加され、その演算結果が、OR回路３０４の出力端子から出力される。

図６に、本発明の実施例に係るアドレス設定手段６１のタイムチャートの例を示す。

図６（a）は、迂回パスモード時のタイムチャートであり、ATPGEN信号をAに、MEM_BYPASS信号をBに、出力信号をCに示す。また、図６（b）は、トランスペアレントモード時のタイムチャートであり、ATPGEN信号をAに、MEM_BYPASS信号をBに、出力信号をCに示す。

アドレス設定手段６１は、図６（a）の迂回パスモードの場合（MEM_BYPASS信号が1（H）の場合）、図６（a）のA及びBに示す通り、1（H）のATPGEN信号、MEM_BYPASS信号が印加される。その結果、アドレス設定手段６１は、NOT回路３０３により、0（L）のATPGEN信号へ反転され、反転された0（L）のATPGEN信号と1（H）のMEM_BYPASS信号が、OR回路３０４の入力端子へ印加され、図６（a）のCに示す、1（H）の信号が出力される。よって、図６（a）の迂回パスモードの場合は、アドレス設定手段６１の後段に備わるAND回路３０５の入力端子へ印加される制御信号が、1（H）であるため、スキャンセル３０２へ印加されたテスト信号が、組み合わせ回路を介して、メモリセル３０１のアドレス入力端子（A0〜An）へアドレス入力データとして印加される。

また、アドレス設定手段６１は、図６（b）のトランスペアレントモードの場合（MEM_BYPASS信号が0（L）の場合）、図６（b）のA及びBに示す通り、1（H）のATPGEN信号、0（L）のMEM_BYPASS信号が印加される。その結果、アドレス設定手段６１は、NOT回路３０３により、0（L）のATPGEN信号へ反転され、反転された0（L）のATPGEN信号と0（L）のMEM_BYPASS信号が、OR回路３０４の入力端子へ印加され、図６（b）のCに示す、0（L）の信号が出力される。よって、図６（b）のトランスペアレントモードの場合は、アドレス設定手段６１の後段に備わるAND回路３０５の入力端子へ印加される制御信号が、0（L）であるため、メモリセル３０１のアドレス入力端子（A0〜An）へ、0（L）の信号がアドレス入力データとして印加される。

このように、アドレス設定手段６１は、迂回パスモードの場合、スキャンセル３０２に印加されたテスト信号を、メモリセル３０１へアドレス入力データとして設定し、トランスペアレントモードの場合、メモリセル３０１へ、0（L）のアドレス入力データを設定する。

これによって、アドレス設定手段６１は、迂回パスモードの場合とトランスペアレントモードの場合において、メモリセル３０１のアドレス入力データを制御することを実現している。

選択信号発生手段６２は、迂回パスモードの場合、迂回パス回路３１７からの出力データをMUX３１８により選択し、トランスペアレントモードの場合、メモリセル３０１のデータ出力端子（Do0〜Don）から出力された出力データをMUX３１８により選択するように制御する信号を発生する。選択信号発生手段６２は、MUX３１８、AND回路３０９で構成されており、スキャンセル３０７の後段に備わっている。選択信号発生手段６２は、MUX３１８の入力端子へスキャンセル３０７から出力された信号が印加され、もう一方の入力端子へ1（H）の信号が印加される。また、選択信号発生手段６２は、MUX３１８の制御信号入力端子へ、MEM_BYPASS信号が印加されており、MEM_BYPASS信号に基づき、入力端子に印加された信号を選択する。次に、選択信号発生手段６２は、MUX３１８により選択され出力された信号とATPGEN信号とを、AND回路３０９の入力端子へ印加し、その演算結果が、AND回路３０９の出力端子から出力される。

図７に、本発明の実施例に係る選択信号発生手段６２のタイムチャートの例を示す。

図７（a）は、迂回パスモード時のタイムチャートであり、スキャンセル３０７へ印加されたテスト信号をAに、ATPGEN信号をBに、MEM_BYPASS信号をCに、出力信号をDに示す。また、図７（b）は、トランスペアレントモード時のタイムチャートであり、スキャンセル３０７へ印加されたテスト信号をAに、ATPGEN信号をBに、MEM_BYPASS信号をCに、出力信号をDに示す。

選択信号発生手段６２は、図７（a）の迂回パスモードの場合（MEM_BYPASS信号が1（H）の場合）、図７（a）のB及びCに示す通り、1（H）のATPGEN信号、MEM_BYPASS信号が印加される。また、選択信号発生手段６２は、スキャンセル３０７の前段に備わる組み合わせ回路３０６により集約され出力されたアドレス入力信号が、スキャンセル３０７へ印加され、図７（a）のAに示すような信号となる。その結果、選択信号発生手段６２は、1（H）のMEM_BYPASS信号に基づき、MUX３０８により、1（H）の信号が選択され、1（H）のATPGEN信号と、MUX３０８により選択された1（H）の信号が、AND回路３０９の入力端子へ印加され、図７（a）のDに示す、1（H）の信号が発生される。よって、図７（a）の迂回パスモードの場合は、選択信号発生手段６２の後段に備わるMUX３１８の制御信号入力端子へ1（H）の信号が印加され、迂回パス回路３１７からの出力データがMUX３１８により選択される。

選択信号発生手段６２は、図７（b）のトランスペアレントモードの場合（MEM_BYPASS信号が0（L）の場合）、図７（b）のB及びCに示す通り、1（H）のATPGEN信号、0（L）のMEM_BYPASS信号が印加される。また、選択信号発生手段６２は、アドレス設定手段６１により0（L）のアドレス入力データとなっているため、スキャンセル３０７から出力される信号は、図７（b）のAに示す通り、0（L）の信号となる。その結果、選択信号発生手段６２は、0（L）のMEM_BYPASS信号に基づき、MUX３０８により、スキャンセル３０７からの入力信号0（L）が選択され、1（H）のATPGEN信号と、MUX３０８により選択された0（L）の信号が、AND回路３０９の入力端子へ印加され、図７（b）のDに示す、0（L）の信号が発生される。よって、図７（b）のトランスペアレントモードの場合は、選択信号発生手段６２の後段に備わるMUX３１８の制御信号入力端子へ0（L）の信号が印加され、メモリセル３０１のデータ出力端子（Do0〜Don）から出力された出力データがMUX３１８により選択される。

このように、選択信号発生手段６２は、迂回パスモードの場合、迂回パス回路３１７からの出力データを選択し、トランスペアレントモードの場合、メモリセル３０１のデータ出力端子（Do0〜Don）から出力された出力データを選択するように制御する信号を発生する。

これによって、選択信号発生手段６２は、迂回パスモードの場合とトランスペアレントモードの場合において、メモリセル３０１の入出力データを制御することを実現している。

動作制御信号供給手段６３は、迂回パスモードの場合、1（H）の信号を、トランスペアレントモードの場合、メモリセル３０１の動作を制御するSCANEN信号を、メモリセル３０１のWEN端子、CEN端子へ印加するように制御する信号を供給する。選択信号発生手段６２は、MUX３１１で構成されており、MUX３１２の前段に備わっている。選択信号発生手段６２は、MUX３１１の入力端子へ1（H）の信号が印加され、もう一方の入力端子へ、SCANEN信号が印加され、MUX３１１の出力端子から選択された信号が出力される。

図８に、本発明の実施例に係る動作制御信号供給手段６３のタイムチャートの例を示す。

図８（a）は、迂回パスモード時のタイムチャートであり、SCANEN信号をAに、MEM_BYPASS信号をBに、出力信号をCに、WEN端子へ印加される信号をDに、CEN端子へ印加される信号をEに示す。また、図８（b）は、トランスペアレントモード時のタイムチャートであり、SCANEN信号をAに、MEM_BYPASS信号をBに、出力信号をCに、WEN端子へ印加される信号をDに、CEN端子へ印加される信号をEに示す。

動作制御信号供給手段６３は、図８（a）の迂回パスモードの場合（MEM_BYPASS信号が1（H）の場合）、図８（a）のA及びBに示す通り、0（L）と1（H）を1サイクルとするSCANEN信号、1（H）のMEM_BYPASS信号が印加される。その結果、動作制御信号供給手段６３は、1（H）のMEM_BYPASS信号に基づき、MUX３１１により、1（H）の信号が選択され、MUX３１１の出力端子より、図８（a）のCに示す、1（H）の信号が出力される。よって、図８（a）の迂回パスモードの場合は、動作制御信号手段６３の後段に備わるMUX３１２の制御信号入力端子へ1（H）の信号が印加され、MUX３１２の制御信号入力端子へ印加された1（H）のATPGEN信号に基づき、図８（a）のD及びEに示す、1（H）の信号が、メモリセル３０１のWEN端子、CEN端子へ印加される。

動作制御信号供給手段６３は、図８（b）のトランスペアレントモードの場合（MEM_BYPASS信号が0（L）の場合）、図８（b）のA及びBに示す通り、0（L）と1（H）と1サイクルとするSCANEN信号、0（L）のMEM_BYPASS信号が印加される。その結果、動作制御信号供給手段６３は、0（L）のMEM_BYPASS信号に基づき、MUX３１１により、0（L）と1（H）を1サイクルとするSCANEN信号が選択され、MUX３１１の出力端子より、図８（b）のCに示す、SCANEN信号が出力される。よって、図８（b）のトランスペアレントモードの場合は、動作制御信号手段６３の後段に備わるMUX３１２の制御信号入力端子へSCANEN信号が印加され、MUX３１２の制御信号入力端子へ印加された1（H）のATPGEN信号に基づき、図８（b）のD及びEに示す、SCANEN信号が、メモリセル３０１のWEN端子、CEN端子へ印加される。

このように、動作制御信号供給手段６３は、迂回パスモードの場合、1（H）の信号を、トランスペアレントモードの場合、0（L）と1（H）を1サイクルとするSCANEN信号を、メモリセル３０１のWEN端子、CEN端子へ印加するように制御する信号を供給する。

これによって、動作制御信号供給手段６３は、迂回パスモードの場合、メモリセル３０１を停止させ、トランスペアレントモードの場合、メモリセル３０１のデータ入力端子（Di0〜Din）へ印加されたデータ信号を、順次、データ出力端子（Do0〜Don）から出力するように制御することを実現している。

クロック反転手段６４は、迂回パスモードの場合、0（L）の信号を、トランスペアレントモードの場合、メモリセル３０１の動作を制御するため反転させたSYSTEM_CLK信号を、メモリセル３０１のCLK端子へ印加する。クロック反転手段６４は、MUX３１４で構成されており、MUX３１５の前段に備わっている。クロック反転手段６４は、MUX３１４の入力端子へ0（L）の信号が印加され、もう一方の入力端子へ、NOT回路３１３により反転されたSYSTEM_CLK信号が印加され、MUX３１４の出力端子から選択されたクロック信号が出力される。

図９に、本発明の実施例に係るクロック反転手段６４のタイムチャートの例を示す。

図９（a）は、迂回パスモード時のタイムチャートであり、SYSTEM_CLK信号をAに、MEM_BYPASS信号をBに、出力信号をCに、CLK端子へ印加される信号をDに示す。また、図９（b）は、トランスペアレントモード時のタイムチャートであり、SYSTEM_CLK信号をAに、MEM_BYPASS信号をBに、出力信号をCに、CLK端子へ印加される信号をDに示す。

クロック反転手段６４は、図９（a）の迂回パスモードの場合（MEM_BYPASS信号が1（H）の場合）、図９（a）のA及びBに示す通り、0（L）と1（H）を1サイクルとするSYSTEM_CLK信号、1（H）のMEM_BYPASS信号が印加される。その結果、クロック反転手段６４は、1（H）のMEM_BYPASS信号に基づき、MUX３１４により、0（L）の信号が選択され、MUX３１４の出力端子より、図９（a）のCに示す、0（L）の信号が出力される。よって、図９（a）の迂回パスモードの場合は、クロック反転手段６４の後段に備わるMUX３１５の制御信号入力端子へ0（L）の信号が印加され、MUX３１５の制御信号入力端子へ印加された1（H）のATPGEN信号に基づき、図９（a）のDに示す、0（L）の信号が、メモリセル３０１のCLK端子へ印加される。

クロック反転手段６４は、図９（b）のトランスペアレントモードの場合（MEM_BYPASS信号が0（L）の場合）、図９（b）のA及びBに示す通り、0（L）と1（H）と1サイクルとするSYSTEM_CLK信号、0（L）のMEM_BYPASS信号が印加される。その結果、クロック反転手段６４は、0（L）のMEM_BYPASS信号に基づき、MUX３１４により、前段のNOT回路３１３により反転され1（H）と0（L）を1サイクルとするSYSTEM_CLK信号が選択され、MUX３１４の出力端子より、図９（b）のCに示す、反転されたSYSTEM_CLK信号が出力される。よって、図９（b）のトランスペアレントモードの場合は、クロック反転手段６４の後段に備わるMUX３１５の制御信号入力端子へ、反転されたSYSTEM_CLK信号が印加され、MUX３１５の制御信号入力端子へ印加された1（H）のATPGEN信号に基づき、図９（b）のDに示す、反転されたSYSTEM_CLK信号が、メモリセル３０１のCLK端子へ印加される。

このように、クロック反転手段６４は、迂回パスモードの場合、0（L）の信号を、トランスペアレントモードの場合、1（H）と0（L）を1サイクルとする反転されたSYSTEM_CLK信号を、メモリセル３０１のCLK端子へ印加する。

これによって、クロック反転手段６４は、迂回パスモードの場合、メモリセル３０１を停止させ、トランスペアレントモードの場合、メモリセル３０１のデータ入力端子（Di0〜Din）へ印加されたデータ信号を、順次、データ出力端子（Do0〜Don）から出力するように制御することを実現している。

選択手段６５は、迂回パスモードの場合、迂回パス回路３１７からのデータ信号を、トランスペアレントモードの場合、メモリセル３０１のデータ出力端子（Do0〜Don）から出力されたデータ信号を選択する。選択手段６５は、MUX３１８で構成されており、メモリセル３０１の後段に備わっている。選択手段６５は、MUX３１８の入力端子へ迂回パス回路３１７からのデータ信号が印加され、もう一方の入力端子へ、メモリセル３０１のデータ出力端子（Do0〜Don）から出力されたデータ信号が印加され、MUX３１８の出力端子から選択されたデータ信号が出力される。

選択手段６５は、迂回パスモードの場合（MEM_BYPASS信号が1（H）の場合）、選択信号発生手段６２により発生された1（H）の選択制御信号が、MUX３１８の制御信号入力端子へ印加される。その結果、選択手段６５は、1（H）の選択制御信号に基づき、MUX３１８により、迂回パス回路３１７からのデータ信号が選択され、MUX３１８の出力端子より、選択されたデータ信号が出力される。

選択手段６５は、トランスペアレントモードの場合（MEM_BYPASS信号が0（L）の場合）、選択信号発生手段６２により発生された0（L）の選択制御信号が、MUX３１８の制御信号入力端子へ印加される。その結果、選択手段６５は、0（L）の選択制御信号に基づき、MUX３１８により、メモリセル３０１のデータ出力端子（Do0〜Don）から出力されたデータ信号が選択され、MUX３１８の出力端子より、選択されたデータ信号が出力される。

このように、選択手段６５は、迂回パスモードの場合、迂回パス回路３１７からのデータ信号を、トランスペアレントモードの場合、メモリセル３０１のデータ出力端子（Do0〜Don）から出力されたデータ信号を、MUX３１８により選択する。

これによって、選択手段６５は、迂回パスモードの場合とトランスペアレントモードの場合において、メモリセル３０１の入出力データを制御し、入出力データに関するメモリセル周辺回路のテストを行うことができる。

図１０、１１は、本発明の実施例に係るメモリセル３０１及びメモリセル周辺回路において、製品テストを行った場合のタイミングチャートの例を示すものである。

図１０は、本発明の実施例に係るアドレス入力に関するメモリセル周辺回路テスト時のタイムチャートの例を示す図である。また、アドレス入力に関するメモリセル周辺回路のテストは、トランスペアレントモードでは行えないため、迂回パスモードで動作するよう、モード設定手段６０により、モード設定信号レジスタ５３に設定した命令（モード設定）に従い1（H）のMEM_BYPASS信号が発行され、メモリセル３０１が迂回パスモードとして動作し、テストを行う。

図１０は、スキャンセル３０２の後段に備わる組み合わせ回路の出力信号をA、B、C及びDに、メモリセル３０１の前段に備わりアドレス入力データを制御するAND回路３０５の出力信号をE、F、G及びHに、アドレス入力データを集約する組み合わせ回路３０６の出力信号をIに示す。

まず、アドレス入力に関するメモリセル周辺回路のテストは、スキャンセル３０２へデータ信号が印加される。印加されたデータ信号は、スキャンセル３０２の後段に備わる組み合わせ回路へ印加される。また、アドレス入力に関するメモリセル周辺回路のテストでは、1（H）のATPGEN信号と1（H）のMEM_BYPASS信号に基づき、アドレス設定手段６１により、1（H）の信号が出力される。よって、スキャンセル３０２へ印加されたテスト信号が組み合わせ回路へ印加され、図１０に示すA、B、C及びDのような信号が、組み合わせ回路から出力された場合、組み合わせ回路の後段に備わるAND回路３０５の入力端子へ印加され、AND回路３０５のもう一方の入力端子には、アドレス設定手段６１により出力された1（H）の信号が印加され、図１０に示すE、F、G及びHのような信号が出力される。

次に、AND回路３０５から出力された信号は、組み合わせ回路３０６の入力端子へ印加され、アドレス入力データとして集約される。集約された信号は、図１０のIに示すような信号となり、組み合わせ回路３０６の出力端子から出力され、スキャンセル３０７へ印加される。

また、アドレス入力に関するメモリセル周辺回路のテストは、低消費電力対応のため、メモリセル３０１を停止させた状態で行う。そのため、メモリセル３０１のWEN端子、CEN端子へは、1（H）のATPGEN信号と、1（H）のMEM_BYPASS信号に基づき、動作制御信号供給手段６３により、1（H）のSCANEN信号が印加され、メモリセル３０１のCLK端子へは、1（H）のATPGEN信号と、1（H）のMEM_BYPASS信号に基づき、クロック反転手段６４により、0（L）のSYSTEM_CLK信号が印加され、メモリセル３０１を停止させる。

このように、アドレス入力に関するメモリセル周辺回路のテストは、スキャンセル３０２へ、アドレス入力のテストパターンであるデータ信号が印加され、アドレス入力に関するメモリ周辺回路を介して、スキャンセル３０７へ信号を出力し、その出力値を、正常パターンである期待値と比較することで、アドレス入力に関するメモリセル周辺回路が故障しているか否かを判断することができる。

これによって、トランスペアレントモードを用いてテストを行った際、テストを行うことが出来なかったアドレス入力に関するメモリセル周辺回路に対し、迂回パスモードとして動作するように制御することでテストすることが可能となり、故障検出率を向上させることができる。

図１１は、本発明の実施例に係る入出力データに関するメモリセル周辺回路のテスト時のタイムチャートの例を示す図である。

図１１（a）は、迂回パスモード時のタイムチャートであり、スキャンセル３１６の後段に備わる組み合わせ回路の出力信号をA、B、C及びDに、メモリセル３０１の後段に備わるMUX３１８の出力信号をE、F、G及びHに示す。

まず、入出力データに関するメモリセル周辺回路のテストは、スキャンセル３１６へデータ信号が印加される。印加されたデータ信号は、スキャンセル３１６の後段に備わる組み合わせ回路へ印加される。よって、組み合わせ回路から図１１（a）に示すA、B、C及びDのような信号が出力された場合、迂回パス回路３１７を介して、メモリセル３０１の後段に備わるMUX３１８の入力端子へ印加される。この時、MUX３１８の制御信号入力端子へは、1（H）のATPGEN信号と、モード設定手段６０により、モード設定信号レジスタ５３に設定した命令（モード設定）に従い発行された1（H）のMEM_BYPASS信号に基づき、選択信号発生手段６２により発生された1（H）の選択制御信号が印加される。その結果、MUX３１８は、印加された1（H）の選択制御信号により、迂回パス回路３１７から印加されたデータ信号を選択し、出力端子から、図１１（a）に示すE、F、G及びHのような信号を出力する。

次に、MUX３１８から出力された信号は、後段の組み合わせ回路を介して、スキャンセル３１９へ印加される。

また、入出力データに関するメモリセル周辺回路のテストは、低消費電力対応のため、迂回パスモードの場合、メモリセル３０１を停止させた状態で行う。そのため、メモリセル３０１のWEN端子、CEN端子へは、1（H）のATPGEN信号と、1（H）のMEM_BYPASS信号に基づき、動作制御信号供給手段６３により、1（H）のSCANEN信号が印加され、メモリセル３０１のCLK端子へは、1（H）のATPGEN信号と、1（H）のMEM_BYPASS信号に基づき、クロック反転手段６４により、0（L）のSYSTEM_CLK信号が印加され、メモリセル３０１を停止させる。

このように、入出力データに関するメモリセル周辺回路のテストは、スキャンセル３１６へ、入力データのテストパターンであるデータ信号が印加され、迂回パス回路３１７を介して、スキャンセル３１９へ信号を出力し、その出力値を、正常パターンである期待値と比較することで、入出力データに関するメモリセル周辺回路が故障しているか否かを判断することができる。

これによって、低消費電力に対応し、トランスペアレントモードを用いてテストを行った際、メモリBISTの故障検出率低下の原因であった、停止したメモリセル３０１における入出力データに関するメモリセル周辺回路に対し、迂回パスモードとして動作するように制御することでテストすることが可能となり、故障検出率を向上させることができる。

図１１（b）は、トランスペアレントモード時のタイムチャートであり、メモリセル３０１のCLK端子へ印加される信号をAに、WEN端子へ印加される信号をBに、CEN端子へ印加される信号をCに、スキャンセル３１６の後段に備わる組み合わせ回路の出力信号をD、E、F及びGに、メモリセル３０１のデータ出力端子（Do0〜Don）から出力される信号をH、I、J及びKに示す。

まず、入出力データに関するメモリセル周辺回路のテストは、スキャンセル３１６へデータ信号が印加される。印加されたデータ信号は、スキャンセル３１６の後段に備わる組み合わせ回路へ印加される。よって、組み合わせ回路から図１１（b）に示すD、E、F及びGのような信号が出力された場合、メモリセル３０１のデータ入力端子（Di0〜Din）へ印加される。

また、入出力データに関するメモリセル周辺回路のテストは、メモリセル３０１をトランスペアレントモードで動作させるため、メモリセル３０１のWEN端子、CEN端子へは、1（H）のATPGEN信号と、0（L）のMEM_BYPASS信号に基づき、動作制御信号供給手段６３により、0（L）と1（H）を1サイクルとするSCANEN信号が印加され、メモリセル３０１のCLK端子へは、1（H）のATPGEN信号と、1（H）のMEM_BYPASS信号に基づき、クロック反転手段６４により、1（H）と0（L）を1サイクルとする反転されたSYSTEM_CLK信号が印加され、メモリセル３０１をトランスペアレントモードとして、スキャンシフトとキャプチャ動作を交互に動作する。

よって、メモリセル３０１は、印加されたデータ信号を、順次、データ出力端子（Do0〜Don）へ、図１１（b）に示すH、I、J及びKのような信号を出力し、MUX３１８の入力端子へ印加され、MUX３１８の制御信号入力端子へは、1（H）のATPGEN信号と、トモード設定手段６０により、モード設定信号レジスタ５３に設定した命令（モード設定）に従い発行された0（L）のMEM_BYPASS信号に基づき、選択信号発生手段６２により発生された0（L）の選択制御信号が印加される。その結果、MUX３１８は、印加された0（L）の選択制御信号により、メモリセル３０１のデータ出力端子（Do0〜Don）から印加されたデータ信号を選択し、出力端子から、図１１（b）に示すH、I、J及びKと同様の信号を出力する。

次に、MUX３１８から出力された信号は、後段の組み合わせ回路を介して、スキャンセル３１９へ印加される。

このように、入出力データに関するメモリセル周辺回路のテストは、スキャンセル３１６へ、入力データのテストパターンであるデータ信号が印加され、トランスペアレントモードで動作するメモリセル３０１のデータ入出力端子（Di0〜Din、Do0〜Don）を介して、スキャンセル３１９へ信号を出力し、その出力値を、正常パターンである期待値と比較することで、入出力データに関するメモリセル周辺回路が故障しているか否かを判断することができる。

これによって、迂回パスモードでテストを行った際、テストを行うことが出来なかったメモリセル３０１からの出力データと、メモリセル３０１のデータ出力端子（Do0〜Don）からMUX３１８の入力端子間のパスと、MUX３１８における選択制御信号の入力端子に対し、トランスペアレントモードとしてメモリセル３０１を動作するように制御することでテストすることが可能となり、故障検出率を向上させることができる。

以上のように、本発明の実施例によれば、迂回パス回路３１７を用いる方法と、メモリセル３０１をトランスペアレントモードとして動作させる方法とを組み合わせ、アドレス設定手段６１、選択信号発生手段６２、動作制御信号供給手段６３、クロック反転手段６４、選択手段６５を有するメモリセル周辺回路を構成し、モード設定手段６０によりモード設定信号レジスタ５３へ設定した命令（モード設定）に従い、LSI４３が搭載するメモリセル毎に、モード設定信号（MEM_BYPASS信号）を発行し、迂回パスモードとトランスペアレントモードを設定することで、迂回パスモードのメモリセルとトランスペアレントモードのメモリセルとの動作を制御することができ、低消費電力でテストが行え、迂回パス回路３１７を用いた方法の問題点である、テストを行うことができないメモリセル３０１からの出力データと、メモリセル３０１のデータ出力端子（Do0〜Don）からMUX３１８の入力端子間のパスと、MUX３１８における選択制御信号の入力端子に対し、テストを行うことができ、トランスペアレントモードを用いた方法で問題となっている、テストを行うことができないアドレス入力に関するメモリセル周辺回路に対し、テストを行うことができ、メモリセル周辺回路の故障検出率を向上させ、低消費電力でテストを行うことができる。

各実施例に基づき本発明の説明を行ってきたが、上記実施例に挙げた形状に、その他の要素との組み合わせ等、ここで示した要件に、本発明が限定されるものではない。

これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明に係るLSI内部のメモリセル及び迂回パス回路を用いたメモリセル周辺回路の構成例を示す図である。 本発明に係るLSI内部のメモリセル及びトランスペアレントモードのメモリセル周辺回路の構成例を示す図である。 本発明の実施例に係るLSIテスタを用いたテストの流れを示す図である。 本発明の実施例に係るトランスペアレントモード設定手段の構成例及び動作の流れを示す図である。 本発明の実施例に係るLSI内部のメモリセル及び主要なメモリセル周辺回路の構成例を示す図である。 本発明の実施例に係るアドレス設定手段のタイムチャートの例を示す図である。 本発明の実施例に係る選択信号発生手段のタイムチャートの例を示す図である。 本発明の実施例に係る動作制御信号供給手段のタイムチャートの例を示す図である。 本発明の実施例に係るクロック反転手段のタイムチャートの例を示す図である。 本発明の実施例に係るアドレス入力に関するメモリセル周辺回路テスト時のタイムチャートの例を示す図である。 本発明の実施例に係る迂回パスモードによる入出力データに関するメモリセル周辺回路のテスト時のタイムチャートの例を示す図である。 本発明の実施例に係るトランスペアレントモードによる入出力データに関するメモリセル周辺回路のテスト時のタイムチャートの例を示す図である。

符号の説明

３０１ メモリセル（同期式SRAM）
３０２、３０７、３１０、３１６、３１９ スキャンセル（D-FF）
３０８、３１１、３１２、３１４、３１５、３１８ 選択回路（MUX：マルチプレクサ）
３０５、３０９ 論理積回路（AND回路）
３０４ 論理和回路（OR回路）
３０６ 組み合わせ回路（ツリー状のXOR回路）
３０３、３１３ 反転回路（NOT回路）
３１７ 迂回パス回路

Claims (4)

1. テスト信号を印加するスキャンセルと、
   テスト信号を出力するスキャンセルと、
   メモリセルとを有するスキャンテストに対応した半導体集積回路であって、
   前記メモリセルの入力端子と出力端子間の回路であって、前記メモリセルの外に設けられた迂回パス回路と、
   前記メモリセルをトランスペアレントモード又は迂回パスモードへ設定する、モード設定手段と、
   前記迂回パス回路の出力と、前記モード設定手段により設定された前記メモリセルの出力とを選択する、選択手段と、
   前記選択手段に対し、選択信号を発生する、選択信号発生手段と、を有し、
   前記モード設定手段は、
   インストラクションレジスタに前記メモリセル毎に保持されている、前記迂回パスモードであるか又は前記トランスペアレントモードであるかを指示する命令コードを、インストラクションデコーダにより解読し、解読された前記メモリセルに対応するモード設定信号をモード設定信号レジスタに保持することによって、前記メモリセルを前記迂回パスモード又は前記トランスペアレントモードに設定し、
   前記選択信号発生手段は、
   前記前記モード設定手段により、テストスキャン時に、前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記選択信号を発生し、
   前記選択手段は、
   前記選択信号発生手段により発生された、前記選択信号に基づき、前記迂回パス回路による前記テスト信号の出力と、前記モード設定手段により設定された前記メモリセルによる前記テスト信号の出力とを選択することを特徴とするスキャンテストに対応した半導体集積回路。
2. 前記メモリセルに対し、アドレスを設定する、アドレス設定手段を有し、
   前記アドレス設定手段は、
   前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記テスト信号を、前記メモリセルのアドレス入力データとすることを特徴とする請求項１に記載のスキャンテストに対応した半導体集積回路。
3. 前記メモリセルの動作を制御する制御信号を、前記メモリセルのチップイネーブル端子に供給する、動作制御信号供給手段を有し、
   前記動作制御信号供給手段は、
   前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、前記制御信号を、前記メモリセルのチップイネーブル端子へ供給することを特徴とする請求項１又は２に記載のスキャンテストに対応した半導体集積回路。
4. クロックを反転させる、クロック反転手段を有し、
   前記クロック反転手段は、
   前記モード設定信号レジスタから読み出された、前記モード設定信号に基づき、クロックを反転することを特徴とする請求項１ないし３のいずれか一項に記載のスキャンテストに対応した半導体集積回路。

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