JPH06118133A - Lsiのテスト方法 - Google Patents
Lsiのテスト方法Info
- Publication number
- JPH06118133A JPH06118133A JP4265833A JP26583392A JPH06118133A JP H06118133 A JPH06118133 A JP H06118133A JP 4265833 A JP4265833 A JP 4265833A JP 26583392 A JP26583392 A JP 26583392A JP H06118133 A JPH06118133 A JP H06118133A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- multiplexer
- data
- lsi
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 RAMを含むLSIのスキャンパスによるテ
ストのために、データ経路中に従来挿入されていたテス
ト用マルチプレクサを削除し、回路規模を縮小したテス
ト方法を実現することを目的とする。 【構成】 図1において、信号BはLSI外部から入力
されるメモリ制御信号である。スキャンパスによるテス
ト時には、マルチプレクサ10を制御することにより、
信号Bをマルチプレクサ10からRAM9に出力する。
この信号Bを使用して、ランダムロジック8からRAM
9に入力されるデータをRAM9にライトする。そして
その直後にRAMをリードすると、直前にライトしたラ
ンダムロジック8の出力の値がそのままRAMから出力
される。したがってランダムロジック8とランダムロジ
ック11の間にはあたかもRAM9が存在しないかのよ
うになる。こうしてデータ経路中のマルチプレクサを除
去する事が可能となり、実働時のデータ遅延時間の減少
と回路規模の削減をすることができる。
ストのために、データ経路中に従来挿入されていたテス
ト用マルチプレクサを削除し、回路規模を縮小したテス
ト方法を実現することを目的とする。 【構成】 図1において、信号BはLSI外部から入力
されるメモリ制御信号である。スキャンパスによるテス
ト時には、マルチプレクサ10を制御することにより、
信号Bをマルチプレクサ10からRAM9に出力する。
この信号Bを使用して、ランダムロジック8からRAM
9に入力されるデータをRAM9にライトする。そして
その直後にRAMをリードすると、直前にライトしたラ
ンダムロジック8の出力の値がそのままRAMから出力
される。したがってランダムロジック8とランダムロジ
ック11の間にはあたかもRAM9が存在しないかのよ
うになる。こうしてデータ経路中のマルチプレクサを除
去する事が可能となり、実働時のデータ遅延時間の減少
と回路規模の削減をすることができる。
Description
【0001】
【産業上の利用分野】本発明はLSI内のロジック回路
テストにおけるRAMのバイパス方法に関する。
テストにおけるRAMのバイパス方法に関する。
【0002】
【従来の技術】従来、LSI内にRAMを含む回路をス
キャンパスという方法によりテストする場合、RAMは
そのテストの対象外であるため、テスト時用にRAMを
バイパスする回路を設けている。
キャンパスという方法によりテストする場合、RAMは
そのテストの対象外であるため、テスト時用にRAMを
バイパスする回路を設けている。
【0003】図2は従来のテスト方法におけるLSI内
部の構成を示す図である。図2において、1はテスト用
シフトレジスタであり、そのパラレルアウトは2の入力
に、シリアルアウトは6のシリアルインに接続されてい
る。2は被テストランダムロジックであり、出力は3の
データ入力と4の一方の入力に接続されている。3はR
AMであり、データ出力は4の他方の入力に接続されて
いる。4はマルチプレクサであり、出力は5の入力に接
続されている。5は被テストランダムロジックであり、
出力は6のパラレルインに接続されている。6はテスト
用シフトレジスタである。
部の構成を示す図である。図2において、1はテスト用
シフトレジスタであり、そのパラレルアウトは2の入力
に、シリアルアウトは6のシリアルインに接続されてい
る。2は被テストランダムロジックであり、出力は3の
データ入力と4の一方の入力に接続されている。3はR
AMであり、データ出力は4の他方の入力に接続されて
いる。4はマルチプレクサであり、出力は5の入力に接
続されている。5は被テストランダムロジックであり、
出力は6のパラレルインに接続されている。6はテスト
用シフトレジスタである。
【0004】次に上記従来例の動作について説明する。
図2において、一般にLSIのテスト時には、RAM3
内のデータは不確定となるため、ランダムロジック5の
入力にRAM3の不確定なデータ出力が入力されると、
ランダムロジック5のテストが不能になる。したがって
ランダムロジック5の入力に確定したデータが入力され
るよう、マルチプレクサ4を制御して、ランダムロジッ
ク2の出力がマルチプレクサ4から出力されるようにす
る。
図2において、一般にLSIのテスト時には、RAM3
内のデータは不確定となるため、ランダムロジック5の
入力にRAM3の不確定なデータ出力が入力されると、
ランダムロジック5のテストが不能になる。したがって
ランダムロジック5の入力に確定したデータが入力され
るよう、マルチプレクサ4を制御して、ランダムロジッ
ク2の出力がマルチプレクサ4から出力されるようにす
る。
【0005】このように、上記従来例のマルチプレクサ
を使用して、RAMの入力データをRAMの出力にバイ
パスして、RAMを含むLSI回路のテストを行ってい
た。
を使用して、RAMの入力データをRAMの出力にバイ
パスして、RAMを含むLSI回路のテストを行ってい
た。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来の方法ではRAMのデータ経路にマルチプレクサが挿
入されるため、LSIがテスト時以外に実際に動作する
時(実働時)データの遅延が増大するという問題があっ
た。またデータビット数の大きなRAMを使用すると、
それに伴いマルチプレクサが大規模になるという問題が
あった。本発明はこのような従来の問題を解決するもの
であり、データ遅延時間と、テスト用付加回路の規模を
縮小できる優れたLSIのテスト方法を提供することを
目的とするものである。
来の方法ではRAMのデータ経路にマルチプレクサが挿
入されるため、LSIがテスト時以外に実際に動作する
時(実働時)データの遅延が増大するという問題があっ
た。またデータビット数の大きなRAMを使用すると、
それに伴いマルチプレクサが大規模になるという問題が
あった。本発明はこのような従来の問題を解決するもの
であり、データ遅延時間と、テスト用付加回路の規模を
縮小できる優れたLSIのテスト方法を提供することを
目的とするものである。
【0007】
【課題を解決するための手段】本発明は上記目的を達成
するために外部から直接RAMのメモリ制御信号を入力
可能にして、それを制御することにより、RAMに入力
データをライトしそのデータをそのままリードする。こ
れによりRAMの入力データがそのまま出力されるよう
にしたものである。
するために外部から直接RAMのメモリ制御信号を入力
可能にして、それを制御することにより、RAMに入力
データをライトしそのデータをそのままリードする。こ
れによりRAMの入力データがそのまま出力されるよう
にしたものである。
【0008】
【作用】したがって、本発明によれば、従来使用してい
たデータ経路のマルチプレクサを除去することが可能
で、LSIの実働時に問題となるデータ遅延時間を減少
し、テスト用付加回路規模を縮小できるという効果を有
する。
たデータ経路のマルチプレクサを除去することが可能
で、LSIの実働時に問題となるデータ遅延時間を減少
し、テスト用付加回路規模を縮小できるという効果を有
する。
【0009】
【実施例】図1は本発明の一実施例におけるLSI内の
回路構成を示す図である。図1において、7はテスト用
シフトレジスタであり、パラレルアウトは8の入力に、
シリアルアウトは12のシリアルインに接続されてい
る。8は被テストランダムロジックであり、出力は9の
データ入力に接続されている。9はRAMであり、デー
タ出力は11の入力に接続されている。信号Aは10の
一方の入力に接続されている。信号Bは10の他方の入
力に接続されている。10はマルチプレクサであり、出
力は9のメモリ制御入力に接続されている。11は被テ
ストランダムロジックであり、出力は12のパラレルイ
ンに接続されている。12はテスト用シフトレジスタで
ある。
回路構成を示す図である。図1において、7はテスト用
シフトレジスタであり、パラレルアウトは8の入力に、
シリアルアウトは12のシリアルインに接続されてい
る。8は被テストランダムロジックであり、出力は9の
データ入力に接続されている。9はRAMであり、デー
タ出力は11の入力に接続されている。信号Aは10の
一方の入力に接続されている。信号Bは10の他方の入
力に接続されている。10はマルチプレクサであり、出
力は9のメモリ制御入力に接続されている。11は被テ
ストランダムロジックであり、出力は12のパラレルイ
ンに接続されている。12はテスト用シフトレジスタで
ある。
【0010】次に上記実施例の動作について説明する。
図1において、信号AはLSI内部から発生されるメモ
リ制御信号であり、信号BはLSI外部から入力される
メモリ制御信号である。テスト時には、マルチプレクサ
10を制御することにより、信号Bをマルチプレクサ1
0から出力する。したがってRAM9にはLSI外部か
ら直接メモリ制御信号が入力されることになる。この信
号Bを使用して、ランダムロジック8からRAM9に入
力されるデータをRAM9にライトする。そしてその直
後にRAMをリードすると、出力には直前にライトした
ランダムロジック8の出力の値がそのままRAMから出
力されることになる。したがってランダムロジック8と
ランダムロジック11の間にはあたかもRAM9が存在
しないかのようになる。
図1において、信号AはLSI内部から発生されるメモ
リ制御信号であり、信号BはLSI外部から入力される
メモリ制御信号である。テスト時には、マルチプレクサ
10を制御することにより、信号Bをマルチプレクサ1
0から出力する。したがってRAM9にはLSI外部か
ら直接メモリ制御信号が入力されることになる。この信
号Bを使用して、ランダムロジック8からRAM9に入
力されるデータをRAM9にライトする。そしてその直
後にRAMをリードすると、出力には直前にライトした
ランダムロジック8の出力の値がそのままRAMから出
力されることになる。したがってランダムロジック8と
ランダムロジック11の間にはあたかもRAM9が存在
しないかのようになる。
【0011】このように、上記実施例によれば、従来の
ようにデータ経路にマルチプレクサを挿入することな
く、RAMの入力データをそのまま出力することが可能
であるため、実働時にマルチプレクサによるデータの遅
延を除去することができる。また、マルチプレクサ10
はメモリ制御信号を切換えるのみであるため、それより
もビット数の大きいデータを切換えるマルチプレクサ4
に比較して通常、小回路規模で実現できる利点を有す
る。
ようにデータ経路にマルチプレクサを挿入することな
く、RAMの入力データをそのまま出力することが可能
であるため、実働時にマルチプレクサによるデータの遅
延を除去することができる。また、マルチプレクサ10
はメモリ制御信号を切換えるのみであるため、それより
もビット数の大きいデータを切換えるマルチプレクサ4
に比較して通常、小回路規模で実現できる利点を有す
る。
【0012】
【発明の効果】本発明は上記実施例より明らかなように
データ経路のマルチプレクサを削除したものであり、デ
ータの遅延を縮小できるという利点を有する。そして、
更にデータ経路のマルチプレクサよりも回路規模の小さ
なマルチプレクサが付加されるのみであるため、全体と
して、回路規模を縮小することができるという効果を有
する。
データ経路のマルチプレクサを削除したものであり、デ
ータの遅延を縮小できるという利点を有する。そして、
更にデータ経路のマルチプレクサよりも回路規模の小さ
なマルチプレクサが付加されるのみであるため、全体と
して、回路規模を縮小することができるという効果を有
する。
【図1】本発明の一実施例におけるLSI内の回路構成
の概略ブロック図
の概略ブロック図
【図2】従来のテスト方法におけるLSI内の回路構成
の概略ブロック図
の概略ブロック図
1 シフトレジスタ 2 ランダムロジック 3 RAM 4 マルチプレクサ 5 ランダムロジック 6 シフトレジスタ 7 シフトレジスタ 8 ランダムロジック 9 RAM 10 マルチプレクサ 11 ランダムロジック 12 シフトレジスタ
Claims (1)
- 【請求項1】 第1のシフトレジスタへテストデータを
入力する手順と、前記第1のシフトレジスタのテストデ
ータを第1のロジック回路へ転送する手順と、外部メモ
リ制御信号により、前記第1のロジック回路のテストデ
ータをRAMへ書き込む手順と、外部メモリ制御信号に
より、前記RAMから第2のロジック回路へテストデー
タを読みだす手順と、前記第2のロジック回路から第2
のシフトレジスタへテストデータを転送する手順とを備
えたLSIのテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4265833A JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Lsiのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4265833A JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Lsiのテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06118133A true JPH06118133A (ja) | 1994-04-28 |
Family
ID=17422694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4265833A Pending JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Lsiのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06118133A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0458324A2 (en) * | 1990-05-24 | 1991-11-27 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
JP2007271346A (ja) * | 2006-03-30 | 2007-10-18 | Ricoh Co Ltd | 半導体集積回路 |
-
1992
- 1992-10-05 JP JP4265833A patent/JPH06118133A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0458324A2 (en) * | 1990-05-24 | 1991-11-27 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
EP0458324B1 (en) * | 1990-05-24 | 1998-08-26 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
JP2007271346A (ja) * | 2006-03-30 | 2007-10-18 | Ricoh Co Ltd | 半導体集積回路 |
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