JPH06118133A - Ｌｓｉのテスト方法 - Google Patents
Ｌｓｉのテスト方法Info
- Publication number
- JPH06118133A JPH06118133A JP4265833A JP26583392A JPH06118133A JP H06118133 A JPH06118133 A JP H06118133A JP 4265833 A JP4265833 A JP 4265833A JP 26583392 A JP26583392 A JP 26583392A JP H06118133 A JPH06118133 A JP H06118133A
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- JP
- Japan
- Prior art keywords
- ram
- multiplexer
- data
- lsi
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭを含むＬＳＩのスキャンパスによるテ
ストのために、データ経路中に従来挿入されていたテス
ト用マルチプレクサを削除し、回路規模を縮小したテス
ト方法を実現することを目的とする。 【構成】 図１において、信号ＢはＬＳＩ外部から入力
されるメモリ制御信号である。スキャンパスによるテス
ト時には、マルチプレクサ１０を制御することにより、
信号Ｂをマルチプレクサ１０からＲＡＭ９に出力する。
この信号Ｂを使用して、ランダムロジック８からＲＡＭ
９に入力されるデータをＲＡＭ９にライトする。そして
その直後にＲＡＭをリードすると、直前にライトしたラ
ンダムロジック８の出力の値がそのままＲＡＭから出力
される。したがってランダムロジック８とランダムロジ
ック１１の間にはあたかもＲＡＭ９が存在しないかのよ
うになる。こうしてデータ経路中のマルチプレクサを除
去する事が可能となり、実働時のデータ遅延時間の減少
と回路規模の削減をすることができる。
ストのために、データ経路中に従来挿入されていたテス
ト用マルチプレクサを削除し、回路規模を縮小したテス
ト方法を実現することを目的とする。 【構成】 図１において、信号ＢはＬＳＩ外部から入力
されるメモリ制御信号である。スキャンパスによるテス
ト時には、マルチプレクサ１０を制御することにより、
信号Ｂをマルチプレクサ１０からＲＡＭ９に出力する。
この信号Ｂを使用して、ランダムロジック８からＲＡＭ
９に入力されるデータをＲＡＭ９にライトする。そして
その直後にＲＡＭをリードすると、直前にライトしたラ
ンダムロジック８の出力の値がそのままＲＡＭから出力
される。したがってランダムロジック８とランダムロジ
ック１１の間にはあたかもＲＡＭ９が存在しないかのよ
うになる。こうしてデータ経路中のマルチプレクサを除
去する事が可能となり、実働時のデータ遅延時間の減少
と回路規模の削減をすることができる。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ内のロジック回路
テストにおけるＲＡＭのバイパス方法に関する。
テストにおけるＲＡＭのバイパス方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ内にＲＡＭを含む回路をス
キャンパスという方法によりテストする場合、ＲＡＭは
そのテストの対象外であるため、テスト時用にＲＡＭを
バイパスする回路を設けている。
キャンパスという方法によりテストする場合、ＲＡＭは
そのテストの対象外であるため、テスト時用にＲＡＭを
バイパスする回路を設けている。
【０００３】図２は従来のテスト方法におけるＬＳＩ内
部の構成を示す図である。図２において、１はテスト用
シフトレジスタであり、そのパラレルアウトは２の入力
に、シリアルアウトは６のシリアルインに接続されてい
る。２は被テストランダムロジックであり、出力は３の
データ入力と４の一方の入力に接続されている。３はＲ
ＡＭであり、データ出力は４の他方の入力に接続されて
いる。４はマルチプレクサであり、出力は５の入力に接
続されている。５は被テストランダムロジックであり、
出力は６のパラレルインに接続されている。６はテスト
用シフトレジスタである。
部の構成を示す図である。図２において、１はテスト用
シフトレジスタであり、そのパラレルアウトは２の入力
に、シリアルアウトは６のシリアルインに接続されてい
る。２は被テストランダムロジックであり、出力は３の
データ入力と４の一方の入力に接続されている。３はＲ
ＡＭであり、データ出力は４の他方の入力に接続されて
いる。４はマルチプレクサであり、出力は５の入力に接
続されている。５は被テストランダムロジックであり、
出力は６のパラレルインに接続されている。６はテスト
用シフトレジスタである。
【０００４】次に上記従来例の動作について説明する。
図２において、一般にＬＳＩのテスト時には、ＲＡＭ３
内のデータは不確定となるため、ランダムロジック５の
入力にＲＡＭ３の不確定なデータ出力が入力されると、
ランダムロジック５のテストが不能になる。したがって
ランダムロジック５の入力に確定したデータが入力され
るよう、マルチプレクサ４を制御して、ランダムロジッ
ク２の出力がマルチプレクサ４から出力されるようにす
る。
図２において、一般にＬＳＩのテスト時には、ＲＡＭ３
内のデータは不確定となるため、ランダムロジック５の
入力にＲＡＭ３の不確定なデータ出力が入力されると、
ランダムロジック５のテストが不能になる。したがって
ランダムロジック５の入力に確定したデータが入力され
るよう、マルチプレクサ４を制御して、ランダムロジッ
ク２の出力がマルチプレクサ４から出力されるようにす
る。
【０００５】このように、上記従来例のマルチプレクサ
を使用して、ＲＡＭの入力データをＲＡＭの出力にバイ
パスして、ＲＡＭを含むＬＳＩ回路のテストを行ってい
た。
を使用して、ＲＡＭの入力データをＲＡＭの出力にバイ
パスして、ＲＡＭを含むＬＳＩ回路のテストを行ってい
た。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の方法ではＲＡＭのデータ経路にマルチプレクサが挿
入されるため、ＬＳＩがテスト時以外に実際に動作する
時（実働時）データの遅延が増大するという問題があっ
た。またデータビット数の大きなＲＡＭを使用すると、
それに伴いマルチプレクサが大規模になるという問題が
あった。本発明はこのような従来の問題を解決するもの
であり、データ遅延時間と、テスト用付加回路の規模を
縮小できる優れたＬＳＩのテスト方法を提供することを
目的とするものである。
来の方法ではＲＡＭのデータ経路にマルチプレクサが挿
入されるため、ＬＳＩがテスト時以外に実際に動作する
時（実働時）データの遅延が増大するという問題があっ
た。またデータビット数の大きなＲＡＭを使用すると、
それに伴いマルチプレクサが大規模になるという問題が
あった。本発明はこのような従来の問題を解決するもの
であり、データ遅延時間と、テスト用付加回路の規模を
縮小できる優れたＬＳＩのテスト方法を提供することを
目的とするものである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために外部から直接ＲＡＭのメモリ制御信号を入力
可能にして、それを制御することにより、ＲＡＭに入力
データをライトしそのデータをそのままリードする。こ
れによりＲＡＭの入力データがそのまま出力されるよう
にしたものである。
するために外部から直接ＲＡＭのメモリ制御信号を入力
可能にして、それを制御することにより、ＲＡＭに入力
データをライトしそのデータをそのままリードする。こ
れによりＲＡＭの入力データがそのまま出力されるよう
にしたものである。
【０００８】
【作用】したがって、本発明によれば、従来使用してい
たデータ経路のマルチプレクサを除去することが可能
で、ＬＳＩの実働時に問題となるデータ遅延時間を減少
し、テスト用付加回路規模を縮小できるという効果を有
する。
たデータ経路のマルチプレクサを除去することが可能
で、ＬＳＩの実働時に問題となるデータ遅延時間を減少
し、テスト用付加回路規模を縮小できるという効果を有
する。
【０００９】
【実施例】図１は本発明の一実施例におけるＬＳＩ内の
回路構成を示す図である。図１において、７はテスト用
シフトレジスタであり、パラレルアウトは８の入力に、
シリアルアウトは１２のシリアルインに接続されてい
る。８は被テストランダムロジックであり、出力は９の
データ入力に接続されている。９はＲＡＭであり、デー
タ出力は１１の入力に接続されている。信号Ａは１０の
一方の入力に接続されている。信号Ｂは１０の他方の入
力に接続されている。１０はマルチプレクサであり、出
力は９のメモリ制御入力に接続されている。１１は被テ
ストランダムロジックであり、出力は１２のパラレルイ
ンに接続されている。１２はテスト用シフトレジスタで
ある。
回路構成を示す図である。図１において、７はテスト用
シフトレジスタであり、パラレルアウトは８の入力に、
シリアルアウトは１２のシリアルインに接続されてい
る。８は被テストランダムロジックであり、出力は９の
データ入力に接続されている。９はＲＡＭであり、デー
タ出力は１１の入力に接続されている。信号Ａは１０の
一方の入力に接続されている。信号Ｂは１０の他方の入
力に接続されている。１０はマルチプレクサであり、出
力は９のメモリ制御入力に接続されている。１１は被テ
ストランダムロジックであり、出力は１２のパラレルイ
ンに接続されている。１２はテスト用シフトレジスタで
ある。
【００１０】次に上記実施例の動作について説明する。
図１において、信号ＡはＬＳＩ内部から発生されるメモ
リ制御信号であり、信号ＢはＬＳＩ外部から入力される
メモリ制御信号である。テスト時には、マルチプレクサ
１０を制御することにより、信号Ｂをマルチプレクサ１
０から出力する。したがってＲＡＭ９にはＬＳＩ外部か
ら直接メモリ制御信号が入力されることになる。この信
号Ｂを使用して、ランダムロジック８からＲＡＭ９に入
力されるデータをＲＡＭ９にライトする。そしてその直
後にＲＡＭをリードすると、出力には直前にライトした
ランダムロジック８の出力の値がそのままＲＡＭから出
力されることになる。したがってランダムロジック８と
ランダムロジック１１の間にはあたかもＲＡＭ９が存在
しないかのようになる。
図１において、信号ＡはＬＳＩ内部から発生されるメモ
リ制御信号であり、信号ＢはＬＳＩ外部から入力される
メモリ制御信号である。テスト時には、マルチプレクサ
１０を制御することにより、信号Ｂをマルチプレクサ１
０から出力する。したがってＲＡＭ９にはＬＳＩ外部か
ら直接メモリ制御信号が入力されることになる。この信
号Ｂを使用して、ランダムロジック８からＲＡＭ９に入
力されるデータをＲＡＭ９にライトする。そしてその直
後にＲＡＭをリードすると、出力には直前にライトした
ランダムロジック８の出力の値がそのままＲＡＭから出
力されることになる。したがってランダムロジック８と
ランダムロジック１１の間にはあたかもＲＡＭ９が存在
しないかのようになる。
【００１１】このように、上記実施例によれば、従来の
ようにデータ経路にマルチプレクサを挿入することな
く、ＲＡＭの入力データをそのまま出力することが可能
であるため、実働時にマルチプレクサによるデータの遅
延を除去することができる。また、マルチプレクサ１０
はメモリ制御信号を切換えるのみであるため、それより
もビット数の大きいデータを切換えるマルチプレクサ４
に比較して通常、小回路規模で実現できる利点を有す
る。
ようにデータ経路にマルチプレクサを挿入することな
く、ＲＡＭの入力データをそのまま出力することが可能
であるため、実働時にマルチプレクサによるデータの遅
延を除去することができる。また、マルチプレクサ１０
はメモリ制御信号を切換えるのみであるため、それより
もビット数の大きいデータを切換えるマルチプレクサ４
に比較して通常、小回路規模で実現できる利点を有す
る。
【００１２】
【発明の効果】本発明は上記実施例より明らかなように
データ経路のマルチプレクサを削除したものであり、デ
ータの遅延を縮小できるという利点を有する。そして、
更にデータ経路のマルチプレクサよりも回路規模の小さ
なマルチプレクサが付加されるのみであるため、全体と
して、回路規模を縮小することができるという効果を有
する。
データ経路のマルチプレクサを削除したものであり、デ
ータの遅延を縮小できるという利点を有する。そして、
更にデータ経路のマルチプレクサよりも回路規模の小さ
なマルチプレクサが付加されるのみであるため、全体と
して、回路規模を縮小することができるという効果を有
する。
【図１】本発明の一実施例におけるＬＳＩ内の回路構成
の概略ブロック図
の概略ブロック図
【図２】従来のテスト方法におけるＬＳＩ内の回路構成
の概略ブロック図
の概略ブロック図
１ シフトレジスタ ２ ランダムロジック ３ ＲＡＭ ４ マルチプレクサ ５ ランダムロジック ６ シフトレジスタ ７ シフトレジスタ ８ ランダムロジック ９ ＲＡＭ １０ マルチプレクサ １１ ランダムロジック １２ シフトレジスタ
Claims (1)
- 【請求項１】 第１のシフトレジスタへテストデータを
入力する手順と、前記第１のシフトレジスタのテストデ
ータを第１のロジック回路へ転送する手順と、外部メモ
リ制御信号により、前記第１のロジック回路のテストデ
ータをＲＡＭへ書き込む手順と、外部メモリ制御信号に
より、前記ＲＡＭから第２のロジック回路へテストデー
タを読みだす手順と、前記第２のロジック回路から第２
のシフトレジスタへテストデータを転送する手順とを備
えたＬＳＩのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265833A JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Ｌｓｉのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265833A JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Ｌｓｉのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06118133A true JPH06118133A (ja) | 1994-04-28 |
Family
ID=17422694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265833A Pending JPH06118133A (ja) | 1992-10-05 | 1992-10-05 | Ｌｓｉのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06118133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458324A2 (en) * | 1990-05-24 | 1991-11-27 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
| JP2007271346A (ja) * | 2006-03-30 | 2007-10-18 | Ricoh Co Ltd | 半導体集積回路 |
-
1992
- 1992-10-05 JP JP4265833A patent/JPH06118133A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458324A2 (en) * | 1990-05-24 | 1991-11-27 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
| EP0458324B1 (en) * | 1990-05-24 | 1998-08-26 | Applied Materials, Inc. | Multi-channel plasma discharge endpoint detection system and method |
| JP2007271346A (ja) * | 2006-03-30 | 2007-10-18 | Ricoh Co Ltd | 半導体集積回路 |
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