JP2000098003A - メガセルテスト装置及びそのテスト方法 - Google Patents
メガセルテスト装置及びそのテスト方法Info
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- JP2000098003A JP2000098003A JP10282040A JP28204098A JP2000098003A JP 2000098003 A JP2000098003 A JP 2000098003A JP 10282040 A JP10282040 A JP 10282040A JP 28204098 A JP28204098 A JP 28204098A JP 2000098003 A JP2000098003 A JP 2000098003A
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Abstract
(57)【要約】
【課題】 メガセルの規模増大にも対応してメガセルの
テストを行う。 【解決手段】 テスト切替端子７の入力状態に応じ、テ
ストモード時にはＲＡＭブロック１のテスト用出力端子
１０をメガセル３の入力端子へ接続しテストパターンを
送出してメガセル３を動作させ、メガセル３の出力とＲ
ＡＭブロック２のテスト用出力端子１１からの出力期待
値とを比較するようにする。
テストを行う。 【解決手段】 テスト切替端子７の入力状態に応じ、テ
ストモード時にはＲＡＭブロック１のテスト用出力端子
１０をメガセル３の入力端子へ接続しテストパターンを
送出してメガセル３を動作させ、メガセル３の出力とＲ
ＡＭブロック２のテスト用出力端子１１からの出力期待
値とを比較するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（以下、ＬＳＩという）内部に搭載されているテスト
用出力端子をもつＲＡＭ（ランダムアクセスメモリ）を
用い、メガセルのテストを行うようにしたメガセルテス
ト装置及びそのテスト方法に関する。
置（以下、ＬＳＩという）内部に搭載されているテスト
用出力端子をもつＲＡＭ（ランダムアクセスメモリ）を
用い、メガセルのテストを行うようにしたメガセルテス
ト装置及びそのテスト方法に関する。
【０００２】
【従来の技術】従来より、メガセルのテストを行う場
合、ＬＳＩに設けられているメガセルの通常の端子以外
のテスト専用の端子を用いて行っている。この手法を用
いると、通常使用しない端子を設けることとなり、ユー
ザが使用できる端子が少なくなってしまうという欠点が
ある。この問題を解決するために、特開平２−５７９８
９号公報には、ＲＡＭブロックから直接メガセルにテス
トパターンを入力する手法が記載されている。
合、ＬＳＩに設けられているメガセルの通常の端子以外
のテスト専用の端子を用いて行っている。この手法を用
いると、通常使用しない端子を設けることとなり、ユー
ザが使用できる端子が少なくなってしまうという欠点が
ある。この問題を解決するために、特開平２−５７９８
９号公報には、ＲＡＭブロックから直接メガセルにテス
トパターンを入力する手法が記載されている。
【０００３】すなわち、図７に示すように、テスト切替
端子５０にＬｏｗを入力して通常モードにする。通常の
動作でＲＡＭブロック５１にメガセル５３のテストパタ
ーンを書き込む。ＲＡＭブロック５２には、ＲＡＭブロ
ック５１へ書き込んだメガセル５３の入力テストパター
ンに対するメガセル５３の出力期待値を書き込む。
端子５０にＬｏｗを入力して通常モードにする。通常の
動作でＲＡＭブロック５１にメガセル５３のテストパタ
ーンを書き込む。ＲＡＭブロック５２には、ＲＡＭブロ
ック５１へ書き込んだメガセル５３の入力テストパター
ンに対するメガセル５３の出力期待値を書き込む。
【０００４】次に、テスト切替端子５０にＨｉｇｈを入
力し、テストモードにする。ＲＡＭブロック５１の通常
出力端子５９は、セレクタ６０，６１によってメガセル
５３の入力端子に接続されている。メガセル５３の出力
端子は比較回路５４に接続されている。ＲＡＭブロック
５２の出力端子もセレクタ６３を介して比較回路５４に
接続されている。
力し、テストモードにする。ＲＡＭブロック５１の通常
出力端子５９は、セレクタ６０，６１によってメガセル
５３の入力端子に接続されている。メガセル５３の出力
端子は比較回路５４に接続されている。ＲＡＭブロック
５２の出力端子もセレクタ６３を介して比較回路５４に
接続されている。
【０００５】比較回路５４では、メガセル５３の出力と
ＲＡＭブロック５２から読み出される出力期待値とを比
較する。比較結果は、クロックＣにてラッチするＦ／Ｆ
６５に入力され、チェック端子５５に出力される。テス
トモード時は、ＲＡＭブロック５１のアドレスがセレク
タ６２を介し、クロックＡをクロックとするアドレスカ
ウンタ５６から供給される。ＲＡＭブロック５２のアド
レスはセレクタ６４を介し、クロックＢをクロックとす
るアドレスカウンタ５７から供給される。クロックＡ，
Ｂ，Ｃのタイミングは、後述の図２に示すタイミングに
なるように、クロックジェネレータ５８によって生成さ
れ出力される。
ＲＡＭブロック５２から読み出される出力期待値とを比
較する。比較結果は、クロックＣにてラッチするＦ／Ｆ
６５に入力され、チェック端子５５に出力される。テス
トモード時は、ＲＡＭブロック５１のアドレスがセレク
タ６２を介し、クロックＡをクロックとするアドレスカ
ウンタ５６から供給される。ＲＡＭブロック５２のアド
レスはセレクタ６４を介し、クロックＢをクロックとす
るアドレスカウンタ５７から供給される。クロックＡ，
Ｂ，Ｃのタイミングは、後述の図２に示すタイミングに
なるように、クロックジェネレータ５８によって生成さ
れ出力される。
【０００６】
【発明が解決しようとする課題】ところが、上述した先
行技術では、メガセル５３の規模が大きくなり端子数が
増加すると、ＲＡＭブロック５１の出力端子の数を上回
る可能性が高くなる。このため、上述した手法を適用で
きるメガセル５３が限られてしまうという問題があっ
た。その理由は、ＲＡＭブロック５１の通常出力端子５
９が直接メガセル５３に接続されているためであり、多
くの場合、ＲＡＭブロック５１の通常出力端子５９の数
はビット数分しか有していないからである。
行技術では、メガセル５３の規模が大きくなり端子数が
増加すると、ＲＡＭブロック５１の出力端子の数を上回
る可能性が高くなる。このため、上述した手法を適用で
きるメガセル５３が限られてしまうという問題があっ
た。その理由は、ＲＡＭブロック５１の通常出力端子５
９が直接メガセル５３に接続されているためであり、多
くの場合、ＲＡＭブロック５１の通常出力端子５９の数
はビット数分しか有していないからである。
【０００７】本発明は、このような状況に鑑みてなされ
たものであり、メガセルの規模増大にも対応してメガセ
ルのテストを行うことができるメガセルテスト装置及び
そのテスト方法を提供することができるようにするもの
である
たものであり、メガセルの規模増大にも対応してメガセ
ルのテストを行うことができるメガセルテスト装置及び
そのテスト方法を提供することができるようにするもの
である
【０００８】
【課題を解決するための手段】請求項１に記載のメガセ
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、第
１のテスト用出力端子を有するとともに、メガセルへの
テストパターンを記憶する第１のＲＡＭブロックと、第
２のテスト用出力端子を有するとともに、メガセルの出
力期待値を記憶する第２のＲＡＭブロックと、テストパ
ターンに応じた動作に基づくメガセルの出力と出力期待
値との比較を行う比較手段とを備え、第１のＲＡＭブロ
ックのテストパターンは第１のテスト用出力端子を介し
てメガセルへ出力されるとともに、第２のＲＡＭブロッ
クの出力期待値は第２のテスト用出力端子を介して比較
手段へ出力されることを特徴とする。また、第１及び第
２のＲＡＭブロックは複数の第１及び第２のメモリセル
からなり、これら第１及び第２のメモリセルはそれぞれ
第１及び第２のテスト用出力端子にデジット線を介して
接続されるようにすることができる。請求項３に記載の
メガセルテスト装置は、メガセルのテストをテスト切替
端子の入力状態に応じて行うメガセルテスト装置であっ
て、第３及び第４のテスト用出力端子を有するととも
に、メガセルへのテストパターン及び出力期待値のシグ
ネチャを記憶する第３のＲＡＭブロックと、テストパタ
ーンに応じた動作に基づくメガセルの出力をシグネチャ
に変換するシグネチャ生成ブロックと、出力期待値のシ
グネチャとシグネチャ生成ブロックからのシグネチャと
の比較を行う比較手段とを備え、テストパターンは第３
のテスト用出力端子を介してメガセルへ出力されるとと
もに、出力期待値のシグネチャは第４のテスト用出力端
子を介して比較手段へ出力されることを特徴とする。請
求項４に記載のメガセルテスト装置は、メガセルのテス
トをテスト切替端子の入力状態に応じて行うメガセルテ
スト装置であって、第５のテスト用出力端子を有すると
ともに、メガセルへのテストパターン及び出力期待値を
記憶する第４のＲＡＭブロックと、テストパターンに応
じた動作に基づくメガセルの出力を選択するセレクタ
と、セレクタからの出力をＬＳＩ外部に送出する第６の
テスト用出力端子とを備え、テストパターン及び出力期
待値は第５のテスト用出力端子を介してメガセルへ出力
されることを特徴とする。請求項５に記載のメガセルの
テスト方法は、通常モードとテストモードとを切り替え
る第１の工程と、テストモード時に、第１のＲＡＭブロ
ックのテストパターンを第１のテスト用出力端子を介し
てメガセルへ出力する第２の工程と、第２のＲＡＭブロ
ックの出力期待値を第２のテスト用出力端子を介して比
較手段へ出力する第３の工程と、テストパターンに応じ
た動作に基づくメガセルの出力と、出力期待値とを比較
する第４の工程とを備えることを特徴とする。また、第
２及び第３の工程には、第１及び第２のＲＡＭブロック
を構成する複数のメモリセルからのテストパターン及び
出力期待値をデジット線を介して取り出す工程が含まれ
るようにすることができる。請求項７に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第３のＲＡＭブロック
のテストパターンを第３のテスト用出力端子を介してメ
ガセルへ出力する工程と、第３のＲＡＭブロックの出力
期待値のシグネチャを第４のテスト用出力端子を介して
比較手段へ出力する工程と、テストパターンに応じた動
作に基づくメガセルの出力をシグネチャに変換する工程
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う工程とを備えることを
特徴とする。請求項８に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第４のＲＡＭブロックのテストパタ
ーン及び出力期待値を第５のテスト用出力端子を介して
メガセルへ出力する工程と、テストパターンに応じた動
作に基づくメガセルの出力を選択する工程と、選択され
た出力を第６のテスト用出力端子へ出力する工程とを備
えることを特徴とする。本発明に係るメガセルテスト装
置及びそのテスト方法においては、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックのテ
スト用出力端子をメガセルの入力端子へ接続しテストパ
ターンを送出してメガセルを動作させ、メガセルの出力
とＲＡＭブロックの他のテスト用出力端子からの出力期
待値とを比較する。
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、第
１のテスト用出力端子を有するとともに、メガセルへの
テストパターンを記憶する第１のＲＡＭブロックと、第
２のテスト用出力端子を有するとともに、メガセルの出
力期待値を記憶する第２のＲＡＭブロックと、テストパ
ターンに応じた動作に基づくメガセルの出力と出力期待
値との比較を行う比較手段とを備え、第１のＲＡＭブロ
ックのテストパターンは第１のテスト用出力端子を介し
てメガセルへ出力されるとともに、第２のＲＡＭブロッ
クの出力期待値は第２のテスト用出力端子を介して比較
手段へ出力されることを特徴とする。また、第１及び第
２のＲＡＭブロックは複数の第１及び第２のメモリセル
からなり、これら第１及び第２のメモリセルはそれぞれ
第１及び第２のテスト用出力端子にデジット線を介して
接続されるようにすることができる。請求項３に記載の
メガセルテスト装置は、メガセルのテストをテスト切替
端子の入力状態に応じて行うメガセルテスト装置であっ
て、第３及び第４のテスト用出力端子を有するととも
に、メガセルへのテストパターン及び出力期待値のシグ
ネチャを記憶する第３のＲＡＭブロックと、テストパタ
ーンに応じた動作に基づくメガセルの出力をシグネチャ
に変換するシグネチャ生成ブロックと、出力期待値のシ
グネチャとシグネチャ生成ブロックからのシグネチャと
の比較を行う比較手段とを備え、テストパターンは第３
のテスト用出力端子を介してメガセルへ出力されるとと
もに、出力期待値のシグネチャは第４のテスト用出力端
子を介して比較手段へ出力されることを特徴とする。請
求項４に記載のメガセルテスト装置は、メガセルのテス
トをテスト切替端子の入力状態に応じて行うメガセルテ
スト装置であって、第５のテスト用出力端子を有すると
ともに、メガセルへのテストパターン及び出力期待値を
記憶する第４のＲＡＭブロックと、テストパターンに応
じた動作に基づくメガセルの出力を選択するセレクタ
と、セレクタからの出力をＬＳＩ外部に送出する第６の
テスト用出力端子とを備え、テストパターン及び出力期
待値は第５のテスト用出力端子を介してメガセルへ出力
されることを特徴とする。請求項５に記載のメガセルの
テスト方法は、通常モードとテストモードとを切り替え
る第１の工程と、テストモード時に、第１のＲＡＭブロ
ックのテストパターンを第１のテスト用出力端子を介し
てメガセルへ出力する第２の工程と、第２のＲＡＭブロ
ックの出力期待値を第２のテスト用出力端子を介して比
較手段へ出力する第３の工程と、テストパターンに応じ
た動作に基づくメガセルの出力と、出力期待値とを比較
する第４の工程とを備えることを特徴とする。また、第
２及び第３の工程には、第１及び第２のＲＡＭブロック
を構成する複数のメモリセルからのテストパターン及び
出力期待値をデジット線を介して取り出す工程が含まれ
るようにすることができる。請求項７に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第３のＲＡＭブロック
のテストパターンを第３のテスト用出力端子を介してメ
ガセルへ出力する工程と、第３のＲＡＭブロックの出力
期待値のシグネチャを第４のテスト用出力端子を介して
比較手段へ出力する工程と、テストパターンに応じた動
作に基づくメガセルの出力をシグネチャに変換する工程
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う工程とを備えることを
特徴とする。請求項８に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第４のＲＡＭブロックのテストパタ
ーン及び出力期待値を第５のテスト用出力端子を介して
メガセルへ出力する工程と、テストパターンに応じた動
作に基づくメガセルの出力を選択する工程と、選択され
た出力を第６のテスト用出力端子へ出力する工程とを備
えることを特徴とする。本発明に係るメガセルテスト装
置及びそのテスト方法においては、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックのテ
スト用出力端子をメガセルの入力端子へ接続しテストパ
ターンを送出してメガセルを動作させ、メガセルの出力
とＲＡＭブロックの他のテスト用出力端子からの出力期
待値とを比較する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （第１の実施の形態）図１は、本発明のメガセルテスト
装置の第１の実施の形態を示す回路図、図２は、図１の
クロックジェネレータによって生成されるクロックのタ
イムチャート、図３は、図１のＲＡＭの詳細を示す回路
図、図４は、テストモードに使用可能な端子数の一覧を
示す図である。
て説明する。 （第１の実施の形態）図１は、本発明のメガセルテスト
装置の第１の実施の形態を示す回路図、図２は、図１の
クロックジェネレータによって生成されるクロックのタ
イムチャート、図３は、図１のＲＡＭの詳細を示す回路
図、図４は、テストモードに使用可能な端子数の一覧を
示す図である。
【００１０】図１において、テスト切替端子７は、通常
モードとテストモードの切替えを行うものである。テス
ト切替端子７は、ＲＡＭブロック１、ＲＡＭブロック
２、セレクタ１２及びセレクタ１４等に接続されてい
る。テスト切替端子７にＬｏｗを入力するとメガセルテ
スト装置内部はテストモードとなり、メガセル３のテス
トを行うことができる。テストモード時、ＲＡＭブロッ
ク１のテスト用出力端子１０は、セレクタ１２を介して
メガセル３の入力端子に接続される。ここで、ＲＡＭブ
ロック１は第１のＲＡＭブロックであり、テスト用出力
端子１０は第１のテスト用出力端子である。また、ＲＡ
Ｍブロック２のテスト用出力端子１１は、メガセル３の
出力信号と共に比較回路９に接続される。ここで、ＲＡ
Ｍブロック２は第２のＲＡＭブロックであり、テスト用
出力端子１１は第２のテスト用出力端子である。
モードとテストモードの切替えを行うものである。テス
ト切替端子７は、ＲＡＭブロック１、ＲＡＭブロック
２、セレクタ１２及びセレクタ１４等に接続されてい
る。テスト切替端子７にＬｏｗを入力するとメガセルテ
スト装置内部はテストモードとなり、メガセル３のテス
トを行うことができる。テストモード時、ＲＡＭブロッ
ク１のテスト用出力端子１０は、セレクタ１２を介して
メガセル３の入力端子に接続される。ここで、ＲＡＭブ
ロック１は第１のＲＡＭブロックであり、テスト用出力
端子１０は第１のテスト用出力端子である。また、ＲＡ
Ｍブロック２のテスト用出力端子１１は、メガセル３の
出力信号と共に比較回路９に接続される。ここで、ＲＡ
Ｍブロック２は第２のＲＡＭブロックであり、テスト用
出力端子１１は第２のテスト用出力端子である。
【００１１】比較回路９は、テストモード時にＲＡＭブ
ロック２から読み出されるメガセル３の出力期待値とメ
ガセル３の出力とを比較した後、クロックＣによってラ
ッチされるＦ／Ｆ１５へ比較結果を入力する。チェック
端子８はその比較結果を出力する端子である。テストモ
ード時、ＲＡＭブロック１のアドレスは、セレクタ１３
によって外部から入力されるアドレス信号に応じて切り
替り、クロックＡでカウントを行うアドレスカウンタ４
の出力信号が入力される。
ロック２から読み出されるメガセル３の出力期待値とメ
ガセル３の出力とを比較した後、クロックＣによってラ
ッチされるＦ／Ｆ１５へ比較結果を入力する。チェック
端子８はその比較結果を出力する端子である。テストモ
ード時、ＲＡＭブロック１のアドレスは、セレクタ１３
によって外部から入力されるアドレス信号に応じて切り
替り、クロックＡでカウントを行うアドレスカウンタ４
の出力信号が入力される。
【００１２】ＲＡＭブロック２のアドレスも同様に、テ
ストモード時にはセレクタ１４によって、外部から入力
されるアドレス信号に応じて切り替り、クロックＢでカ
ウントを行うアドレスカウンタ５の出力信号が入力され
る。クロックＡ、Ｂ、Ｃは図２に示すタイミングとなる
ようにクロックジェネレータ６によって生成され出力さ
れる。
ストモード時にはセレクタ１４によって、外部から入力
されるアドレス信号に応じて切り替り、クロックＢでカ
ウントを行うアドレスカウンタ５の出力信号が入力され
る。クロックＡ、Ｂ、Ｃは図２に示すタイミングとなる
ようにクロックジェネレータ６によって生成され出力さ
れる。
【００１３】図２の時間Ｔ1 は、アドレスカウンタ４か
ら出力されたアドレスにより選択されたＲＡＭブロック
１のデータが出力され、その出力によりメガセル３の内
部状態が変化し安定するまでの時間である。同図の時間
Ｔ2 は、アドレスカウンタ５から出力されるアドレスに
より選択されたＲＡＭブロック２のデータが出力され、
比較回路９にてメガセル３の全ての出力と比較されるま
での時間である。
ら出力されたアドレスにより選択されたＲＡＭブロック
１のデータが出力され、その出力によりメガセル３の内
部状態が変化し安定するまでの時間である。同図の時間
Ｔ2 は、アドレスカウンタ５から出力されるアドレスに
より選択されたＲＡＭブロック２のデータが出力され、
比較回路９にてメガセル３の全ての出力と比較されるま
での時間である。
【００１４】ＲＡＭブロック１及びＲＡＭブロック２の
詳細を、図３に示す。本実施の形態で用いるＲＡＭは、
Read/Write が同一ビット数であり、かつカラム選択方
式であることを前提としている。一般的にＲＡＭは、例
えば１６対のデジット線ないし、３２対のデジット線に
１本の出力端子を持つ構成が現在の主流である。これに
対し、図３に示した回路構成では、前記の出力端子とは
別の出力端子として１対のデジット線２９，３２に対
し、Ｆ／Ｆ３８，３９を経由してテスト用出力端子２
２，２３へ出力する構成としている。このテスト用出力
端子２２，２３はテスト時に用いる信号出力用であるこ
とから、スピードは要求されない。このため、Ｓ．Ａ２
６を介さずに取り出すことが可能であり、メモリセル３
と同程度の規模での構成が可能であるため、面積の増加
を最低限に抑えることができる。
詳細を、図３に示す。本実施の形態で用いるＲＡＭは、
Read/Write が同一ビット数であり、かつカラム選択方
式であることを前提としている。一般的にＲＡＭは、例
えば１６対のデジット線ないし、３２対のデジット線に
１本の出力端子を持つ構成が現在の主流である。これに
対し、図３に示した回路構成では、前記の出力端子とは
別の出力端子として１対のデジット線２９，３２に対
し、Ｆ／Ｆ３８，３９を経由してテスト用出力端子２
２，２３へ出力する構成としている。このテスト用出力
端子２２，２３はテスト時に用いる信号出力用であるこ
とから、スピードは要求されない。このため、Ｓ．Ａ２
６を介さずに取り出すことが可能であり、メモリセル３
と同程度の規模での構成が可能であるため、面積の増加
を最低限に抑えることができる。
【００１５】次に、メガセル３のテストを行う場合の動
作について説明する。図１において、メガセル３のテス
トを行う場合、テスト切替端子７にＨｉｇｈを入力し、
通常モードの状態でＲＡＭブロック１にメガセル３のテ
ストパターンを書き込む。ＲＡＭブロック２へはＲＡＭ
ブロック１に書き込んだテストパターンに対するメガセ
ル３の出力期待値を書き込む。ＲＡＭブロック１及びＲ
ＡＭブロック２への書き込みが終了した時点で、メガセ
ル３のテストを行う準備が整ったことになる。
作について説明する。図１において、メガセル３のテス
トを行う場合、テスト切替端子７にＨｉｇｈを入力し、
通常モードの状態でＲＡＭブロック１にメガセル３のテ
ストパターンを書き込む。ＲＡＭブロック２へはＲＡＭ
ブロック１に書き込んだテストパターンに対するメガセ
ル３の出力期待値を書き込む。ＲＡＭブロック１及びＲ
ＡＭブロック２への書き込みが終了した時点で、メガセ
ル３のテストを行う準備が整ったことになる。
【００１６】準備が整った状態で、テスト切替端子７に
Ｌｏｗを入力しテストモードに切替えると、ＲＡＭブロ
ック１の出力端子は通常出力端子１６からテスト用出力
端子１０に切替えられ、セレクタ１２を介してメガセル
３の入力端子に接続される。これにより、ＲＡＭブロッ
ク１に書き込まれているメガセル３のテストパターン
は、テスト用出力端子１０から順次読み出され、メガセ
ル３へ入力される。ＲＡＭブロック２も同様に、出力端
子は通常出力端子１７からテスト用出力端子１１に切替
えられ、比較回路９に接続される。これにより、ＲＡＭ
ブロック２に書き込まれている出力期待値はテスト切替
端子１１から順次読み出される。比較回路９は、ＲＡＭ
ブロック２のテスト用出力端子１１から出力される信号
とメガセル３から出力される信号とを比較し、比較結果
をチェック端子８へ出力する。
Ｌｏｗを入力しテストモードに切替えると、ＲＡＭブロ
ック１の出力端子は通常出力端子１６からテスト用出力
端子１０に切替えられ、セレクタ１２を介してメガセル
３の入力端子に接続される。これにより、ＲＡＭブロッ
ク１に書き込まれているメガセル３のテストパターン
は、テスト用出力端子１０から順次読み出され、メガセ
ル３へ入力される。ＲＡＭブロック２も同様に、出力端
子は通常出力端子１７からテスト用出力端子１１に切替
えられ、比較回路９に接続される。これにより、ＲＡＭ
ブロック２に書き込まれている出力期待値はテスト切替
端子１１から順次読み出される。比較回路９は、ＲＡＭ
ブロック２のテスト用出力端子１１から出力される信号
とメガセル３から出力される信号とを比較し、比較結果
をチェック端子８へ出力する。
【００１７】次に、図３に示したＲＡＭの動作について
説明する。テスト切替端子２７により、テストモードと
通常モードの切替えが行われる。まず、テストモード、
通常モードの共通の動作について説明する。クロック端
子８１からの入力信号を元に、パルス生成ブロック２０
にて、プリチャージとＷｏｒｄ線２８へのパルス信号と
がそれぞれ生成される。Ｗｏｒｄ線２８へのパルス信号
は、デコーダ３６の出力信号とＡＮＤゲート８５を経
て、Ｗｏｒｄ線２８へと送られる。
説明する。テスト切替端子２７により、テストモードと
通常モードの切替えが行われる。まず、テストモード、
通常モードの共通の動作について説明する。クロック端
子８１からの入力信号を元に、パルス生成ブロック２０
にて、プリチャージとＷｏｒｄ線２８へのパルス信号と
がそれぞれ生成される。Ｗｏｒｄ線２８へのパルス信号
は、デコーダ３６の出力信号とＡＮＤゲート８５を経
て、Ｗｏｒｄ線２８へと送られる。
【００１８】次に、それぞれのモードでの動作について
説明する。テスト切替端子２７からＬｏｗが入力され通
常モードとされると、ＯＲゲート２１の出力信号がＨｉ
ｇｈに固定される。このため、ＯＲゲート２１の出力信
号をクロックとしているＦ／Ｆ３８，３９は動作せず、
テスト用出力端子２２，２３の出力信号は変化しない。
したがって、ＲＡＭは通常の動作を行う。
説明する。テスト切替端子２７からＬｏｗが入力され通
常モードとされると、ＯＲゲート２１の出力信号がＨｉ
ｇｈに固定される。このため、ＯＲゲート２１の出力信
号をクロックとしているＦ／Ｆ３８，３９は動作せず、
テスト用出力端子２２，２３の出力信号は変化しない。
したがって、ＲＡＭは通常の動作を行う。
【００１９】当業者にはよく知られているが、通常の読
み出しを行う場合の動作について説明する。アドレス端
子２４，２５の入力信号を元にデコーダ３６によって、
複数あるＷｏｒｄ線２８の中から１本のＷｏｒｄ線２８
を選択する。また、アドレス端子３４，３５の入力信号
を元にデコーダ３７によって１対のデジット線２９，３
２を選択することで複数あるメモリセル８４の中から１
つのメモリセル８４が指定される。指定されたメモリセ
ル８４のデータは、Ｓ．Ａ２６によって短時間で増幅さ
れる。増幅された信号はラッチ８０で保持され、通常出
力端子３３に出力される。書き込みの場合は、読み出し
と同様にアドレスの指定を行った後、データ入力端子８
２とライトイネーブル端子８３を用いてデータを入力す
ることにより、メモリセル８４に書き込まれる。
み出しを行う場合の動作について説明する。アドレス端
子２４，２５の入力信号を元にデコーダ３６によって、
複数あるＷｏｒｄ線２８の中から１本のＷｏｒｄ線２８
を選択する。また、アドレス端子３４，３５の入力信号
を元にデコーダ３７によって１対のデジット線２９，３
２を選択することで複数あるメモリセル８４の中から１
つのメモリセル８４が指定される。指定されたメモリセ
ル８４のデータは、Ｓ．Ａ２６によって短時間で増幅さ
れる。増幅された信号はラッチ８０で保持され、通常出
力端子３３に出力される。書き込みの場合は、読み出し
と同様にアドレスの指定を行った後、データ入力端子８
２とライトイネーブル端子８３を用いてデータを入力す
ることにより、メモリセル８４に書き込まれる。
【００２０】次に、テスト切替端子２７からＨｉｇｈを
入力し、テストモードにした場合の動作について説明す
る。テスト切替端子２７からＨｉｇｈが入力されると、
ＮＡＮＤゲート３０，３１によって、デコーダ３７から
の出力信号に関係なく、各デジット線２９，３２がＳ．
Ａ２６の直前で遮断される。このため、通常出力端子３
３は動作しなくなる。テスト切替端子２７からＨｉｇｈ
が入力されると、デコーダ３６によって選択されたＷｏ
ｒｄ線２８への信号は、パルス生成ブロック２０の出力
信号によりＡＮＤゲート８５でパルス信号へと変換さ
れ、Ｗｏｒｄ線２８へ送られる。さらに、ＡＮＤゲート
８５から出力されるパルス信号は、テスト用出力端子２
２に接続されているＦ／Ｆ３８と、テスト用出力端子２
３に接続されているＦ／Ｆ３９のクロックにも入力され
る。したがって、デコーダ３６によって選択されたＷｏ
ｒｄ線２８に接続されているメモリセル８４の全データ
が、それぞれのテスト用出力端子２２，２３から同時に
出力される。
入力し、テストモードにした場合の動作について説明す
る。テスト切替端子２７からＨｉｇｈが入力されると、
ＮＡＮＤゲート３０，３１によって、デコーダ３７から
の出力信号に関係なく、各デジット線２９，３２がＳ．
Ａ２６の直前で遮断される。このため、通常出力端子３
３は動作しなくなる。テスト切替端子２７からＨｉｇｈ
が入力されると、デコーダ３６によって選択されたＷｏ
ｒｄ線２８への信号は、パルス生成ブロック２０の出力
信号によりＡＮＤゲート８５でパルス信号へと変換さ
れ、Ｗｏｒｄ線２８へ送られる。さらに、ＡＮＤゲート
８５から出力されるパルス信号は、テスト用出力端子２
２に接続されているＦ／Ｆ３８と、テスト用出力端子２
３に接続されているＦ／Ｆ３９のクロックにも入力され
る。したがって、デコーダ３６によって選択されたＷｏ
ｒｄ線２８に接続されているメモリセル８４の全データ
が、それぞれのテスト用出力端子２２，２３から同時に
出力される。
【００２１】このように、第１の実施の形態では、テス
ト切替端子７の入力状態に応じ、テストモード時にはＲ
ＡＭブロック１のテスト用出力端子１０をメガセル３の
入力端子へ接続しテストパターンを送出してメガセル３
を動作させ、メガセル３の出力とＲＡＭブロック２のテ
スト用出力端子１１からの出力期待値とを比較するよう
にしたので、メガセル３の規模増大にも対応してメガセ
ル３のテストを行うことができる。これは、ＲＡＭブロ
ック１，２の通常出力端子１６，１７を用いずに、テス
ト用出力端子１０，１１を用いたからである。また、図
３に示した回路構成のように、デジット線２９，３２か
ら直接データを取出すようにしているので、ビット幅が
広げられることにより、端子数の多いメガセル３への対
応が容易となるためである。
ト切替端子７の入力状態に応じ、テストモード時にはＲ
ＡＭブロック１のテスト用出力端子１０をメガセル３の
入力端子へ接続しテストパターンを送出してメガセル３
を動作させ、メガセル３の出力とＲＡＭブロック２のテ
スト用出力端子１１からの出力期待値とを比較するよう
にしたので、メガセル３の規模増大にも対応してメガセ
ル３のテストを行うことができる。これは、ＲＡＭブロ
ック１，２の通常出力端子１６，１７を用いずに、テス
ト用出力端子１０，１１を用いたからである。また、図
３に示した回路構成のように、デジット線２９，３２か
ら直接データを取出すようにしているので、ビット幅が
広げられることにより、端子数の多いメガセル３への対
応が容易となるためである。
【００２２】テスト用出力端子数１０，１１は、用いた
ＲＡＭブロック１，２に依存するが、図３に示した回路
構成のように、各カラム毎にテスト用出力端子２２，２
３が設けられている場合、図４に示した数の端子の使用
可能となる。また、ＲＡＭブロック１のテスト用端子２
２からメガセル３の入力端子へ直接信号を入力するよう
にしたので、メガセル３のテスト用の端子をＬＳＩに設
ける必要が無くなり、ユーザの使用できる端子の縮小を
抑えることができる。
ＲＡＭブロック１，２に依存するが、図３に示した回路
構成のように、各カラム毎にテスト用出力端子２２，２
３が設けられている場合、図４に示した数の端子の使用
可能となる。また、ＲＡＭブロック１のテスト用端子２
２からメガセル３の入力端子へ直接信号を入力するよう
にしたので、メガセル３のテスト用の端子をＬＳＩに設
ける必要が無くなり、ユーザの使用できる端子の縮小を
抑えることができる。
【００２３】（第２の実施の形態）図５は、本発明のメ
ガセルテスト装置の第２の実施の形態を示す回路図であ
る。図５に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、図５においては、ＲＡＭブロ
ック４２を１つ搭載した場合を示している。ここで、Ｒ
ＡＭブロック４２は第３のＲＡＭブロックである。この
場合、図１と同様の効果が得られる。すなわち、第２の
実施の形態では、既知の技術であるシグネチャ方式を採
用している。ただし、ＲＡＭブロック４２のテスト用出
力端子４３，４３ａの数が、メガセル４１の入力端子と
出力端子の総数を満たしていることが条件となる。ここ
で、テスト用出力端子４３は第３のテスト用出力端子で
あり、テスト用出力端子４３ａは第４のテスト用出力端
子である。
ガセルテスト装置の第２の実施の形態を示す回路図であ
る。図５に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、図５においては、ＲＡＭブロ
ック４２を１つ搭載した場合を示している。ここで、Ｒ
ＡＭブロック４２は第３のＲＡＭブロックである。この
場合、図１と同様の効果が得られる。すなわち、第２の
実施の形態では、既知の技術であるシグネチャ方式を採
用している。ただし、ＲＡＭブロック４２のテスト用出
力端子４３，４３ａの数が、メガセル４１の入力端子と
出力端子の総数を満たしていることが条件となる。ここ
で、テスト用出力端子４３は第３のテスト用出力端子で
あり、テスト用出力端子４３ａは第４のテスト用出力端
子である。
【００２４】次に、メガセル４１のテストを行う場合の
動作について説明する。テスト切替端子４０にＬｏｗを
入力し、通常モードにしてメガセル４１の入力テストパ
ターンと、出力期待値のシグネチャをＲＡＭブロック４
２へ書き込む。ＲＡＭブロック４２への書き込みが終了
した時点で、メガセル４１のテストを行う準備が整った
ことになる。準備が整った状態で、テスト切替端子４０
にＨｉｇｈを入力しテストモードに切替えると、ＲＡＭ
ブロック４２のアドレスは外部のアドレスバスに替わ
り、セレクタ９１によってアドレスカウンタ４６に接続
される。
動作について説明する。テスト切替端子４０にＬｏｗを
入力し、通常モードにしてメガセル４１の入力テストパ
ターンと、出力期待値のシグネチャをＲＡＭブロック４
２へ書き込む。ＲＡＭブロック４２への書き込みが終了
した時点で、メガセル４１のテストを行う準備が整った
ことになる。準備が整った状態で、テスト切替端子４０
にＨｉｇｈを入力しテストモードに切替えると、ＲＡＭ
ブロック４２のアドレスは外部のアドレスバスに替わ
り、セレクタ９１によってアドレスカウンタ４６に接続
される。
【００２５】アドレスカウンタ４６のクロックにはクロ
ックジェネレータ４７から出力されるクロックＡが入力
される。ＲＡＭブロック４２に書き込まれているデータ
は、テスト用出力端子４３を通してＲＡＭブロック４２
の外部へと出力される。ＲＡＭブロック４２の出力端子
は、通常出力端子９３からテスト用出力端子４３に切替
えられ、メガセル４１の入力端子に接続される。ＲＡＭ
ブロック４２に書き込まれているメガセル４１の入力テ
ストパターンはセレクタ９０によりメガセル４１の入力
端子へ送られる。そして、ＲＡＭブロック４２に書き込
まれている出力期待値のシグネチャは比較回路４４へと
読み出される。メガセル４１の出力はシグネチャ生成ブ
ロック４５でシグネチャに変換され、比較回路４４に出
力される。比較回路４４では、ＲＡＭブロック４２から
出力されていた出力期待値のシグネチャとメガセル４１
の出力のシグネチャとを比較する。比較結果はクロック
ＢによってラッチされるＦ／Ｆ９２に入力され、チェッ
ク端子４８に出力される。
ックジェネレータ４７から出力されるクロックＡが入力
される。ＲＡＭブロック４２に書き込まれているデータ
は、テスト用出力端子４３を通してＲＡＭブロック４２
の外部へと出力される。ＲＡＭブロック４２の出力端子
は、通常出力端子９３からテスト用出力端子４３に切替
えられ、メガセル４１の入力端子に接続される。ＲＡＭ
ブロック４２に書き込まれているメガセル４１の入力テ
ストパターンはセレクタ９０によりメガセル４１の入力
端子へ送られる。そして、ＲＡＭブロック４２に書き込
まれている出力期待値のシグネチャは比較回路４４へと
読み出される。メガセル４１の出力はシグネチャ生成ブ
ロック４５でシグネチャに変換され、比較回路４４に出
力される。比較回路４４では、ＲＡＭブロック４２から
出力されていた出力期待値のシグネチャとメガセル４１
の出力のシグネチャとを比較する。比較結果はクロック
ＢによってラッチされるＦ／Ｆ９２に入力され、チェッ
ク端子４８に出力される。
【００２６】クロックＡ，Ｂのタイミングは、図２に示
したクロックＡ，Ｂのタイミングになるように、クロッ
クジェネレータ４７で生成され出力される。図２におけ
る時間Ｔ1 の長さは、まずアドレスカウンタ４６から出
力されるアドレスにより選択されたＲＡＭブロック４２
のデータ（入力テストパターンと出力期待値のシグネチ
ャ）が出力される。次に、入力テストパターンによりメ
ガセル４１の内部状態が変化し出力される。さらに、シ
グネチャ生成ブロック４５にてシグネチャに変換され、
比較回路４４でメガセル４１の出力のシグネチャとＲＡ
Ｍブロック４２より出力された出力期待値のシグネチャ
の比較が終えるまでの時間となる。
したクロックＡ，Ｂのタイミングになるように、クロッ
クジェネレータ４７で生成され出力される。図２におけ
る時間Ｔ1 の長さは、まずアドレスカウンタ４６から出
力されるアドレスにより選択されたＲＡＭブロック４２
のデータ（入力テストパターンと出力期待値のシグネチ
ャ）が出力される。次に、入力テストパターンによりメ
ガセル４１の内部状態が変化し出力される。さらに、シ
グネチャ生成ブロック４５にてシグネチャに変換され、
比較回路４４でメガセル４１の出力のシグネチャとＲＡ
Ｍブロック４２より出力された出力期待値のシグネチャ
の比較が終えるまでの時間となる。
【００２７】（第３の実施の形態）図６は、本発明のメ
ガセルテスト装置の第３の実施の形態を示す回路図であ
る。図６に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、テストモード時にセレクタ１
００によってメガセル３の出力端子を、ＬＳＩ外部のテ
スト用出力端子１０１に直接出力している点で、図１の
回路構成と相違している。そのため、図１に示したチェ
ック端子８、Ｆ／Ｆ１５、比較回路９、ＲＡＭブロック
２、セレクタ１４、アドレスカウンタ５が不必要とな
る。その代わりとして、図６に示す回路構成では、セレ
クタ１００とテスト用出力端子１０１とを設けている。
ここで、６に示すＲＡＭブロック１は第４のＲＡＭブロ
ックであり、テスト用出力端子１０は第５のテスト用出
力端子であり、テスト用出力端子１０１は第６のテスト
用出力端子である。
ガセルテスト装置の第３の実施の形態を示す回路図であ
る。図６に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、テストモード時にセレクタ１
００によってメガセル３の出力端子を、ＬＳＩ外部のテ
スト用出力端子１０１に直接出力している点で、図１の
回路構成と相違している。そのため、図１に示したチェ
ック端子８、Ｆ／Ｆ１５、比較回路９、ＲＡＭブロック
２、セレクタ１４、アドレスカウンタ５が不必要とな
る。その代わりとして、図６に示す回路構成では、セレ
クタ１００とテスト用出力端子１０１とを設けている。
ここで、６に示すＲＡＭブロック１は第４のＲＡＭブロ
ックであり、テスト用出力端子１０は第５のテスト用出
力端子であり、テスト用出力端子１０１は第６のテスト
用出力端子である。
【００２８】このような構成では、ＬＳＩ内部でのメガ
セル３の出力の比較を行わない代りに、外部端子から信
号の動作を直接確認することが可能となる。動作につい
ては基本的に図１のものと同じであるため、説明を省略
する。
セル３の出力の比較を行わない代りに、外部端子から信
号の動作を直接確認することが可能となる。動作につい
ては基本的に図１のものと同じであるため、説明を省略
する。
【００２９】
【発明の効果】以上の如く本発明に係るメガセルテスト
装置及びそのテスト方法によれば、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックのテ
スト用出力端子をメガセルの入力端子へ接続しテストパ
ターンを送出してメガセルを動作させ、メガセルの出力
とＲＡＭブロックの他のテスト用出力端子からの出力期
待値とを比較するようにしたので、メガセルの規模増大
にも対応してメガセルのテストを行うことができる。
装置及びそのテスト方法によれば、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックのテ
スト用出力端子をメガセルの入力端子へ接続しテストパ
ターンを送出してメガセルを動作させ、メガセルの出力
とＲＡＭブロックの他のテスト用出力端子からの出力期
待値とを比較するようにしたので、メガセルの規模増大
にも対応してメガセルのテストを行うことができる。
【図１】本発明のメガセルテスト装置の第１の実施の形
態を示す回路図である。
態を示す回路図である。
【図２】図１のクロックジェネレータによって生成され
るクロックのタイムチャートである。
るクロックのタイムチャートである。
【図３】図１のＲＡＭの詳細を示す回路図である。
【図４】テストモードに使用可能な端子数の一覧を示す
図である。
図である。
【図５】本発明のメガセルテスト装置の第２の実施の形
態を示す回路図である。
態を示す回路図である。
【図６】本発明のメガセルテスト装置の第３の実施の形
態を示す回路図である。
態を示す回路図である。
【図７】従来のメガセルテスト装置の一例を示す回路図
である。
である。
１，２，４２ ＲＡＭブロック ３ メガセル ７ テスト切替端子 ８ チェック端子 ９ 比較回路 １０，１１，２２，２３，４３，４３ａ，１０１ テス
ト用出力端子 ２９，３２ デジット線 １００ セレクタ
ト用出力端子 ２９，３２ デジット線 １００ セレクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月１９日（１９９９．８．１
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】請求項１に記載のメガセ
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、通
常出力端子とは別に設けられた第１のテスト用出力端子
に対し、デジット線を介して直接接続された複数の第１
のメモリセルを有するとともに、メガセルへのテストパ
ターンを記憶する第１のＲＡＭブロックと、通常出力端
子とは別に設けられた第２のテスト用出力端子に対し、
デジット線を介して直接接続された複数の第２のメモリ
セルを有するとともに、メガセルの出力期待値を記憶す
る第２のＲＡＭブロックと、テストパターンに応じた動
作に基づくメガセルの出力と出力期待値との比較を行う
比較手段とを備え、第１のＲＡＭブロックのテストパタ
ーンは第１のテスト用出力端子を介してメガセルへ出力
されるとともに、第２のＲＡＭブロックの出力期待値は
第２のテスト用出力端子を介して比較手段へ出力される
ことを特徴とする。請求項２に記載のメガセルテスト装
置は、メガセルのテストをテスト切替端子の入力状態に
応じて行うメガセルテスト装置であって、通常出力端子
とは別に設けられた第３及び第４のテスト用出力端子に
対し、デジット線を介して直接接続された複数のメモリ
セルを有するとともに、メガセルへのテストパターン及
び出力期待値のシグネチャを記憶する第３のＲＡＭブロ
ックと、テストパターンに応じた動作に基づくメガセル
の出力をシグネチャに変換するシグネチャ生成ブロック
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う比較手段とを備え、テ
ストパターンは第３のテスト用出力端子を介してメガセ
ルへ出力されるとともに、出力期待値のシグネチャは第
４のテスト用出力端子を介して比較手段へ出力されるこ
とを特徴とする。請求項３に記載のメガセルテスト装置
は、メガセルのテストをテスト切替端子の入力状態に応
じて行うメガセルテスト装置であって、通常出力端子と
は別に設けられた第５のテスト用出力端子に対し、デジ
ット線を介して直接接続された複数のメモリセルを有す
るとともに、メガセルへのテストパターン及び出力期待
値を記憶する第４のＲＡＭブロックと、テストパターン
に応じた動作に基づくメガセルの出力を選択するセレク
タと、セレクタからの出力をＬＳＩ外部に送出する第６
のテスト用出力端子とを備え、テストパターン及び出力
期待値は第５のテスト用出力端子を介してメガセルへ出
力されることを特徴とする。請求項４に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第１のＲＡＭブロック
のテストパターンを通常出力端子とは別に設けられた第
１のテスト用出力端子を介してメガセルへ出力する工程
と、第２のＲＡＭブロックの出力期待値を通常出力端子
とは別に設けられた第２のテスト用出力端子を介して比
較手段へ出力する工程と、テストパターンに応じた動作
に基づくメガセルの出力と、出力期待値とを比較する工
程とを備えることを特徴とする。請求項５に記載のメガ
セルのテスト方法は、通常モードとテストモードとを切
り替える工程と、テストモード時に、第３のＲＡＭブロ
ックのテストパターンを通常出力端子とは別に設けられ
た第３のテスト用出力端子を介してメガセルへ出力する
工程と、第３のＲＡＭブロックの出力期待値のシグネチ
ャを通常出力端子とは別に設けられた第４のテスト用出
力端子を介して比較手段へ出力する工程と、テストパタ
ーンに応じた動作に基づくメガセルの出力をシグネチャ
に変換する工程と、出力期待値のシグネチャとシグネチ
ャ生成ブロックからのシグネチャとの比較を行う工程と
を備えることを特徴とする。請求項６に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第４のＲＡＭブロック
のテストパターン及び出力期待値を通常出力端子とは別
に設けられた第５のテスト用出力端子を介してメガセル
へ出力する工程と、テストパターンに応じた動作に基づ
くメガセルの出力を選択する工程と、選択された出力を
第６のテスト用出力端子へ出力する工程とを備えること
を特徴とする。本発明に係るメガセルテスト装置及びそ
のテスト方法においては、テスト切替端子の入力状態に
応じ、テストモード時にはＲＡＭブロックの通常出力端
子とは別に設けられたテスト用出力端子をメガセルの入
力端子へ接続しテストパターンを送出してメガセルを動
作させ、メガセルの出力とＲＡＭブロックの通常出力端
子とは別に設けられたテスト用出力端子からの出力期待
値とを比較する。
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、通
常出力端子とは別に設けられた第１のテスト用出力端子
に対し、デジット線を介して直接接続された複数の第１
のメモリセルを有するとともに、メガセルへのテストパ
ターンを記憶する第１のＲＡＭブロックと、通常出力端
子とは別に設けられた第２のテスト用出力端子に対し、
デジット線を介して直接接続された複数の第２のメモリ
セルを有するとともに、メガセルの出力期待値を記憶す
る第２のＲＡＭブロックと、テストパターンに応じた動
作に基づくメガセルの出力と出力期待値との比較を行う
比較手段とを備え、第１のＲＡＭブロックのテストパタ
ーンは第１のテスト用出力端子を介してメガセルへ出力
されるとともに、第２のＲＡＭブロックの出力期待値は
第２のテスト用出力端子を介して比較手段へ出力される
ことを特徴とする。請求項２に記載のメガセルテスト装
置は、メガセルのテストをテスト切替端子の入力状態に
応じて行うメガセルテスト装置であって、通常出力端子
とは別に設けられた第３及び第４のテスト用出力端子に
対し、デジット線を介して直接接続された複数のメモリ
セルを有するとともに、メガセルへのテストパターン及
び出力期待値のシグネチャを記憶する第３のＲＡＭブロ
ックと、テストパターンに応じた動作に基づくメガセル
の出力をシグネチャに変換するシグネチャ生成ブロック
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う比較手段とを備え、テ
ストパターンは第３のテスト用出力端子を介してメガセ
ルへ出力されるとともに、出力期待値のシグネチャは第
４のテスト用出力端子を介して比較手段へ出力されるこ
とを特徴とする。請求項３に記載のメガセルテスト装置
は、メガセルのテストをテスト切替端子の入力状態に応
じて行うメガセルテスト装置であって、通常出力端子と
は別に設けられた第５のテスト用出力端子に対し、デジ
ット線を介して直接接続された複数のメモリセルを有す
るとともに、メガセルへのテストパターン及び出力期待
値を記憶する第４のＲＡＭブロックと、テストパターン
に応じた動作に基づくメガセルの出力を選択するセレク
タと、セレクタからの出力をＬＳＩ外部に送出する第６
のテスト用出力端子とを備え、テストパターン及び出力
期待値は第５のテスト用出力端子を介してメガセルへ出
力されることを特徴とする。請求項４に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第１のＲＡＭブロック
のテストパターンを通常出力端子とは別に設けられた第
１のテスト用出力端子を介してメガセルへ出力する工程
と、第２のＲＡＭブロックの出力期待値を通常出力端子
とは別に設けられた第２のテスト用出力端子を介して比
較手段へ出力する工程と、テストパターンに応じた動作
に基づくメガセルの出力と、出力期待値とを比較する工
程とを備えることを特徴とする。請求項５に記載のメガ
セルのテスト方法は、通常モードとテストモードとを切
り替える工程と、テストモード時に、第３のＲＡＭブロ
ックのテストパターンを通常出力端子とは別に設けられ
た第３のテスト用出力端子を介してメガセルへ出力する
工程と、第３のＲＡＭブロックの出力期待値のシグネチ
ャを通常出力端子とは別に設けられた第４のテスト用出
力端子を介して比較手段へ出力する工程と、テストパタ
ーンに応じた動作に基づくメガセルの出力をシグネチャ
に変換する工程と、出力期待値のシグネチャとシグネチ
ャ生成ブロックからのシグネチャとの比較を行う工程と
を備えることを特徴とする。請求項６に記載のメガセル
のテスト方法は、通常モードとテストモードとを切り替
える工程と、テストモード時に、第４のＲＡＭブロック
のテストパターン及び出力期待値を通常出力端子とは別
に設けられた第５のテスト用出力端子を介してメガセル
へ出力する工程と、テストパターンに応じた動作に基づ
くメガセルの出力を選択する工程と、選択された出力を
第６のテスト用出力端子へ出力する工程とを備えること
を特徴とする。本発明に係るメガセルテスト装置及びそ
のテスト方法においては、テスト切替端子の入力状態に
応じ、テストモード時にはＲＡＭブロックの通常出力端
子とは別に設けられたテスト用出力端子をメガセルの入
力端子へ接続しテストパターンを送出してメガセルを動
作させ、メガセルの出力とＲＡＭブロックの通常出力端
子とは別に設けられたテスト用出力端子からの出力期待
値とを比較する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】
【発明の効果】以上の如く本発明に係るメガセルテスト
装置及びそのテスト方法によれば、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックの通
常出力端子とは別に設けられたテスト用出力端子をメガ
セルの入力端子へ接続しテストパターンを送出してメガ
セルを動作させ、メガセルの出力とＲＡＭブロックの通
常出力端子とは別に設けられたテスト用出力端子からの
出力期待値とを比較するようにしたので、メガセルの規
模増大にも対応してメガセルのテストを行うことができ
る。 ─────────────────────────────────────────────────────
装置及びそのテスト方法によれば、テスト切替端子の入
力状態に応じ、テストモード時にはＲＡＭブロックの通
常出力端子とは別に設けられたテスト用出力端子をメガ
セルの入力端子へ接続しテストパターンを送出してメガ
セルを動作させ、メガセルの出力とＲＡＭブロックの通
常出力端子とは別に設けられたテスト用出力端子からの
出力期待値とを比較するようにしたので、メガセルの規
模増大にも対応してメガセルのテストを行うことができ
る。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月２９日（１９９９．１１．
２９）
２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】請求項１に記載のメガセ
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、通
常出力端子とは別に設けられた第１のテスト用出力端子
に対し、デジット線を介して直接接続された複数の第１
のメモリセルを有するとともに、メガセルへのテストパ
ターンを記憶する第１のＲＡＭブロックと、通常出力端
子とは別に設けられた第２のテスト用出力端子に対し、
デジット線を介して直接接続された複数の第２のメモリ
セルを有するとともに、メガセルの出力期待値を記憶す
る第２のＲＡＭブロックと、テストパターンに応じた動
作に基づくメガセルの出力と出力期待値との比較を行う
比較手段とを備え、第１のＲＡＭブロックのテストパタ
ーンは第１のテスト用出力端子を介してメガセルへ出力
されるとともに、第２のＲＡＭブロックの出力期待値は
第２のテスト用出力端子を介して比較手段へ出力される
ことを特徴とする。請求項２に記載のメガセルテスト装
置は、メガセルのテストをテスト切替端子の入力状態に
応じて行うメガセルテスト装置であって、通常出力端子
とは別に設けられた第３及び第４のテスト用出力端子に
対し、デジット線を介して直接接続された複数のメモリ
セルを有するとともに、メガセルへのテストパターン及
び出力期待値のシグネチャを記憶する第３のＲＡＭブロ
ックと、テストパターンに応じた動作に基づくメガセル
の出力をシグネチャに変換するシグネチャ生成ブロック
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う比較手段とを備え、テ
ストパターンは第３のテスト用出力端子を介してメガセ
ルへ出力されるとともに、出力期待値のシグネチャは第
４のテスト用出力端子を介して比較手段へ出力されるこ
とを特徴とする。請求項３に記載のメガセルテスト装置
は、メガセルのテストをテスト切替端子の入力状態に応
じて行うメガセルテスト装置であって、通常出力端子と
は別に設けられた第５のテスト用出力端子に対し、デジ
ット線を介して直接接続された複数のメモリセルを有す
るとともに、メガセルへのテストパターンを記憶する第
４のＲＡＭブロックと、テストパターンに応じた動作に
基づくメガセルの出力を選択する第７のセレクタと、第
７のセレクタからの出力をＬＳＩ外部に送出する第６の
テスト用出力端子とを備え、テストパターンは第５のテ
スト用出力端子を介してメガセルへ出力されることを特
徴とする。請求項４に記載のメガセルのテスト方法は、
通常モードとテストモードとを切り替える工程と、テス
トモード時に、第１のＲＡＭブロックのテストパターン
を通常出力端子とは別に設けられた第１のテスト用出力
端子を介してメガセルへ出力する工程と、第２のＲＡＭ
ブロックの出力期待値を通常出力端子とは別に設けられ
た第２のテスト用出力端子を介して比較手段へ出力する
工程と、テストパターンに応じた動作に基づくメガセル
の出力と、出力期待値とを比較する工程とを備えること
を特徴とする。請求項５に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第３のＲＡＭブロックのテストパタ
ーンを通常出力端子とは別に設けられた第３のテスト用
出力端子を介してメガセルへ出力する工程と、第３のＲ
ＡＭブロックの出力期待値のシグネチャを通常出力端子
とは別に設けられた第４のテスト用出力端子を介して比
較手段へ出力する工程と、テストパターンに応じた動作
に基づくメガセルの出力をシグネチャに変換する工程
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う工程とを備えることを
特徴とする。請求項６に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第４のＲＡＭブロックのテストパタ
ーンを通常出力端子とは別に設けられた第５のテスト用
出力端子を介してメガセルへ出力する工程と、テストパ
ターンに応じた動作に基づくメガセルの出力を第７のセ
レクタによって選択する工程と、選択された出力を第６
のテスト用出力端子へ出力する工程とを備えることを特
徴とする。本発明に係るメガセルテスト装置及びそのテ
スト方法においては、テスト切替端子の入力状態に応
じ、テストモード時にはＲＡＭブロックの通常出力端子
とは別に設けられたテスト用出力端子をメガセルの入力
端子へ接続しテストパターンを送出してメガセルを動作
させ、メガセルの出力とＲＡＭブロックの通常出力端子
とは別に設けられたテスト用出力端子からの出力期待値
とを比較する。
ルテスト装置は、メガセルのテストをテスト切替端子の
入力状態に応じて行うメガセルテスト装置であって、通
常出力端子とは別に設けられた第１のテスト用出力端子
に対し、デジット線を介して直接接続された複数の第１
のメモリセルを有するとともに、メガセルへのテストパ
ターンを記憶する第１のＲＡＭブロックと、通常出力端
子とは別に設けられた第２のテスト用出力端子に対し、
デジット線を介して直接接続された複数の第２のメモリ
セルを有するとともに、メガセルの出力期待値を記憶す
る第２のＲＡＭブロックと、テストパターンに応じた動
作に基づくメガセルの出力と出力期待値との比較を行う
比較手段とを備え、第１のＲＡＭブロックのテストパタ
ーンは第１のテスト用出力端子を介してメガセルへ出力
されるとともに、第２のＲＡＭブロックの出力期待値は
第２のテスト用出力端子を介して比較手段へ出力される
ことを特徴とする。請求項２に記載のメガセルテスト装
置は、メガセルのテストをテスト切替端子の入力状態に
応じて行うメガセルテスト装置であって、通常出力端子
とは別に設けられた第３及び第４のテスト用出力端子に
対し、デジット線を介して直接接続された複数のメモリ
セルを有するとともに、メガセルへのテストパターン及
び出力期待値のシグネチャを記憶する第３のＲＡＭブロ
ックと、テストパターンに応じた動作に基づくメガセル
の出力をシグネチャに変換するシグネチャ生成ブロック
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う比較手段とを備え、テ
ストパターンは第３のテスト用出力端子を介してメガセ
ルへ出力されるとともに、出力期待値のシグネチャは第
４のテスト用出力端子を介して比較手段へ出力されるこ
とを特徴とする。請求項３に記載のメガセルテスト装置
は、メガセルのテストをテスト切替端子の入力状態に応
じて行うメガセルテスト装置であって、通常出力端子と
は別に設けられた第５のテスト用出力端子に対し、デジ
ット線を介して直接接続された複数のメモリセルを有す
るとともに、メガセルへのテストパターンを記憶する第
４のＲＡＭブロックと、テストパターンに応じた動作に
基づくメガセルの出力を選択する第７のセレクタと、第
７のセレクタからの出力をＬＳＩ外部に送出する第６の
テスト用出力端子とを備え、テストパターンは第５のテ
スト用出力端子を介してメガセルへ出力されることを特
徴とする。請求項４に記載のメガセルのテスト方法は、
通常モードとテストモードとを切り替える工程と、テス
トモード時に、第１のＲＡＭブロックのテストパターン
を通常出力端子とは別に設けられた第１のテスト用出力
端子を介してメガセルへ出力する工程と、第２のＲＡＭ
ブロックの出力期待値を通常出力端子とは別に設けられ
た第２のテスト用出力端子を介して比較手段へ出力する
工程と、テストパターンに応じた動作に基づくメガセル
の出力と、出力期待値とを比較する工程とを備えること
を特徴とする。請求項５に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第３のＲＡＭブロックのテストパタ
ーンを通常出力端子とは別に設けられた第３のテスト用
出力端子を介してメガセルへ出力する工程と、第３のＲ
ＡＭブロックの出力期待値のシグネチャを通常出力端子
とは別に設けられた第４のテスト用出力端子を介して比
較手段へ出力する工程と、テストパターンに応じた動作
に基づくメガセルの出力をシグネチャに変換する工程
と、出力期待値のシグネチャとシグネチャ生成ブロック
からのシグネチャとの比較を行う工程とを備えることを
特徴とする。請求項６に記載のメガセルのテスト方法
は、通常モードとテストモードとを切り替える工程と、
テストモード時に、第４のＲＡＭブロックのテストパタ
ーンを通常出力端子とは別に設けられた第５のテスト用
出力端子を介してメガセルへ出力する工程と、テストパ
ターンに応じた動作に基づくメガセルの出力を第７のセ
レクタによって選択する工程と、選択された出力を第６
のテスト用出力端子へ出力する工程とを備えることを特
徴とする。本発明に係るメガセルテスト装置及びそのテ
スト方法においては、テスト切替端子の入力状態に応
じ、テストモード時にはＲＡＭブロックの通常出力端子
とは別に設けられたテスト用出力端子をメガセルの入力
端子へ接続しテストパターンを送出してメガセルを動作
させ、メガセルの出力とＲＡＭブロックの通常出力端子
とは別に設けられたテスト用出力端子からの出力期待値
とを比較する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】（第３の実施の形態）図６は、本発明のメ
ガセルテスト装置の第３の実施の形態を示す回路図であ
る。図６に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、テストモード時にセレクタ１
００によってメガセル３の出力端子を、ＬＳＩ外部のテ
スト用出力端子１０１に直接接続している点で、図１の
回路構成と相違している。そのため、図１に示したチェ
ック端子８、Ｆ／Ｆ１５、比較回路９、ＲＡＭブロック
２、セレクタ１４、アドレスカウンタ５が不必要とな
る。その代わりとして、図６に示す回路構成では、セレ
クタ１００とテスト用出力端子１０１とを設けている。
ここで、図６に示すＲＡＭブロック１は第４のＲＡＭブ
ロックであり、テスト用出力端子１０は第５のテスト用
出力端子であり、テスト用出力端子１０１は第６のテス
ト出力端子であり、セレクタ１００は第７のセレクタで
ある。
ガセルテスト装置の第３の実施の形態を示す回路図であ
る。図６に示す回路構成は、図１の回路構成と基本的に
同じものである。ただし、テストモード時にセレクタ１
００によってメガセル３の出力端子を、ＬＳＩ外部のテ
スト用出力端子１０１に直接接続している点で、図１の
回路構成と相違している。そのため、図１に示したチェ
ック端子８、Ｆ／Ｆ１５、比較回路９、ＲＡＭブロック
２、セレクタ１４、アドレスカウンタ５が不必要とな
る。その代わりとして、図６に示す回路構成では、セレ
クタ１００とテスト用出力端子１０１とを設けている。
ここで、図６に示すＲＡＭブロック１は第４のＲＡＭブ
ロックであり、テスト用出力端子１０は第５のテスト用
出力端子であり、テスト用出力端子１０１は第６のテス
ト出力端子であり、セレクタ１００は第７のセレクタで
ある。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA04 AA07 AC03 AC05 AG02 AG07 AH04 AK02 AK11 AK14 AK15 5F038 BE05 BE06 CD07 DF05 DF14 DF16 DT02 DT04 DT05 DT07 DT08 DT10 DT16 DT17 EZ20
Claims (8)
- 【請求項１】 メガセルのテストをテスト切替端子の入
力状態に応じて行うメガセルテスト装置であって、 第１のテスト用出力端子を有するとともに、前記メガセ
ルへのテストパターンを記憶する第１のＲＡＭブロック
と、 第２のテスト用出力端子を有するとともに、前記メガセ
ルの出力期待値を記憶する第２のＲＡＭブロックと、 前記テストパターンに応じた動作に基づく前記メガセル
の出力と前記出力期待値との比較を行う比較手段とを備
え、 前記第１のＲＡＭブロックのテストパターンは前記第１
のテスト用出力端子を介して前記メガセルへ出力される
とともに、前記第２のＲＡＭブロックの出力期待値は前
記第２のテスト用出力端子を介して前記比較手段へ出力
されることを特徴とするメガセルテスト装置。 - 【請求項２】 前記第１及び第２のＲＡＭブロックは複
数の第１及び第２のメモリセルからなり、これら第１及
び第２のメモリセルはそれぞれ前記第１及び第２のテス
ト用出力端子にデジット線を介して接続されていること
を特徴とする請求項１に記載のメガセルテスト装置。 - 【請求項３】 メガセルのテストをテスト切替端子の入
力状態に応じて行うメガセルテスト装置であって、 第３及び第４のテスト用出力端子を有するとともに、前
記メガセルへのテストパターン及び出力期待値のシグネ
チャを記憶する第３のＲＡＭブロックと、 前記テストパターンに応じた動作に基づく前記メガセル
の出力をシグネチャに変換するシグネチャ生成ブロック
と、 前記出力期待値のシグネチャと前記シグネチャ生成ブロ
ックからのシグネチャとの比較を行う比較手段とを備
え、 前記テストパターンは前記第３のテスト用出力端子を介
して前記メガセルへ出力されるとともに、前記出力期待
値のシグネチャは前記第４のテスト用出力端子を介して
前記比較手段へ出力されることを特徴とするメガセルテ
スト装置。 - 【請求項４】 メガセルのテストをテスト切替端子の入
力状態に応じて行う行うメガセルテスト装置であって、 第５のテスト用出力端子を有するとともに、前記メガセ
ルへのテストパターン及び出力期待値を記憶する第４の
ＲＡＭブロックと、 前記テストパターンに応じた動作に基づく前記メガセル
の出力を選択するセレクタと、 前記セレクタからの出力をＬＳＩ外部に送出する第６の
テスト用出力端子とを備え、 前記テストパターン及び出力期待値は前記第５のテスト
用出力端子を介して前記メガセルへ出力されることを特
徴とするメガセルテスト装置。 - 【請求項５】 通常モードとテストモードとを切り替え
る第１の工程と、 前記テストモード時に、 前記第１のＲＡＭブロックのテストパターンを前記第１
のテスト用出力端子を介して前記メガセルへ出力する第
２の工程と、 前記第２のＲＡＭブロックの出力期待値を前記第２のテ
スト用出力端子を介して前記比較手段へ出力する第３の
工程と、 前記テストパターンに応じた動作に基づく前記メガセル
の出力と、前記出力期待値とを比較する第４の工程とを
備えることを特徴とするメガセルのテスト方法。 - 【請求項６】 前記第２及び第３の工程には、 前記第１及び第２のＲＡＭブロックを構成する複数のメ
モリセルからの前記テストパターン及び前記出力期待値
をデジット線を介して取り出す工程が含まれていること
を特徴とする請求項５に記載のメガセルのテスト方法。 - 【請求項７】 通常モードとテストモードとを切り替え
る工程と、 前記テストモード時に、 前記第３のＲＡＭブロックのテストパターンを前記第３
のテスト用出力端子を介して前記メガセルへ出力する工
程と、 前記第３のＲＡＭブロックの出力期待値のシグネチャを
前記第４のテスト用出力端子を介して前記比較手段へ出
力する工程と、 前記テストパターンに応じた動作に基づく前記メガセル
の出力をシグネチャに変換する工程と、 前記出力期待値のシグネチャと前記シグネチャ生成ブロ
ックからのシグネチャとの比較を行う工程とを備えるこ
とを特徴とするメガセルのテスト方法。 - 【請求項８】 通常モードとテストモードとを切り替え
る工程と、 前記テストモード時に、 前記第４のＲＡＭブロックのテストパターン及び出力期
待値を前記第５のテスト用出力端子を介して前記メガセ
ルへ出力する工程と、 前記テストパターンに応じた動作に基づく前記メガセル
の出力を選択する工程と、 前記選択された出力を前記第６のテスト用出力端子へ出
力する工程とを備えることを特徴とするメガセルのテス
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282040A JP3119632B2 (ja) | 1998-09-18 | 1998-09-18 | メガセルテスト装置及びそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282040A JP3119632B2 (ja) | 1998-09-18 | 1998-09-18 | メガセルテスト装置及びそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000098003A true JP2000098003A (ja) | 2000-04-07 |
| JP3119632B2 JP3119632B2 (ja) | 2000-12-25 |
Family
ID=17647398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282040A Expired - Fee Related JP3119632B2 (ja) | 1998-09-18 | 1998-09-18 | メガセルテスト装置及びそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119632B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102617890B1 (ko) * | 2022-01-19 | 2023-12-27 | 최웅 | 원형톱날 연마장치 |
-
1998
- 1998-09-18 JP JP10282040A patent/JP3119632B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119632B2 (ja) | 2000-12-25 |
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