JP2000222880A - 半導体記憶装置とその制御方法 - Google Patents

半導体記憶装置とその制御方法

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JP2000222880A
JP2000222880A JP11021712A JP2171299A JP2000222880A JP 2000222880 A JP2000222880 A JP 2000222880A JP 11021712 A JP11021712 A JP 11021712A JP 2171299 A JP2171299 A JP 2171299A JP 2000222880 A JP2000222880 A JP 2000222880A
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Abstract

(57)【要約】 【課題】 ２つのポートアドレスが一致した場合でも不
一致の場合でもデータ読み出し時間を高速にした半導体
記憶装置を提供する。 【解決手段】 １組のメモリセル１ａに対して同時に書
込みと読出しとを可能にしたマルチポートの半導体記憶
装置において、前記メモリセル１ａへデータを書込むた
めの入力回路６と、前記メモリセル１ａ内のデータを読
み出すための出力回路８と、前記メモリセル１ａへの書
込みアドレスと読出しアドレスとが一致しているか否か
を検出するアドレスの一致検出回路７と、前記一致検出
回路７がアドレスの一致を検出した時、前記入力回路６
の書込み信号を前記出力回路８に出力せしめるバイパス
回路９と、前記一致検出回路７がアドレスの不一致を検
出した時、読出し制御信号１３を出力した後、書込み制
御信号１１を出力することで、読出しタイミングに対し
て書込みタイミングを遅らせるようにタイミングを変え
る制御信号生成回路１２とで構成したことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
その制御方法に係わり、特に、１組のメモリセルに対し
て同時に書込みと読出しとを可能にしたマルチポートの
半導体記憶装置において、書込みタイミング又は読出し
タイミングを可変可能にした半導体記憶装置とその制御
方法に関する。
【０００２】
【従来の技術】本発明に係わるマルチポートＲＡＭは、
特に、ＬＳＩ中にコアマクロという形で搭載されてい
る。このようなマルチポートＲＡＭは、同じ期間に同一
アドレスに対して書き込みと読み出しを行う場合、メモ
リセルから読み出すと同時にメモリセルへ書き込みが行
われる。読み出しはメモリセルに書き込みが終了するま
ではメモリセルに保持された旧データを読み出すことに
なり、読み出される途中で値が変化するという事態が生
じる。また、書き込みデータがメモリセルに一端書き込
まれ、そのデータが読み出されるため、通常の読み出し
よりも書き込む時間分余分に時間がかかり、読み出し時
間を増大させていた。近年ＬＳＩの高速化に伴い同じ期
間に書き込み動作と読み出し動作を独立して行い、かつ
高速の読み出し時間を実現することが要求されている。
【０００３】この要請に応えるために、例えば、特開平
１−２８５０８８号公報に開示されているように、同じ
期間に２つのポートアドレスが一致の場合、入力データ
をメモリセルに書き込む前にバイパス回路を経て出力回
路に伝達し、通常の読み出し時間より遅れることなく、
データの読み出しが行われるような回路（図９）が提案
されている。なお、図9のタイミングを図１２に示し
た。
【０００４】また、近年メモリマクロの多ビット化、微
細化により入力データ端子と出力データ端子を同一辺に
並べるのが困難になり、入力データ端子と出力データ端
子を異なる辺に配置するなどの必要が出てきたり、シス
テムオンチップを実現するため、メモリマクロの信号端
子の位置を相対する側に並べるようチップ設計者側から
要求が出てきており、この要請に応えるために、例え
ば、図１０に示すように、メモリセルアレイに対して上
辺に入力端子を配置し、下辺に出力端子を配置するよう
なメモリマクロが提供されている。
【０００５】この回路のタイミング図を図１１に示す
が、クロックに対して書き込み制御信号と読み出し制御
信号を生成し、入力回路と出力回路を制御し動作する。
２つのポートアドレスが一致した場合は一致検出信号で
一致が検出され、その信号がバイパス回路に伝達され入
力データをバイパスし読み出しが行われる。この場合、
通常の読み出しと遅れることなしに読み出しが行われ
る。それに対し２つのポートアドレスが不一致の場合
は、読み出しと書き込みが同時に別々のメモリセルに対
して行われるため、図４に示すメモリセルの回路図のよ
うに、読み出しビット線と書き込みビットの反転信号線
の間と読み出しビットの反転信号線と書き込みビット線
の間にカップリング容量が発生する。その結果、書き込
みデータが読み出しデータに干渉し、読み出しビット線
の動作が通常の読み出し時より遅くなり、読み出しが遅
くなるという欠点がある。これは近年、微細化が進むな
かでビット線間の間隔も狭くなり、従来では無視出来て
いたビット線間のカップリング容量も無視できなくなっ
たことにもよる。
【０００６】以上述べた問題は相対する辺に入力回路と
出力回路を配置したためであり、図９に示す従来例のよ
うに同一の辺に入力回路と出力回路があれば、図１２の
タイミングチャートで示すように、入力データを出力回
路にバイパスするタイミングをクロックと同じタイミン
グに設定し、メモリセルにデータを書き込む制御信号で
ある書き込み制御信号をクロックよりも少し遅いタイミ
ングに別々に設定することで問題は発生しない。その理
由は、２つのポートアドレスが一致する場合は早く入力
データを出力回路に伝達し高速読み出しをし、２つのポ
ートが不一致の場合は読み出し中に書き込みの干渉を受
けずに高速読み出しをすることが可能であるためであ
る。
【０００７】
【発明が解決しようとする課題】本発明の目的は、特
に、相対する辺に入力回路と出力回路を配置した場合、
２つのポートアドレスが一致した場合でも不一致の場合
でもデータ読み出し時間を高速にした新規な半導体記憶
装置とその制御方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、１組のメモリセルに対して
同時に書込みと読出しとを可能にしたマルチポートの半
導体記憶装置において、前記メモリセルへデータを書込
むための入力回路と、前記メモリセル内のデータを読み
出すための出力回路と、前記メモリセルへの書込みアド
レスと読出しアドレスとが一致しているか否かを検出す
るアドレスの一致検出回路と、前記一致検出回路がアド
レスの一致を検出した時、前記入力回路の書込み信号を
前記出力回路に出力せしめるバイパス回路と、前記一致
検出回路がアドレスの不一致を検出した時、読出し制御
信号を出力した後、書込み制御信号を出力することで、
読出しタイミングに対して書込みタイミングを遅らせる
ようにタイミングを変える制御信号生成回路と、で構成
したことを特徴とするものであり、叉、第２態様は、前
記制御信号生成回路から出力される読出し制御信号の出
力タイミングは、前記一致検出回路の検出結果にかかわ
らず常に一定のタイミングで出力されることを特徴とす
るものであり、叉、第３態様は、前記制御信号生成回路
から出力される書込み制御信号の出力タイミングは、前
記一致検出回路の検出結果にかかわらず常に一定のタイ
ミングで出力されることを特徴とするものであり、叉、
第４態様は、前記メモリセルアレイを挟んで一方の側に
前記入力回路が設けられ、他方の側に前記出力回路がレ
イアウトされていることを特徴とするものである。
【０００９】叉、本発明に係わる半導体記憶装置の制御
方法の第１態様は、１組のメモリセルに対して同時に書
込みと読出しとを可能にしたマルチポートの半導体記憶
装置の制御方法であって、前記メモリセルへの書込みア
ドレスと読出しアドレスとが一致しているか否かを検出
するアドレスの一致検出回路を備え、この一致検出回路
がアドレスの一致を検出した時、入力回路の書込み信号
を出力回路にバイパスするように制御すると共に、前記
一致検出回路がアドレスの不一致を検出した時、読出し
タイミングに対して、書込みタイミングを遅らせるよう
にタイミングを変えることを特徴とするものであり、
叉、第２態様は、１組のメモリセルに対して同時に書込
みと読出しとを可能にしたマルチポートの半導体記憶装
置の制御方法であって、前記メモリセルの書込みアドレ
スと読出しアドレスとが一致しているか否かを検出する
アドレスの一致検出回路を備え、この一致検出回路がア
ドレスの一致を検出した時、入力回路の書込み信号を出
力回路にバイパスするように制御すると共に、前記一致
検出回路がアドレスの不一致を検出した時、書込みタイ
ミングに対して、読出しタイミングを早めるようにタイ
ミングを変えることを特徴とするものである。
【００１０】
【発明の実施の形態】本発明は、マルチポートＲＡＭに
おける書込み制御信号を生成するタイミング回路に、入
力ポートアドレスと出力ポートアドレスとが一致したこ
とを示す信号を生成し、前記一致したことを示す検出信
号により、書込み制御信号のタイミングを変化させる回
路を設けたことを特徴としている。
【００１１】本発明のマルチポートＲＡＭの１例とし
て、２ポートＲＡＭの構成を図1に示した。この図に示
すように、複数のメモリセルからなるメモリセルアレイ
１、入力ポートアドレスバス２より信号を受ける入力ポ
ートアドレスデコーダ３、出力ポートアドレスバス４よ
り信号を受ける出力ポートアドレスデコーダ５、メモリ
セル１にデータを入力する入力回路６、入力ポートアド
レスと出力ポートアドレス（以下２つのポートアドレ
ス）が一致したかを検出するアドレスの一致検出回路
７、メモリセル１からの出力信号又はメモリセル１への
入力データ信号を一致検出回路７からの検出信号７ａに
基づき後段の回路に伝達するバイパス回路９、バイパス
回路９の信号を出力する出力回路８に加え、一致検出回
路７の検出信号７ａとクロック信号１０とを受けて書込
み制御信号１１を生成するタイミング回路（制御信号生
成回路）１２を設けている。
【００１２】このタイミング回路１２は、２つのポート
アドレスが一致したことを検出する一致検出回路７から
の検出信号７ａを受け、図３に示すように、２つのポー
トアドレスが一致している場合、書込み制御信号１１
を、波形６の読出し制御信号１３と略同じタイミングで
ある波形５のタイミングで生成し、不一致の場合は、読
出し制御信号１３よりも少し遅らせた波形１１のタイミ
ングで生成して、入力回路６に伝達し、読出し制御信号
１３は出力回路８に伝達してメモリコアの書込み読出し
動作を行う。
【００１３】従って、２つのポートアドレスが一致した
場合、読出しタイミングと同時期に入力データが入力回
路６から書込みビット線を経てバイパス回路９に伝達
し、更にそのデータが出力回路８に伝達され、通常の読
出し時間より遅れずに読み出すことが出来る。また、２
つのポートのアドレスが不一致の場合、書込みタイミン
グが読出しタイミングより遅れるため、読出し時は書込
みビット線にデータが伝達されず、読出し中の読出しビ
ット線は書込みデータの干渉を受けることなくメモリセ
ルから読出しビット線を経てバイパス回路９に伝達し、
更に、そのデータが出力回路８に伝達され、このように
構成することで、通常の読出し時間より遅れずに読み出
すことが出来るものである。
【００１４】
【実施例】以下に、本発明に係わる半導体記憶装置とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。 （第１の具体例）図１乃至図３は、本発明に係わる半導
体記憶装置とその制御方法の具体例の構造を示す図であ
って、これらの図には、１組のメモリセル１ａに対して
同時に書込みと読出しとを可能にしたマルチポートの半
導体記憶装置において、前記メモリセル１ａへデータを
書込むための入力回路６と、前記メモリセル１ａ内のデ
ータを読み出すための出力回路８と、前記メモリセル１
ａへの書込みアドレスと読出しアドレスとが一致してい
るか否かを検出するアドレスの一致検出回路７と、前記
一致検出回路７がアドレスの一致を検出した時、前記入
力回路６の書込み信号を前記出力回路８に出力せしめる
バイパス回路９と、前記一致検出回路７がアドレスの不
一致を検出した時、読出し制御信号１３を出力した後、
書込み制御信号１１を出力することで、読出しタイミン
グに対して書込みタイミングを遅らせるようにタイミン
グを変える制御信号生成回路１２とで構成した半導体記
憶装置が示され、叉、前記制御信号生成回路１２から出
力される読出し制御信号１３の出力タイミングは、前記
一致検出回路７の検出結果にかかわらず常に一定のタイ
ミングで出力されることを特徴とする半導体記憶装置が
示されている。
【００１５】叉、前記メモリセルアレイ１を挟んで一方
の側１Ａに前記入力回路６が設けられ、他方の側１Ｂに
前記出力回路８がレイアウトされている半導体記憶装置
が示されている。以下に、本発明を更に詳細に説明す
る。図１には、本発明の具体例としてのマルチポートＲ
ＡＭの一例である２ポートＲＡＭの例が示されている。
この２ポートＲＡＭでは、書き込まれたデータを記憶す
るメモリセルアレイ１、入力ポートアドレスバス２より
信号を受け、書込みメモリセルのワードを決定する入力
ポートアドレスデーコーダ３、出力ポートアドレスバス
４より信号を受け、読み出すメモリセルのワードを決定
する出力ポートアドレスデコーダ５、メモリセルに入力
データを書き込む入力回路６、書込みアドレスと読出し
アドレスの２つのポートアドレスの一致したことを検出
する一致検出回路７、書込み信号又はメモリセル１から
の読出し信号の何れかの信号を一致検出回路７の検出信
号７ａのレベルにより後段の回路に伝達するバイパス回
路９、バイパス回路９の信号を受けてデータを出力する
出力回路８、一致検出回路７の検出信号７ａとクロック
信号１０を受けて書込み制御信号１１と読出し制御信号
１３とを生成するタイミング回路１２で構成されてい
る。
【００１６】入力回路６からは入力データが、書込みビ
ット線とその反転信号線を経てメモリセルに伝達され、
同時にメモリセルに対して相対する側のバイパス回路９
にも伝達される。メモリセル１からは読出しビット信号
とその反転信号が出力され、書込み信号同様バイパス回
路９に伝達される。書込みビット線とその反転信号線、
読出しビット線とその反転信号線の４本のビット線は図
１（ｂ）で示すような配置になっている。通常、これら
の配線はメモリセル１つに対して全て同方向に配線され
ており、メモリセルがアレイ状に並んでいるためこれら
の配線もそれに従い長く配線され、且つ、メモリセルの
１つに４本の配線があるため配線間隔も狭い。そのた
め、書込みビット線と読出しビット線の反転信号線との
間と、書込みビット線の反転信号線と読出しビット線と
の間にはカップリング容量が発生しており、同時に信号
が伝達し動作した場合は、各々のビット線の動作が干渉
し動作が遅くなる。タイミング回路１２から出力された
書込み制御信号１１は入力回路６に伝達され、叉、読出
し制御信号１３は出力回路８に各々伝達され、入力ポー
トアドレスバス２で決定されたメモリセル１ａへ入力デ
ータが書き込まれ、叉、出力ポートアドレスバス４で決
定されたメモリセル１ａからデータが読み出される。２
つのポートアドレスが一致した場合は、バイパス回路９
によって入力データが入力回路６から出力回路８に伝達
され、出力回路８より出力され、このデータがメモリセ
ル１ａに書込まれる。一方、２つのポートアドレスが不
一致の場合は、初め、バイパス回路９を経てメモリセル
のデータが入力回路６から出力回路８に伝達され、次
に、書込みアドレスに入力回路６の書込みデータが書込
まれる。
【００１７】本発明に従って設けられたタイミング回路
１２は、２つのポートアドレスが一致したことを検出す
る信号７ａによってタイミングを変化させた書込み制御
信号１１を生成し、この信号１１を入力回路６に伝達
し、入力データをメモリセルアレイ１及びバイパス回路
９に伝達するようにタイミングを制御する。図２を参照
すると、図１のタイミング回路１２は、以下のように構
成されている。即ち、クロック９と検出信号７ａとを入
力とするナンド２１、クロックを入力とするインバータ
２３、インバータ２３で反転させたクロック信号を遅延
させる遅延回路２８、前記ナンド２１の出力信号と遅延
回路２８の出力信号とを入力とするナンド２２で構成さ
れ、ナンド２２の出力信号を書込み制御信号１１として
タイミング回路１２から出力させる。更に、読出し制御
信号１３はクロック信号をバッファ２４を経て生成され
る。
【００１８】図１のメモリセルアレイの一構成要素であ
るメモリセルは、図４のように構成されている。図４に
おいて、インバータ４１の出力はインバータ４２の入力
に、インバータ４２の出力はインバータ４１の入力へと
いうようにラッチ構造となり、データの保持を行ってい
る。Ｎチャンネルトランジスタ４３、４４は各々ドレイ
ン端子の一方を前記ラッチを構成しているインバータ４
１の入力、インバータ４１の出力に各々接続し、他方を
書込みビット線、及びその反転信号線に各々接続してお
り、各々のゲート端子は書込みワード線に接続されてい
る。この書込みワード線によりＮチャンネルトランジス
タ４３，４４のオン、オフが制御され、オン時に書込み
ビット線及びその反転信号線から書込みデータが書き込
まれる。
【００１９】Ｎチャンネルトランジスタ４５、４６は各
々ドレイン端子の一方を前記ラッチを構成しているイン
バータ４２の入力、インバータ４２の出力に各々接続
し、他方を読出しビット線、およびその反転信号線に各
々接続しており、各々のゲート端子は読出しワード線に
接続されている。この読出しワード線によりＮチャンネ
ルトランジスタ４５，４６のオン、オフが制御され、オ
ン時に書込みビット線及びその反転信号線にデータが読
み出される。
【００２０】図１の入力回路６、出力回路８、入力ポー
トアドレスデコーダ３、出力ポートアドレスデコーダ
５、一致検出回路７、バイパス回路９は、当業者にとっ
てよく知られており、また、本発明とは直接関係しない
ので、その詳細な構成は省略する。以下に、本具体例の
動作につき説明する。
【００２１】まず、２つのポートアドレスが一致した場
合の書込み及び読出しの動作ついて説明する。２つのポ
ートアドレスが一致しているため、書込みと読出しは同
一のメモリセルを選択することになる。最初に、入力ポ
ートアドレスと出力ポートアドレスとが一致したことが
一致検出回路７で検出され、この場合、一致であるの
で、検出信号７ａがハイレベルとなる。図２のタイミン
グ回路１２は、検出信号７ａとクロック１０とを受け、
書込み制御信号１１と読出し制御信号１３とを生成す
る。生成される信号のタイミングは、図３に示すよう
に、波形５が書込み制御信号１１で、波形６が読出し制
御信号１３であり、この場合、書込み制御信号１１は読
出し制御信号１３と同じタイミングである。タイミング
回路１２の書込み制御信号１１と読出し制御信号１３の
生成方法は後で詳細に述べる。
【００２２】書込み制御信号１１が入力回路６に伝達さ
れ、入力データが入力回路６を経て書込みビット信号及
びその反転信号線に伝達され、メモリセルに入力され
る。メモリセルに入力された書込みビット信号及びその
反転信号でメモリセル１への書込みが行われる。メモリ
セルに書込みが行われると同時に書込みビット信号及び
その反転信号はメモリセルアレイを挟んで相対する辺ま
で伝達され、バイパス回路９に伝達される。バイパス回
路９は、一致検出回路７より２つのポートアドレスが一
致したというハイレベルの検出信号７ａを既に受けてお
り、書込みビット信号及びその反転信号を出力回路８に
伝達し、読出し制御信号１３により信号を出力する。こ
のように、２つのポートアドレスが一致した場合は、出
力回路８はメモリセル１からの読出しを行うのではな
く、バイパス回路９を介して入力データを入力回路６か
ら出力回路８に伝達し、読出し動作を行うから、通常の
読出しタイミングより遅れることなく読出しを行うこと
が出来る。
【００２３】一方、２つのポートアドレスが不一致の場
合、書込みと読出しは異なるメモリセルを選択すること
となる。この場合、不一致であるため、一致検出回路７
より出力される検出信号７ａはロウレベルとなる。前述
した２つのポートアドレスが一致した時と同様、検出信
号７ａとクロック１０とにより、書込み制御信号１１と
読出し制御信号１３とが生成される。生成される信号の
タイミングは、図３に示すように、波形１１が書込み信
号で波形１２が読出し制御信号であり、書込み制御信号
１１は読出し制御信号１３に対し少し遅れたタイミング
である。一致検出回路７の検出信号７ａがバイパス回路
９に伝達され、バイパス回路９はメモリセル１からのデ
ータを出力回路８に伝達し、読出し制御信号１３により
信号を出力する。書込み動作は、読出し制御信号１３よ
り遅いタイミングで書込み制御信号１１が動作するか
ら、メモリセル１から読出しが終了した時点で書込みデ
ータが書込みビット線及びその反転信号線に伝達され、
書込みが行われる。そのため、読出し中に読出しビット
線が書込みビット線とのカップリング容量による影響を
受けず、通常の読出しより遅れることなく読出しを行う
ことができる。
【００２４】半導体記憶装置の動作は通常、読出しにつ
いては読出し信号を次段のコアマクロに伝達しなければ
ならないため、出来るだけ速い読出し時間が要求される
が、書込みについては同周期内にメモリコア内で書込み
動作が終了していれば問題はなく、書込みタイミングを
後ろにずらすことについては問題ない。次に、図２のタ
イミング回路の動作について、図３のタイミングチャー
トを用いて更に説明する。
【００２５】２つのポートアドレスが一致の場合、検出
信号７ａはハイレベルであるためナンド２１の出力はク
ロックの反転信号が出力される（図３の波形２）。ノー
ド２７はクロックを反転させた信号（図３の波形３）を
遅延させた波形（図３の波形４）を生成する。ノード２
５の信号とノード２７の信号とがナンド論理演算され、
波形５の書込み制御信号１１となる。読出し制御信号１
３はクロックをバッファ２４を経て生成されるため、検
出回路７の検出信号７ａのレベルによる変化はなく、書
込み制御信号１１と同じタイミングで生成される。一
方、２つのポートアドレスが不一致の場合、検出信号7
ａはロウレベルになり、タイミング回路のナンド２１の
出力はクロックのレベルによらずハイレベルとなる（図
３の波形８）。ノード２６の信号波形とノード２７の信
号波形とは２つのポートアドレスが一致した場合と同様
の波形（図３の波形９、波形１０）である。ノード２５
の信号とノード２７の信号とがナンド論理演算され、波
形１１の書込み制御信号１１となる。読出し制御信号１
３は前述したと同様、検出信号７ａによるタイミングの
変化は無く一定である。このように、２つのポートアド
レスが不一致の場合の書込み制御信号１１は、読出し制
御信号１３に対して少し遅れた信号を生成することとな
る。
【００２６】（第２の具体例）本発明の第２の具体例を
図５、図６を用いて説明する。この具体例は、基本的構
成は図１と同じであるが、タイミング回路について更に
工夫している。その構成を図５に示す。図５において、
遅延回路２８にクロック９を入力し、クロック９と遅延
回路２８の出力信号とをナンド回路５２に入力し、この
ナンド回路５２から書込み制御信号１１を得るように構
成しており、このように構成することで、クロックがハ
イレベルからロウレベルに立ち下がった直後、ただちに
書込み制御信号１１のレベルもハイレベルからロウレベ
ルに立ち下げることができるから、動作周波数を更に大
きくすることができるという効果が得られる。
【００２７】従って、このタイミング回路を用いた書込
み制御信号の動作のタイミングチャートは図６のように
なる。 （第３の具体例）本発明の第３の具体例を図７、図８を
用いて説明する。上記各具体例では、読出し制御信号の
タイミングは２つのポートアドレスが一致か否かによら
ず一定で、書込み制御信号のタイミングを変化させてい
たが、書込み制御信号のタイミングを一定にし、読出し
制御信号のタイミングを２つのポートアドレスの一致、
不一致により変化させるように制御しても良い。
【００２８】そのためのタイミング回路の回路図を図７
に、各波形のタイミング図を図８に示す。この回路で
は、クロック９はバッファ７１に導かれ、その出力信号
は、ナンド回路７３に入力され、更に、検出信号７ａは
インバータ７２に導かれ、その出力信号は、ナンド回路
７３に入力される。
【００２９】バッファ７１の出力信号は、遅延回路２８
に入力され、バッファ７１の出力信号と遅延回路２８の
出力信号とがナンド回路７５に入力される。そして、ナ
ンド回路７３の出力信号とナンド回路７５の出力信号と
がナンド回路７４に入力され、ナンド回路７４から読出
し制御信号が生成される。従って、書込み制御信号をバ
ッファ７１により図８の波形８５、９１に示すようにあ
らかじめ遅らせたタイミングに固定している。なお、こ
れらの波形８５，９１は同じタイミングである。２つの
ポートアドレスが一致した場合、図８の波形８５の書込
み制御信号と同じタイミングの読出し制御信号（図８の
波形８６）で出力回路８を制御してデータを読出し、２
つのポートアドレスが不一致の場合、図８の波形９１の
書込み制御信号より早いタイミングの読出し制御信号
（図８の波形９２）で読出しを行う。このような構成に
より２つのポートアドレスが不一致の場合は書込みビッ
ト線のカップリング容量の影響を受けずに、しかも、通
常より早いタイミングでデータを出力することができ、
より高速の動作が実現出来る。
【００３０】
【発明の効果】このように、本発明の半導体記憶装置
は、タイミング回路によって書込み制御信号のタイミン
グを調整しているので、２つのポートアドレスが不一致
の場合で、一つのメモリセルに書込みを行いながら別の
メモリセルから読出しを行う場合、書込みデータを書込
みビット線に伝達するタイミングを遅らせることによ
り、書込みデータの干渉を受けることなく通常の読出し
時間より遅れずにデータを読み出すことが出来る。
【００３１】また、２つのポートアドレスが一致した場
合、書込みのデータを読出しと同じタイミングで書込み
ビット線に伝達し、更に、バイパス回路を経て出力回路
に伝達することにより、通常の読出し時間より遅れるこ
となく読み出すことが出来る。従って、２つのポートの
アドレスが一致の場合も不一致の場合も通常の読出し時
間より遅れることなく、データを読み出すことが出来
る。
【００３２】従来の回路の場合、２つのポートアドレス
が一致した場合の読出し時間が２．１ｎｓで、２つのポ
ートアドレスが不一致の場合の読出し時間が２．７ｎｓ
であったが、本発明の回路にした場合、２つのポートア
ドレスが一致した場合のアクセスタイムが２．１ｎｓ、
２つのポートアドレスが不一致の場合のアクセスタイム
が２．２ｎｓと、約２割の遅延増加を防ぐことが出来
る。
【００３３】更には、本発明の半導体記憶装置では、隣
合う書込みビット線と読出しビット線のカップリング容
量が影響しない構成であるため、更なる配線間の微細化
が可能になりチップ面積も小さくできるという優れた効
果をも有する。
【図面の簡単な説明】
【図１】本発明に係わる半導体記憶装置のブロック図で
ある。
【図２】第１の具体例のタイミング回路である。
【図３】第１の具体例のタイミング回路のタイミングチ
ャートである。
【図４】メモリセルの回路図である。
【図５】第２の具体例のタイミング回路である。
【図６】第２の具体例のタイミング回路のタイミングチ
ャートである。
【図７】第３の具体例のタイミング回路である。
【図８】第３の具体例のタイミング回路のタイミングチ
ャートである。
【図９】従来の半導体記憶装置のブロック図である。
【図１０】従来の他の半導体記憶装置のブロック図であ
る。
【図１１】図１０の従来の半導体記憶装置のタイミング
チャートである。
【図１２】図９の従来の半導体記憶装置のタイミングチ
ャートである。
【符号の説明】
１ メモリセルアレイ ２ 入力ポートアドレスバス ３ 入力ポートアドレスデコーダ ４ 出力ポートアドレスバス ５ 出力ポートアドレスデコーダ ６ 入力回路 ７ 一致検出回路 ７ａ 検出信号 ８ 出力回路 ９ バイパス回路 １０ クロック １１ 書込み制御信号 １２ タイミング回路（制御信号生成回路） １３ 読出し制御信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 １組のメモリセルに対して同時に書込み
    と読出しとを可能にしたマルチポートの半導体記憶装置
    において、 前記メモリセルへデータを書込むための入力回路と、 前記メモリセル内のデータを読み出すための出力回路
    と、 前記メモリセルへの書込みアドレスと読出しアドレスと
    が一致しているか否かを検出するアドレスの一致検出回
    路と、 前記一致検出回路がアドレスの一致を検出した時、前記
    入力回路の書込み信号を前記出力回路に出力せしめるバ
    イパス回路と、 前記一致検出回路がアドレスの不一致を検出した時、読
    出し制御信号を出力した後、書込み制御信号を出力する
    ことで、読出しタイミングに対して書込みタイミングを
    遅らせるようにタイミングを変える制御信号生成回路
    と、で構成したことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記制御信号生成回路から出力される読
    出し制御信号の出力タイミングは、前記一致検出回路の
    検出結果にかかわらず常に一定のタイミングで出力され
    ることを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記制御信号生成回路から出力される書
    込み制御信号の出力タイミングは、前記一致検出回路の
    検出結果にかかわらず常に一定のタイミングで出力され
    ることを特徴とする請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記メモリセルアレイを挟んで一方の側
    に前記入力回路が設けられ、他方の側に前記出力回路が
    レイアウトされていることを特徴とする請求項１乃至３
    の何れかに記載の半導体記憶装置。
  5. 【請求項５】 １組のメモリセルに対して同時に書込み
    と読出しとを可能にしたマルチポートの半導体記憶装置
    の制御方法であって、 前記メモリセルへの書込みアドレスと読出しアドレスと
    が一致しているか否かを検出するアドレスの一致検出回
    路を備え、この一致検出回路がアドレスの一致を検出し
    た時、入力回路の書込み信号を出力回路にバイパスする
    ように制御すると共に、前記一致検出回路がアドレスの
    不一致を検出した時、読出しタイミングに対して、書込
    みタイミングを遅らせるようにタイミングを変えること
    を特徴とする半導体記憶装置の制御方法。
  6. 【請求項６】 １組のメモリセルに対して同時に書込み
    と読出しとを可能にしたマルチポートの半導体記憶装置
    の制御方法であって、 前記メモリセルの書込みアドレスと読出しアドレスとが
    一致しているか否かを検出するアドレスの一致検出回路
    を備え、この一致検出回路がアドレスの一致を検出した
    時、入力回路の書込み信号を出力回路にバイパスするよ
    うに制御すると共に、前記一致検出回路がアドレスの不
    一致を検出した時、書込みタイミングに対して、読出し
    タイミングを早めるようにタイミングを変えることを特
    徴とする半導体記憶装置の制御方法。
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