KR20030078336A - 디디알/에스디알 공용 리페어 회로 - Google Patents
디디알/에스디알 공용 리페어 회로 Download PDFInfo
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Abstract
본 발명의 디디알/에스디알 공용 리페어 회로는, DDR에서의 컬럼(Y fuse) 출력 및 컬럼 어드레스 비교에 있어서, 우수와 기수를 나눔으로써, 단일 데이터 율(SINGLE DATA RATE ; SDR) 모드와 이중 데이터 율(DOUBLE DATA RATE ; DDR) 모드를 겸용하는 디디알/에스디알 공용 리페어 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제1 퓨즈부; 복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제2 퓨즈부; 복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제1 외부 어드레스 우수 신호에 의해 비교 연산을 수행하는 제1 비교부; 복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 외부 어드레스 신호에 의해 비교 연산을 수행하는 제2 비교부; 및 상기 제1 비교부 및 상기 제2 비교부에서 출력한 복수개의 신호를 입력받고, 상기 복수개의 신호에 의해 복수개의 리페어 신호를 생성하여 출력하는 리페어 신호 생성부를 포함한다.
Description
본 발명은 반도체 메모리 리페어 회로에 관한 것으로서, 특히 단일 데이터 율(SINGLE DATA RATE ; SDR) 모드와 이중 데이터 율(DOUBLE DATA RATE ; DDR) 모드를 겸용하는 디디알/에스디알 공용 리페어 회로에 관한 것이다.
일반적으로, 컴퓨터 시스템은 주어진 작업들에 대한 명령들을 실행하기 위한 중앙 처리 장치(CPU)와, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 주 메모리를 가지고 있다. 그러므로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도를 향상시키는 것과 CPU가 대기 시간없이 동작하여 주 메모리로의 억세스 시간이 가능한 한 짧게 만드는 것이 요구된다. 이와 같은 요구에 의하여 시스템 클락의 제어를 받아 동작하여 주 메모리로의 억세스 시간이 매우 짧은 동기식디램(SDRAM)이 출현하게 되었다.
통상적으로 SDRAM은 시스템 클락의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어된다. 시스템 클락의 천이에의한 펄스 신호 발생 방식은 SDR 모드와 DDR 모드로 나눈다. SDR 모드는 시스템 클락이 '하이(HIGH)에서 로우(LOW)로' 또는 '로우(LOW)에서 하이(HIGH)로' 중의 한 가지 방향의 천이에 대해서만 펄스 신호를 발생시켜 DRAM 소자가 동작하도록하는 방식이다. 그리고 DDR 모드는 시스템 클락이 '하이(HIGH)에서 로우(LOW)로' 또는 '로우(LOW)에서 하이(HIGH)로'의양쪽 방향의 천이 모두에 대하여, 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는방식이다.
DDR 모드는 데이터의 출력 또는 입력 동작이 수행되므로 넓은 동작 가능 주파수(BAND WIDTH) 특성을 가진다. 그러므로DDR 모드는 초고속 SDRAM의 구현을 위해서는 매우 큰 장점을 지닌다. 그러나 DDR 모드를 칩 상에 구현하는 데는 설계의면적이 증가하는 문제점이 발생한다. 즉, 우선 DDR 모드는 SDR 모드에 비하여 2배의 데이터를 입출력하므로 데이터선의 수가 2배로 된다. 따라서 칩의 크기의 증가는 필연적 수반한다. 그리고 DDR 모드에서는 SDR 모드에 비하여 입력과 출력시에 데이터와 클락간의 셋-업 시간(set-up time), 데이터 유지 시간(hold time)이 크게 감소하므로, 외부 클락를 지연시키는 보조 회로들이 필수적이다. 이러한 요인들도 메모리 칩의 크기를 증가시키는 요인이 된다. 따라서 통상적인 설계 방식에 있어서는 초고속 시스템에 요구되는 메모리 소자에 대해서는 DDR 모드를 채용하는 반면, 그렇지 않는 메모리 소자에대해서는 SDR 모드를 채용한다. 그러나 현재에 이르러 한칩에 상술한 두가지 모드를 모두 구현하여 간단한 신호 하나로 칩을 구분할 수 있게 되었고, 내부의 중요 회로도 여기에 맞추어 변화하게 되었다. 또한, 칩의 용량이 커지면서 테스트 장비의 기억 가능한 용량을 넘어서게 되어 내부적인 데이터 압축을 실시해서 테스트를 하게 되었는데, 이 경우에 SDR에서는 I/O의 구분이 모호해지고 DDR의 경우는 기수와 우수의 구분이 모호해지게 되므로, 대개, SDR에서는 I/O의 구분이 미약한 압축 데이터 테스트를 하고 있으며, DDR의 경우는 기수와 우수의 구분이 미약한 테스트를 수행하고 있다.
도 1은 종래의 리페어 회로를 나타낸 블록도로서, 이러한 종래의 리페어 회로는, 퓨즈부(110), 비교부(120), 제1 NAND 게이트(131), 제2 NAND 게이트(132), 제1 인버터(141), 제2 인버터(142) 및 제3 NAND 게이트(150)를 포함한다.
복수개의 퓨즈 회로(111, 112, 113 및 114)를 구비하고, 복수개의 퓨즈 회로(111, 112, 113 및 114)는 리페어 어드레스(Repair Address)를 출력하는 퓨즈부(110); 복수개의 비교기(121, 122, 123 및 124)를 구비하고, 복수개의 비교기(121, 122, 123 및 124)는 퓨즈부(110)에서 입력받은 리페어 어드레스(Repair Address)와 외부에서 입력받은 외부 어드레스에 의해 비교 연산을 수행하고, 그 결과값을 출력하는 비교부(120); 복수개의 비교기(121 및 122)에서 입력받은 신호에 의해 NAND 연산을 수행하고, 그 결과값을 출력하는 제1 NAND 게이트(131); 복수개의 비교기(123 및 124)에서 입력받은 신호에 의해 NAND 연산을 수행하고, 그 결과값을 출력하는 제2 NAND 게이트(132); 제1 NAND 게이트(131)에서 입력받은 신호를 반전하여 출력하는 제1 인버터(141); 제2 NAND 게이트(132)에서 입력받은 신호를 반전하여 출력하는 제2 인버터(142); 및 제1 인버터(141)에서 입력받은 신호 및 제2 인버터(142)에서 입력받은 신호에 의해 NAND 연산을 수행하고, 그 결과값을 출력하는 제3 NAND 게이트(150)를 포함한다.
상술한 종래의 리페어 회로에서는, DDR의 컬럼 리페어 수행에 있어서, 기수(odd)와 우수(even)를 따로 리페어하는 방식을 사용하고 있는데, 이는 최하위 비트를 인지하여 기수와 우수를 구분하고, 이러한 최하위 비트를 컬럼 디코딩에 사용하지 않음으로써, 동시에 인에이블시켜 처리할 수 있는 방식이나, SDR과 DDR을 한 칩에 구현하게 되면, SDR에 있어서는 한번에 두개의 데이터를 내보내는 반면,DDR에 있어서는 네개의 데이터를 내보내는 데, 이 때 순서를 결정함에 있어서 최하위 비트에 따라 순서를 결정하므로, SDR에 있어서 사용하기 어려운 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 DDR에서의 컬럼(Y fuse) 출력 및 컬럼 어드레스 비교에 있어서, 우수와 기수를 나눔으로써, 단일 데이터 율(SINGLE DATA RATE ; SDR) 모드와 이중 데이터 율(DOUBLE DATA RATE ; DDR) 모드를 겸용하는 디디알/에스디알 공용 리페어 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 리페어 회로를 나타낸 블록도,
도 2는 본 발명의 일 실시예에 의한 디디알/에스디알 공용 리페어 회로를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 의한 디디알/에스디알 공용 리페어 회로 내에 장착된 비교기를 나타낸 회로도,
도 4는 본 발명의 또 다른 일 실시예에 의한 디디알/에스디알 공용 리페어 회로 내에 장착된 비교기(400)를 나타낸 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
210 : 제1 퓨즈부
220 : 제2 퓨즈부
230 : 제1 비교부
240 : 제2 비교부
250 : 리페어 신호 생성부
상기 목적을 달성하기 위하여 본 발명의 디디알/에스디알 공용 리페어 회로는, 복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제1 퓨즈부; 복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제2 퓨즈부; 복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제1 외부 어드레스 우수 신호에 의해 비교 연산을 수행하는 제1 비교부; 복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 외부 어드레스 신호에 의해 비교 연산을 수행하는 제2 비교부; 및 상기 제1 비교부 및 상기 제2 비교부에서 출력한 복수개의 신호를 입력받고, 상기 복수개의 신호에의해 복수개의 리페어 신호를 생성하여 출력하는 리페어 신호 생성부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 일 실시예에 의한 디디알/에스디알 공용 리페어 회로를 나타낸 블록도로서, 본 발명의 디디알/에스디알 공용 리페어 회로는, 제1 퓨즈부(210), 제2 퓨즈부(220), 제1 비교부(230), 제2 비교부(240), 리페어 신호 생성부(250)를 포함한다.
제1 퓨즈부(210)는, 복수개의 퓨즈 회로(211 및 212)를 구비하고, 상기 퓨즈 회로(211)는 리페어 어드레스 신호를 생성하여 후술하는 제1 비교부(230) 내에 장착된 복수개의 비교기(231 및 232)에 출력하며, 상기 퓨즈 회로(212)는 리페어 어드레스 신호를 생성하여 후술하는 제1 비교부(230) 내에 장착된 복수개의 비교기(233 및 234)에 출력하는 역할을 한다.
또한, 제2 퓨즈부(220)는, 복수개의 퓨즈 회로(221~227)를 구비하고, 상기 각각의 퓨즈 회로(221~227)는, 리페어 어드레스 신호를 생성하여 후술하는 제2 비교부(240) 내에 장착된 복수개의 비교기(241~247)에 각각 출력하는 역할을 한다.
한편, 제1 비교부(230)는, 복수개의 비교기(231~234)를 구비하고, 상기 비교기(231)는, 상기 퓨즈 회로(211)에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제1 외부 어드레스 우수 신호에 의해 비교 연산을 수행하고, 그 결과값을후술하는 리페어 신호 생성부(250)로 출력하며, 상기 비교기(232)는, 상기 퓨즈 회로(211)에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제1 외부 어드레스 기수 신호에 의해 비교 연산을 수행하고, 그 결과값을 후술하는 리페어 신호 생성부(250)로 출력하며, 상기 비교기(233)는, 상기 퓨즈 회로(212)에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제2 외부 어드레스 우수 신호에 의해 비교 연산을 수행하고, 그 결과값을 후술하는 리페어 신호 생성부(250)로 출력하며, 상기 비교기(234)는, 상기 퓨즈 회로(212)에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제2 외부 어드레스 기수 신호에 의해 비교 연산을 수행하고, 그 결과값을 후술하는 리페어 신호 생성부(250)로 출력하는 역할을 한다. 여기서, 상기 제1 비교부(230)는 컬럼(Column) 방향의 비교 동작을 수행한다.
또한, 제2 비교부(240)는, 복수개의 비교기(241~247)를 구비하고, 상기 각각의 비교기(241~247)는, 상기 각각의 퓨즈 회로(221~227)에서 입력받은 리페어 어드레스 및 외부에서 입력받은 외부 어드레스 신호에 의해 비교 연산을 수행하고, 그 결과값을 후술하는 리페어 신호 생성부(250)에 출력하는 역할을 한다. 여기서, 상기 제2 비교부(240)는, 로오(Row) 방향의 비교 동작을 수행한다.
한편, 리페어 신호 생성부(250)는, 상기 제1 비교부(230) 및 상기 제2 비교부(240)에서 출력한 복수개의 신호를 입력받고, 상기 복수개의 신호에 의해 복수개의 리페어 신호를 생성하여 출력하는 역할을 한다. 여기서, 상기 리페어 신호 생성부(250)는 복수개의 게이트를 포함하는데, 먼저, 상기 리페어 신호 생성부(250) 내에 장착된 제1 NAND 게이트(251)는, 복수개의 비교기(231, 233 및 241)에서 출력한신호를 가지고 NAND 연산을 수행한 후, 그 결과값을 후술하는 제1 NOR 게이트(255)에 출력하는 역할을 한다.
또한, 상기 리페어 신호 생성부(250) 내에 장착된 제2 NAND 게이트(252)는, 복수개의 비교기(232, 234 및 241)에서 출력한 신호를 가지고 NAND 연산을 수행한 후, 그 결과값을 후술하는 제2 NOR 게이트(256)에 출력하는 역할을 한다.
한편, 상기 리페어 신호 생성부(250) 내에 장착된 제3 NAND 게이트(253)는, 복수개의 비교기(242, 243 및 244)에서 출력한 신호를 가지고 NAND 연산을 수행한 후, 그 결과값을 후술하는 제1 NOR 게이트(255) 및 후술하는 제2 NOR 게이트(256)에 출력하는 역할을 한다.
또한, 상기 리페어 신호 생성부(250) 내에 장착된 제4 NAND 게이트(254)는, 복수개의 비교기(245, 246 및 247)에서 출력한 신호를 가지고 NAND 연산을 수행한 후, 그 결과값을 후술하는 제1 NOR 게이트(255) 및 후술하는 제2 NOR 게이트(256)에 출력하는 역할을 한다.
한편, 상기 리페어 신호 생성부(250) 내에 장착된 제1 NOR 게이트(255)는, 상기 제1 NAND 게이트(251), 상기 제3 NAND 게이트(253) 및 상기 제4 NAND 게이트(254)에서 출력한 신호를 이용하여 NOR 연산을 수행한 후, 그 결과값을 외부로 출력하는 역할을 한다.
또한, 상기 리페어 신호 생성부(250) 내에 장착된 제2 NOR 게이트(256)는, 상기 제2 NAND 게이트(252), 상기 제3 NAND 게이트(253) 및 상기 제4 NAND 게이트(254)에서 출력한 신호를 이용하여 NOR 연산을 수행한 후, 그 결과값을 외부로 출력하는 역할을 한다.
도 3은 본 발명의 다른 일 실시예에 의한 디디알/에스디알 공용 리페어 회로 내에 장착된 비교기(300)를 나타낸 회로도로서, 도 2의 비교기(231~234 및 241~247)를 대체하여 장착될 수 있으며, 차이점은 비교기에 컬럼 어드레스의 입력을 로오 어드레스의 입력과 구분하는 Y 퓨즈 인에이블 신호 입력 단자를 부가한 것으로, 이에 관하여 설명하면 아래와 같다.
제3 NOR 게이트(301)는, 상기 제1 퓨즈부(210) 또는 상기 제2 퓨즈부(220) 중 어느 한 장치에서 입력받는 신호 및 외부(도시되지 않음)에서 입력받는 Y 퓨즈 인에이블 신호를 가지고 NOR 연산을 수행하고, 그 결과 생성된 신호를 출력하는 역할을 한다.
또한, 제1 인버터(302)는, 외부 어드레스 신호를 입력받아 이를 반전하여 출력하는 역할을 한다.
한편, 제4 NOR 게이트(303)는, 상기 제3 NOR 게이트(301)에서 입력받은 신호 및 외부(도시되지 않음)에서 입력받는 Y 퓨즈 인에이블 신호를 가지고 NOR 연산을 수행하고, 그 결과 생성된 신호를 출력하는 역할을 한다.
또한, 제2 인버터(304)는, 상기 제3 NOR 게이트(301)에서 입력받은 신호를 반전하여 출력하는 역할을 한다.
한편, 제3 인버터(305)는, 상기 제3 NOR 게이트(303)에서 입력받은 신호를 반전하여 출력하는 역할을 한다.
또한, 제1 NMOS 트랜지스터(306)는, 게이트 단자로 상기 제3 NOR 게이트(301)에서 신호를 입력받는다.
한편, 제1 PMOS 트랜지스터(307)는, 소스 단자는 상기 제1 NMOS 트랜지스터(306)의 드레인 단자와 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터(306)의 소스 단자와 연결되며, 게이트 단자로 상기 제2 인버터(304)에서 출력한 신호를 입력받는다.
또한, 제2 NMOS 트랜지스터(308)는, 소스 단자는 접지되고, 게이트 단자로 상기 제1 인버터(302)에서 출력한 신호를 입력받는다.
한편, 제3 NMOS 트랜지스터(309)는, 소스 단자는 상기 제2 NMOS 트랜지스터(308)의 드레인 단자에 연결되고, 드레인 단자는 외부 출력 단자에 연결되며, 게이트 단자로 상기 제4 NOR 게이트(303)에서 출력한 신호를 입력받는다.
또한, 제2 PMOS 트랜지스터(310)는, 드레인 단자는 상기 외부 출력 단자에 연결되고, 게이트 단자로 상기 제3 인버터(305)에서 출력한 신호를 입력받는다.
한편, 제3 PMOS 트랜지스터(311)는, 드레인 단자는 상기 제2 PMOS 트랜지스터(310)의 소스 단자에 연결되고, 소스 단자는 전원 전압에 연결되며, 게이트 단자로 상기 제1 인버터(302)에서 출력한 신호를 입력받는다.
또한, 제4 NMOS 트랜지스터(312)는, 소스 단자는 접지되고, 드레인 단자는 상기 외부 출력 단자에 연결되며, 게이트 단자로 상기 Y 퓨즈 인에이블 신호를 입력받는다.
도 4는 본 발명의 또 다른 일 실시예에 의한 디디알/에스디알 공용 리페어 회로 내에 장착된 비교기(400)를 나타낸 회로도로서, 도 3의 비교기의 Y 퓨즈 인에이블 신호 입력 단자를 통하여 디디알/에스디알 구분 신호가 입력되고, 그에 따라 출력단에 NMOS 트랜지스터가 없는 것이 다르다.
제4 인버터(401)는, 디디알/에스디알 구분 신호를 입력받아 반전하여 출력하는 역할을 한다.
그 밖에, 도 3과 동일한 부분(A)은 편의상 설명을 생략하기로 한다.
본 발명의 디디알/에스디알 공용 리페어 회로의 동작에 관해서는 다음과 같다.
컬럼 방향의 수행에 있어서는, 제1 퓨즈부(210)에서 리페어 어드레스 신호를 생성하면 기수와 우수로 나뉘어져 제1 비교부(230) 내에 장착된 비교기(231~234)로 각각 입력된다. 또한 외부 어드레스 신호도 마찬가지로 종래에 디코딩 과정에서 무시되었던 최하위 비트를 고려하여 기수와 우수로 나뉘어져 제1 비교부(230) 내에 장착된 비교기(231~234)로 각각 입력된다. 이후에, 제1 비교부(230)에서 생성된 신호를 입력받은 리페어 신호 생성부(250)를 통하여 리페어 신호가 생성되어 출력된다. 다음에, 시스템은 이 리페어 신호를 통하여 불량셀 여부를 인식하게 된다. 로오 방향의 수행은 종래의 리페어 회로와 기능적으로 동일한 수행을 하게 된다.
즉, 디디알에서 기수와 우수를 나누어 리페어 과정을 수행하더라도 퓨즈 회로에서 나오는 신호를 분리함으로써, 최하위 비트에 의한 데이터 순서로 출력되는에스디알에 있어서도 동일한 리페어 장치를 사용할 수 있게 되는 것이다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, DDR에서의 컬럼(Y fuse) 출력 및 컬럼 어드레스 비교에 있어서, 우수와 기수를 나눔으로써, 단일 데이터 율(SINGLE DATA RATE ; SDR) 모드와 이중 데이터 율(DOUBLE DATA RATE ; DDR) 모드 겸용으로 사용할 수 있는 이점이 있다.
Claims (6)
- 복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제1 퓨즈부;복수개의 퓨즈 회로를 구비하고, 상기 각각의 퓨즈 회로는 리페어 어드레스 신호를 생성하여 출력하는 제2 퓨즈부;복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 제1 외부 어드레스 우수 신호에 의해 비교 연산을 수행하는 제1 비교부;복수개의 비교기를 구비하고, 상기 각각의 비교기는 상기 각각의 퓨즈 회로에서 입력받은 리페어 어드레스 신호 및 외부에서 입력받은 외부 어드레스 신호에 의해 비교 연산을 수행하는 제2 비교부; 및상기 제1 비교부 및 상기 제2 비교부에서 출력한 복수개의 신호를 입력받고, 상기 복수개의 신호에 의해 복수개의 리페어 신호를 생성하여 출력하는 리페어 신호 생성부를 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
- 제1항에 있어서, 상기 리페어 신호 생성부는,상기 복수개의 비교기 중 세 개의 비교기에서 출력한 신호를 가지고 NAND 연산을 수행하는 제1 NAND 게이트;상기 복수개의 비교기 중 세 개의 비교기에서 출력한 신호를 가지고 NAND 연산을 수행하는 제2 NAND 게이트;상기 복수개의 비교기 중 세 개의 비교기에서 출력한 신호를 가지고 NAND 연산을 수행하는 제3 NAND 게이트;복수개의 비교기 중 세 개의 비교기에서 출력한 신호를 가지고 NAND 연산을 수행하는 제4 NAND 게이트;상기 제1 NAND 게이트, 상기 제3 NAND 게이트 및 상기 제4 NAND 게이트에서 출력한 신호를 이용하여 NOR 연산을 수행하고, 그 결과값을 출력하는 제1 NOR 게이트; 및상기 제2 NAND 게이트, 상기 제3 NAND 게이트 및 상기 제4 NAND 게이트에서 출력한 신호를 이용하여 NOR 연산을 수행하고, 그 결과값을 외부로 출력하는 제2 NOR 게이트를 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
- 제1항에 있어서, 상기 비교기는,상기 제1 퓨즈부 또는 상기 제2 퓨즈부 중 어느 한 장치에서 입력받는 신호 및 외부에서 입력받는 Y 퓨즈 인에이블 신호를 가지고 NOR 연산을 수행하는 제3 NOR 게이트;외부 어드레스 신호를 입력받아 이를 반전하는 제1 인버터;상기 제3 NOR 게이트에서 입력받은 신호 및 외부에서 입력받는 Y 퓨즈 인에이블 신호를 가지고 NOR 연산을 수행하는 제4 NOR 게이트;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제2 인버터;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제3 인버터;게이트 단자로 상기 제3 NOR 게이트에서 신호를 입력받는 제1 NMOS 트랜지스터;소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자와 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자와 연결되며, 게이트 단자로 상기 제2 인버터에서 출력한 신호를 입력받는 제1 PMOS 트랜지스터;소스 단자는 접지되고, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제2 NMOS 트랜지스터;소스 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 외부 출력 단자에 연결되며, 게이트 단자로 상기 제4 NOR 게이트에서 출력한 신호를 입력받는 제3 NMOS 트랜지스터;드레인 단자는 상기 외부 출력 단자에 연결되고, 게이트 단자로 상기 제3 인버터에서 출력한 신호를 입력받는 제2 PMOS 트랜지스터;드레인 단자는 상기 제2 PMOS 트랜지스터의 소스 단자에 연결되고, 소스 단자는 전원 전압에 연결되며, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제3 PMOS 트랜지스터; 및소스 단자는 접지되고, 드레인 단자는 상기 외부 출력 단자에 연결되며, 게이트 단자로 상기 Y 퓨즈 인에이블 신호를 입력받는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
- 제1항에 있어서, 상기 비교기는,디디알/에스디알 구분 신호를 입력받아 반전하여 출력하는 제4 인버터;상기 디디알/에스디알 구분 신호를 입력받고, 비교 동작을 수행한 후 외부 출력 단자로 리페어 신호를 출력하는 제1 비교 수단;상기 제4 인버터에서 출력한 신호를 입력받고, 비교 동작을 수행한 후 외부 출력 단자로 리페어 신호를 출력하는 제2 비교 수단을 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
- 제4항에 있어서, 상기 제1 비교 수단은,상기 제1 퓨즈부 또는 상기 제2 퓨즈부 중 어느 한 장치에서 입력받는 신호 및 외부에서 입력받는 디디알/에스디알 구분 신호를 가지고 NOR 연산을 수행하는 제3 NOR 게이트;외부 어드레스 신호를 입력받아 이를 반전하는 제1 인버터;상기 제3 NOR 게이트에서 입력받은 신호 및 외부에서 입력받는 디디알/에스디알 구분 신호를 가지고 NOR 연산을 수행하는 제4 NOR 게이트;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제2 인버터;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제3 인버터;게이트 단자로 상기 제3 NOR 게이트에서 신호를 입력받는 제1 NMOS 트랜지스터;소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자와 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자와 연결되며, 게이트 단자로 상기 제2 인버터에서 출력한 신호를 입력받는 제1 PMOS 트랜지스터;소스 단자는 접지되고, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제2 NMOS 트랜지스터;소스 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 외부 출력 단자에 연결되며, 게이트 단자로 상기 제4 NOR 게이트에서 출력한 신호를 입력받는 제3 NMOS 트랜지스터;드레인 단자는 상기 외부 출력 단자에 연결되고, 게이트 단자로 상기 제3 인버터에서 출력한 신호를 입력받는 제2 PMOS 트랜지스터; 및드레인 단자는 상기 제2 PMOS 트랜지스터의 소스 단자에 연결되고, 소스 단자는 전원 전압에 연결되며, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
- 제4항에 있어서, 상기 제2 비교 수단은,상기 제1 퓨즈부 또는 상기 제2 퓨즈부 중 어느 한 장치에서 입력받는 신호 및 상기 제4 인버터에서 출력한 신호를 가지고 NOR 연산을 수행하는 제3 NOR 게이트;외부 어드레스 신호를 입력받아 이를 반전하는 제1 인버터;상기 제3 NOR 게이트에서 입력받은 신호 및 상기 제4 인버터에서 출력한 신호를 가지고 NOR 연산을 수행하는 제4 NOR 게이트;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제2 인버터;상기 제3 NOR 게이트에서 입력받은 신호를 반전하는 제3 인버터;게이트 단자로 상기 제3 NOR 게이트에서 신호를 입력받는 제1 NMOS 트랜지스터;소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자와 연결되고, 드레인 단자는 상기 제1 NMOS 트랜지스터의 소스 단자와 연결되며, 게이트 단자로 상기 제2 인버터에서 출력한 신호를 입력받는 제1 PMOS 트랜지스터;소스 단자는 접지되고, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제2 NMOS 트랜지스터;소스 단자는 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되고, 드레인 단자는 외부 출력 단자에 연결되며, 게이트 단자로 상기 제4 NOR 게이트에서 출력한 신호를 입력받는 제3 NMOS 트랜지스터;드레인 단자는 상기 외부 출력 단자에 연결되고, 게이트 단자로 상기 제3 인버터에서 출력한 신호를 입력받는 제2 PMOS 트랜지스터; 및드레인 단자는 상기 제2 PMOS 트랜지스터의 소스 단자에 연결되고, 소스 단자는 전원 전압에 연결되며, 게이트 단자로 상기 제1 인버터에서 출력한 신호를 입력받는 제3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 디디알/에스디알 공용 리페어 회로.
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|---|---|---|---|
| KR1020020017318A KR20030078336A (ko) | 2002-03-29 | 2002-03-29 | 디디알/에스디알 공용 리페어 회로 |
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|---|---|---|---|
| KR1020020017318A KR20030078336A (ko) | 2002-03-29 | 2002-03-29 | 디디알/에스디알 공용 리페어 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030078336A true KR20030078336A (ko) | 2003-10-08 |
Family
ID=32377147
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|---|---|---|---|
| KR1020020017318A KR20030078336A (ko) | 2002-03-29 | 2002-03-29 | 디디알/에스디알 공용 리페어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030078336A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695286B1 (ko) * | 2005-10-06 | 2007-03-16 | 주식회사 하이닉스반도체 | 반도체 메모리의 어드레스 제어장치 및 방법 |
| US9384808B2 (en) | 2012-12-17 | 2016-07-05 | SK Hynix Inc. | Address input circuit of semiconductor apparatus |
-
2002
- 2002-03-29 KR KR1020020017318A patent/KR20030078336A/ko not_active Application Discontinuation
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|---|---|---|---|---|
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Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20020329 |
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| PG1501 | Laying open of application | ||
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