JPH01178193A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01178193A
JPH01178193A JP63001659A JP165988A JPH01178193A JP H01178193 A JPH01178193 A JP H01178193A JP 63001659 A JP63001659 A JP 63001659A JP 165988 A JP165988 A JP 165988A JP H01178193 A JPH01178193 A JP H01178193A
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JP
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port
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JP63001659A
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Akira Yamaguchi
明 山口
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野〉 この発明はデータの書込み、読出しが可能なランダムア
クセス方式の半導体記憶装置に係り、特にデータの書込
み、読出しを複数ボートで独立に行なうことができる半
導体記憶装置に関する。
（従来の技術） データの書込み、読出しを例えば２ポートで独立に行な
うことができるランダムアクセス方式の半導体記憶装置
は２ボ一トＲＡＭとして知られている。第７図はこのよ
うな２ポ一トＲＡＭで使用される１個のメモリセルの回
路図である。図において、入出力端子間が逆並列接続さ
れた２個のインバータ回路によって１ビットの相補デー
タを保持するフリップフロップ回路５１が構成されてい
る。
相補データのそれぞれが保持されるノードＮ１、Ｎ２に
はそれぞれ２個のＭＯＳ）ランジスタ５２．５３及び５
４．５５それぞれの一端が接続されている。
上記トランジスタ５２の他端は２組のビット線対ＢＬＯ
，ＢＬＱ、ＢＬＩ、ＢＬＩのうち一方の組の一方のビッ
ト線ＢＬＯに、トランジスタ５４の他端は他方のビット
線ＢＬＯにそれぞれ接続されており、トランジスタ５３
の他端は他方の組の一方のビット線ＢＬＩに、トランジ
スタ５５の他端は他方のビット線ＢＬＩにそれぞれ接続
されている。また、上記トランジスタ５２．５４のゲー
トは２組のワード線ＷＬＯ，ＷＬＩのうち一方の組のワ
ード線ＷＬＯに共通に接続され、トランジスタ５３．５
５のゲートは他方の組のワード線ＷＬ１に共通に接続さ
れている。
このようなメモリセルにおいて、ワード線ＷＬＯが駆動
されると、トランジスタ５２と５４が導通し、フリップ
フロップ回路５ＩのノードＮ１、Ｎ２が一方の組のビッ
ト線ＢＬＯ，ＢＬＯと接続される。このとき、フリップ
フロップ回路５１の保持データがこのビット線ＢＬＯ，
ＢＬＯに読み出されるか、もしくはビット線ＢＬＯ，Ｂ
ＬＯのデータがフリップフロップ回路５１に書き込まれ
る。
他方、ワード線ＷＬ１が駆動された場合にはトランジス
タ５３と５５が導通し、フリップフロップ回路５１の保
持データが他方の組のビット線ＢＬＩ。
ＢＬＩに読み出されるか、もしくはビット線ＢＬＩ、Ｂ
ＬＩのデータがフリップフロップ回路５１に書き込まれ
る。
従って、上記のようなメモリセルが行列状に配置された
メモリセルアレイを備えた２ポ一トＲＡＭにおいて考え
られるデータの読出しくリード）、書き込み（ライト）
動作の組合わせは第８図に示す通りになる。２ポ一トＲ
ＡＭの動作モードは大きく分けて、ボート０及びボート
１が共に選択されないモード１と、ポート０もしくはポ
ート１の一つだけ選択されるモード２．３，７．８と、
ポート０及びポート１の両方が選択されるモード４，５
．６との三種になる。なお、ポート０とは上記ビット線
ＢＬＯ，ＢＬＯを介して読み、書きされるデータが入出
力される端子を指し、ポート１とは上記ビット線ＢＬＩ
、ＢＬＩを介して読み、書きされるデータが入出力され
る端子を指す。これら各動作モードにおいて、一つのポ
ートが選択される場合は負荷となるビット線がＢＬＯ。
ＢＬＯもしくはＢＬＩ、ＢＬＩのいずれか一方の組のみ
となるので問題はない。ところが、同一行に配置された
各メモリセルのワード線ＷＬＯとＷＬｌが共に駆動され
、二つのポートが同時に選択される場合には負荷となる
ビット線がＢＬＯ。
ＢＬＯの組とＢＬＩ、ＢＬＩの組の２組となるために問
題が発生する。
すなわち、メモリセルに対するデータの読み出し、書き
込みを行なう前には、予めビット線ＢＬＯ，ＢＬＯとＢ
ＬＩ、ＢＬＩがそれぞれルベルにプリチャージされる。
この後、ワード線ＷＬＯ１ＷＬ１のいずれか一方が駆動
されることにより、上記ノードＮ１、Ｎ２に接続されて
いる１組のトランジスタ、例えばトランジスタ５２と５
４が導通し、ビット線ＢＬＯ，ＢＬＯと接続される。
いまデータの読み出しを行なう場合について考える。ノ
ードＮｌ、Ｎ２は一方がルベル、他方が０レベルとなっ
ており、ビット線ＢＬＯ，ＢＬＯとの接続後は０レベル
となっているノードに接続されたビット線ＢｔＯ，ＢＬ
Ｏの一方がルベルからＯレベルに変化する。このような
ビット線のレベル変化は、ノードＮ１、Ｎ２それぞれに
いずれか１組のビット線が接続された場合に所定速度で
行われることを想定してフリップフロップ回路５１を構
成するインバータの駆動能力等が設定されている。とこ
ろが、二つのポートが選択され、２組のビット線がノー
ドＮ１、Ｎ２に接続されたときには、フリップフロップ
回路５１内のＯレベルのノードで２本のルベルのビット
線を放電する必要があるため、両ビット線がルベルから
０レベルに変化するときの速度は１本の場合よりも低下
する。このため、負荷の違いによりデータ読み出し特性
が変化することになる。また、この−ようなこのように
データの書込み、読出しを複数ポートで独立に行なうこ
とができる従来の半導体記憶装置では、ポートが同時に
選択されたときにデータの読み出し、書き込み特性が変
化する恐れがある。
この発明は上記のような事情を考慮してなされた。もの
であり、その目的は、データの書込み、読出しが複数ボ
ートで独立に行なうことができ、ポートが同時に選択さ
れたときでもデータの読み出し、書き込み特性が変化す
ることのない半導体記憶装置を提供することにある。
この発明の半導体記憶装置は、１ビットのデータを保持
するデータ保持回路、上記データ保持回路におけるデー
タの読出し、書込みを制御する２組以上の選択線、上記
各選択線の信号に基づいてそれぞれスイッチ制御される
２組以上のスイッチ手段、上記各組のスイッチ手段を介
して上記データ保持回路と接続され２組以上のビット線
で構成されたメモリセルが行列状に配置されたメモリセ
ルアレイと、上記選択線の組の数だけ設けられ、異なる
アドレス入力に基づいて上記メモリセルアレイ内の異な
る組の選択線を独立に駆動する選択線駆動回路と、上記
各選択線駆動回路それぞれに入力されるアドレスの一致
を検出するアドレス−致検出回路と、上記アドレス一致
検出回路で各アドレス入力の一致が検出された際に上記
２組以上の選択線のいずれか１組のみが選択的に駆動さ
れるように制御する駆動制御手段とを具備したことを特
徴とする。
（作用） この発明の半導体記憶装置では、アドレス入力の一致を
検出することによってポートが同時に選択されたことを
感知し、メモリセルに設けられている２組以上の選択線
のいずれか１組のみを選択的に駆動するようにしている
。
（実施例） 以下、図面を参照してこの発明の半導体記憶装置を実施
例により説明する。
第１図はこの発明の半導体記憶装置を２ボ一トＲＡＭに
実施した場合の全体の構成を示すブロック図である。図
において、１１はメモリセルアレイである。このメモリ
セルアレイ１１内には、１ビット分が前記第７図と同様
に構成されたメモリセルが行列状に配置されている。上
記メモリセルアレイ１１のポート０側の１組のワード線
Ｗ００〜ＷＯｎは、ポート０側の行アドレスＡＯＯ〜Ａ
Ｏｍ−３が入力される行デコーダ１２により選択的に駆
動される。また、メモリセルアレイ１１のポート１側の
１組のワード線Ｗ１０〜Ｗｉｎは、ポート１側の行アド
レスＡＩＯ〜Ａ１ｍ−３が入力される行デコーダ１３に
より選択的に駆動される。
さらに上記メモリセルアレイ１１のビット線は列デコー
ダ・スイッチ回路１４に接続されている。この列デコー
ダ・スイッチ回路１４にはポート０側の列アドレスＡＯ
ｍ−２，ＡＯｍ−１，ＡＯｍ及びポート１側の列アドレ
スＡ１ｍ−２，Ａｌｍ−１゜Ａｉｍそれぞれが入力され
、それぞれのアドレス人力に基づいてそれぞれの対のビ
ット線を選択し、ポート０側のリード・ライト回路１５
及びポート１側のリード・ライト回路１６に接続する。
上記リード・ライト回路１５．１Ｂはそれぞれ、データ
書き込み時にはポート０側の端子１７、ポート１側の端
子１８それぞれに印加されるデータＤＯ１Ｄ１に基づき
、上記列デコーダ・スイッチ回路１４で選択された各組
のビット線に対して書込みデータを供給し、データ読み
出し時には上記列デコーダ１４で選択された各組のビッ
ト線のデータを検出してポート０側の端子１７、ポート
１側の端子１８それぞれから読み出しデータＤＯ１Ｄ１
として出力する。
１９は上記行デコーダ１２に入力されるポート０側の行
アドレスＡＯＯ〜ＡＯｍ−３と、行デコーダ１３に入力
されるポート１側の行アドレスＡＩＯ〜Ａ１ｍ−３との
一致を検出するアドレス一致検出回路である。このアド
レス一致検出回路１９から出力される一致検出信号Ｓは
、上記行デコーダ１３及び列デコーダ・スイッチ回路１
４に供給されている。
第２図は、上記実施例のＲＡＭにおけるデータの読出し
くリード）、書き込み（ライト）動作の組合わせ並びに
一致検出信号Ｓの状態をまとめて示す図である。
このような構成でなるＲＡＭにおいて、いま、アドレス
一致検出回路１９でポート０側の行アドレスＡＯＯ〜Ａ
Ｏｍ−３とポート１側の行アドレスＡＩＯ〜Ａ１ｍ−３
との一致が検出され、一致検出信号Ｓが出力されと、ポ
ート１側の行デコーダ１３のデコード動作が禁止され、
メモリセルアレイ１１内の各メモリセルのポート１側の
ワード線Ｗ１０〜Ｗ　１　ｎの選択動作が行われなくな
る。この場合にはポート０側の行アドレスＡＯＯ〜ＡＯ
ｍ−３に基づき、メモリセルアレイｌｌ内の各メモリセ
ルのポート０側のワード線Ｗ００〜ＷＯｎの選択動作の
みが行われる。
さらに、上記一致検出信号Ｓが出力されと、列デコーダ
・スイッチ回路１４により各メモリセルの２組のビット
線のうちＢＬＯとＢＬＯ（第７図に図示）とがリード・
ライト回路１５に接続され、このリード・ライト回路１
５を介してデータの読み出しもしくは書き込みが行われ
る。
このように、この実施例のＲＡＭでは、ポート０側とポ
ート１側の行アドレスが同じときに、メモリセルアレイ
１１内の同一行に配置されたメモリセルの２組のワード
線ＷＯとＷｌが同時に駆動されることがなくなり、従来
のようにデータの読み出し、書き込み特性が変化する恐
れはなくなる。
第３図は上記第１図のブロック図で示される実施例のＲ
ＡＭを具体的に示した回路図である。なお、第１図と対
応する箇所には同じ符号を付して説明を行なう。メモリ
セルアレイ１１内には複数のメモリセルＭＣが行列状に
配置されている。同一列に配置された各メモリセルの２
組のビット線ＢＬＯｉ、ＢＬＯｉ、ＢＬ１ｉ、ＢＬＩＬ
　（ｉ　−０，１，・・・）はそれぞれ共通に接続され
ている。
上記各ビット線と論理ルベルに対応した電源電位ＶＣＣ
との間にはそれぞれプリチャージ用の各ＰチャネルＭＯ
Ｓ）ランジスタ２１が接続されており、これら各トラン
ジスタ２１のゲートにはプリチャージ時に活性化される
パルス信号＜６１が並列に入力されるようになっている
。
ボート０側の行デコーダ■２には前記行アドレスＡＯＯ
〜ＡＯｍ−’３の他にパルス信号φ１が入力されるよう
になっており、パルス信号φ１が活性化された後に始め
てこの行デコーダ１２のデコード動作が開始される。ボ
ート１側の行デコーダ１３には前記行アドレスＡ１０〜
Ａ１ｍ−３が入力されると共に、パルス信号φ１並びに
前記一致検出信号Ｓの反転信号Ｓが入力されるＡＮＤゲ
ート回路２２の出力信号φ１′が入力されるようになっ
ており、信号φ１′が活性化された後に始めてこの行デ
コーダ１３のデコード動作が開始される。
列デコーダ・スイッチ回路１４には、ボート０側の３ビ
ットの列アドレスＡＯｍ−２，ＡＯｍ−１゜ＡＯｍに基
づいて８本の列選択線ｃｓｏｏ〜Ｃ３Ｏ７を選択駆動す
る列デコーダ１４Ａ　−０と、ボート１側の３ビットの
列アドレスＡ１ｍ−２゜Ａｌｍ−１，Ａｌｍに基づいて
８本の列選択線Ｃ３ｌＯ〜Ｃ５１７を選択駆動する列デ
コーダ１４Ａ　−１とが設けられている。さらに、この
列デコーダ・スイッチ回路１４には複数のＭＯＳトラン
ジスタからなるスイッチ回路１４Ｂが設けられており、
上記メモリセルアレイｌｌ内の各列の一方の組の各ビッ
ト線ＢＬＯ，ＢＬＯと各ノードＮ　１１゜Ｎ１２との間
には２個を１組とするＮチャネルＭＯＳトランジスタ２
３がそれぞれ挿入されており、これら２個１組のトラン
ジスタ２３のゲートは各列毎に上記、８本の各列選択線
ｃｓｏｏ〜Ｃ５Ｏ７がそれぞれ接続されている。さらに
、メモリセルアレイｌｌ内の各列の他方の組の各ビット
線ＢＬＩ。
ＢＬＩと各ノードＮ１３、Ｎ１４との間には２個を１組
とするＮチャネルＭＯ３）ランジスタ２４がそれぞれ挿
入されており、これら２個１組のトランジスタ２４のゲ
ートは各列毎に上記８本の各列選択線Ｃ３ｌＯ〜Ｃ３１
７がそれぞれ接続されている。
また、各列の一方の組の各ビット線ＢＬＯ。
ＢＬＯと上記各トランジスタ２４との間には２個を１組
とするＮチャネルＭＯＳトランジスタ２５が、各列の他
方の組の各ビット線ＢＬＩ、ＢＬＩと上記各トランジス
タ２４との間には２個を１組とするＮチャネルＭＯ３）
ランジスタ２Ｇがそれぞれ挿入されており、各トランジ
スタ２５のゲートには前記一致検出信号Ｓが並列に入力
され、各トランジスタ２６のゲートには一致検出信号Ｓ
が入力されるインバータ２７の出力が並列に入力される
ようになっている。
ポート０側のリード・ライト回路１５は、端子Ｉ７に印
加されるデータを反転するインバータ３１、データ書き
込み時に活性化されるパルス信号φＷＯ及びその逆相信
号に同期して上記インバータ３１の出力信号を反転し上
記列デコーダスイッチ回路１４内のノードＮｉｌに供給
するクロックドインバータ３２、端子１７に印加される
データをパルス信号φＷＯ及びその逆相信号に同期して
反転し上記列デコーダスイッチ回路１４内のノードＮ１
２に供給するクロックドインバータ３３、上記ノードＮ
１２のデータをデータ読み出し時に活性化されるパルス
信号φＲＯ及びその逆相信号に同期して反転し上記端子
１７に出力するクロックドインバータ３４から構成され
ている。ボート１側のリード・ライト回路１Ｂもこれと
同様の構成にされており、端子１７が端子１８に、ノー
ドＮｉｌ、Ｎ１２がノードＮ１３、Ｎ１４にそれぞれ代
わり、パルス信号φＷＯ及びその逆相信号の代わりにパ
ルス信号φＷ１及びその逆相信号が、パルス信号φＲＯ
及びその逆相信号の代わりにパルス信号φＲ１及びその
逆相信号が使用される点が異なるだけである。
第４図は、この第３図の具体的回路におけるデータの読
出しくリード）、書き込み（ライト）動作の組合わせ、
ワード線ＷＯ％Ｗ１及び各種パルス信号並びに一致検出
信号Ｓの状態をまとめて示す図である。
次に、第３図に示す２ポ一トＲＡＭの動作を第５図及び
第６図のタイミングチャートを参照して説明する。第５
図のタイミングチャートはポート０側及びボート１側に
同じ行アドレスが入力され、２ボートからそれぞれデー
タの読み出しを行なう場合のものである。このときのア
ドレス入力に基づいて選択されるメモリセルは、ポート
０側ではワード線ＷＯＯとビット線ＢＬＯＯ，ＢＬＯＯ
及びＢＬＩＯ，ＢＬＩＯとの交差位置に配置されている
もの（以下、このメモリセルをＭＣＯとする）であり、
ポート１側ではワード線Ｗ１０とビ・ント線ＢＬＯ１，
ＢＬＯＩ及びＢＬＩｌ、ＢＬＩＩとの交差位置に配置さ
れているもの（以下、このメモリセルをＭＣＩとする）
であり、かつ両メモリセルには予めルベルのデータが記
憶されていると仮定する。
まず、第５図中の時刻ｔｏでアドレスが入力される。こ
のとき、ポート０側の行アドレスＡＯＯ〜ＡＯｍ−３と
ポート１側の行アドレスＡ１０〜Ａ１ｍ−３が等しいた
め、アドレス−数構出回路１９からはルベルの一数構出
信号Ｓが出力される。
また、この時刻のとき、パルス信号ｉ了が活性化され、
各ビット線に接続されたプリチャージ用のトランジスタ
２１が全て導通し、全てのビット線がルベルにプリチャ
ージされる。
時刻ｔ１に信号φ１の活性化が終了し、行デコーダ１２
により０ポート側の１本のワード線Ｗ００の選択が開始
されると、このワード線に接続されているメモリセルＭ
Ｃ０１ＭＣ１を含む１行分の各メモリセルからデータが
読み出され、ビット線ＢＬＯＯ及びＢＬＯＩがメモリセ
ルＭＣ０１ＭＣｌそれぞれの記憶データに基づいて０レ
ベルに放電され始める。このとき、１ポート側のワード
線Ｗ１０が０レベルのままであるため、上記メモリセル
ＭＣＯとビット線ＢＬＩＯ，ＢＬＩＯとの間及び、メモ
リセルＭＣＩとビット線ＢＬ１１゜ＢＬＩ　１との間は
導通しない。
他方、時刻１０において上記アドレスが入力されること
により、ポートＯ側の列デコーダ１４Ａ　−０では１本
の列選択線ｃｓｏｏが選択され、ビット線ＢＬＯＯ，Ｂ
ＬＯＯとノードＮｉ１ＳＮ１２との間に挿入されている
２個のトランジスタ２３が導通する。同時に、ポート１
側の列デコーダ１４Ａ　−１でも１本の列選択線Ｃ８１
１が選択され、ビット線ＢＬＩＩ、ＢＬＩＩとノードＮ
１３、Ｎ１４との間に挿入されている２個のトランジス
タ２４が導通する。ところが、−数構出信号Ｓはルベル
にされており、トランジスタ２５が導通し、トランジス
タ２６が非導通となるため、メモリセルＭＣＩからデー
タが読み出されたビット線ＢＬＯＩ、ＢＬＯＩは各トラ
ンジスタ２５を介してビット線ＢＬ１１゜ＢＬＩｌ側の
ノードＮ１３、Ｎ１４に接続される。
この後、時刻ｔ２においてパルス信号φＲＯ及びφＲ１
が活性化される。そして、パルス信号ψＲＯが活性化さ
れることにより、ポート０側のリード・ライト回路１５
内のクロックドインバータ３４が動作し、ノードＮ１２
のレベルが反転増幅され、端子１７から読み出しデータ
ＤＯとして出力される。
これと並行して、パルス信号φＲ１によりポート１側の
リード・ライト回路１６内のクロックドインバータ３４
が動作し、ノードＮ１４のレベルが反転増幅され、端子
１８から読み出しデータＤ１が出力される。このように
して、ポート０側及びポート１側からそれぞれデータの
読み出しが行われる。この場合、前記したように同一行
に配置されている各メモリセルの０ポート側及び１ポー
ト側のワード線が同時に駆動されないので、データの読
み出し特性が変化する恐れはない。
第６図のタイミングチャートは、ポート０側ではメモリ
セルＭＣＯからルベルのデータの読み出しを行ない、ポ
ート１側では上記メモリセルＭＣＩに０レベルのデータ
の書き込みを行なう場合のものである。
まず、第６図中の時刻ｔｏでアドレスが入力される。こ
のとき、ポート０側の行アドレスＡＯＯ〜ＡＯｍ−３と
ポート１側の行アドレスＡ１０〜Ａ１ｍ−３が等しいた
め、アドレス−数構出回路１９からはルベルの一数構出
信号Ｓが出力される。
また、この時刻のとき、パルス信号φ１が活性化され、
各ビット線に接続されたプリチャージ用のトランジスタ
２１が全て導通し、全てのビット線がルベルにプリチャ
ージされる。このとき、ポート０側の列デコーダ１４Ａ
　−０では１本の列選択線ｃｓｏｏが選択され、ビット
線ＢＬＯＯ。
ＢＬＯＯとノードＮｉｌ、Ｎ１２との間に挿入されてい
る２個のトランジスタ２３が導通する。同時に、ボート
１側の列デコーダ１４Ａ　−１でも１本の列選択線Ｃ８
１１が選択され、ビット線ＢＬＩＩ。
ＢＬＩＩとノードＮ１３、Ｎ１４との間に挿入されてい
る２個のトランジスタ２４が導通する。
時刻ｔ１に信号φ１の活性化が終了し、行デコーダ１２
により０ポート側の１本のワード線Ｗ００の選択が開始
されると、このワード線に接続されているメモリセルＭ
Ｃ０１ＭＣ１を含む１行分の各メモリセルが選択される
。このとき、予め一数構出信号Ｓはルベルにされており
、トランジスタ２５が導通し、トランジスタ２Ｇが非導
通となるため、メモリセルＭＣＯはノードＮｉｌとＮ１
２に、メモリセルＭＣＩはノードＮ１３とＮ１４にそれ
ぞれ接続される。データの読み出しを行なうメモリセル
ＭＣＯが接続されたビット線ＢＬＯＯ，ＢＬＯＯのうち
、一方のビット線ＢＬＯＯは記憶データに応じて０レベ
ルに変化し、これにより上記ノードＮ１２もＯレベルに
変化する。そして、この後の時刻ｔ２においてパルス信
号φＲＯが活性化されると、ボート０側のリード・ライ
ト回路１５内のクロックドインバータ３４が動作し、ノ
ードＮ１２のレベルが反転増幅され、端子１７から読み
出しデータＤＯとして出力される。
他方、上記時刻ｔｏにおいてボート１側の端子１８には
ルベルの書き込みデータが入力される。
そして、次の時刻ｔ１において、データの書き込みを行
なうメモリセルＭＣＩが接続されたビット線ＢＬＩＯ，
ＢＬＩＯのうち、一方のビット線ＢＬＩＯは以前の記憶
データに応じて０レベルに変化するが、時刻ｔ２でパル
ス信号φＷ１が活性化されることにより、ボート１側の
リード・ライト回路ＩＢ内のクロックドインバータ３２
．３４が動作し、書き込みデータと同じレベルのデータ
がノードＮ１３に、書き込みデータと反対レベルのデー
タがノードＮ１４にそれぞれ印加される。これにより、
ノードＮ１３、Ｎ１４のレベルがそれぞれ反対レベル変
化し、メモリセルＭＣＩに以前とは反対レベルのデータ
の書き込みが行われる。このようにして、ボート０側で
はデータの読み出しが、ボート１側ではデータの書き込
みがそれぞれ行われる。この場合にも、同一行に配置さ
れている各メモリセルの０ポート側及び１ポート側のワ
ード線が同時に駆動されることがないので、データの読
み出し、書き込み特性が変化する恐れはない。
なお、ボート０側ではメモリセルにデータの書き込みを
行ない、ボート１側ではメモリセルからデータの読み出
しを行なう場合は、上記第６図のタイミングチャートに
示した動作と比べ、データの読み出し、書き込みが行わ
れるメモリセルが異なるだけであり、この場合にもデー
タの読み出し、書き込み特性が変化する恐れはない。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。例えば、上記実施例ではこの
発明を２ボ一トＲＡＭに実施した場合について説明した
が、これは２ボ一ト以上のものにも実施可能であること
はいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、データの書込み
、読出しが複数ボートで独立に行なうことができ、ボー
トが同時に選択されたときでもデータの読み出し、書き
込み特性が変化することのない半導体記憶装置を提供す
ることができる。
【図面の簡単な説明】
第１図はこの発明の半導体記憶装置を２ボ一トＲＡＭに
実施した場合の全体の構成を示すブロック図、第２図は
上記実施例のＲＡＭの各動作状態における各種信号の状
態をまとめて示す図、第３図は上記実施例のＲＡＭを具
体的に示した回路図、第４図は上記第３図のＲＡＭの各
動作状態における各種信号の状態をまとめて示す図、第
５図及び第６図はそれぞれ第３図のＲＡＭの動作を説明
するためのタイミングチャート、第７図は２ボ一トＲＡ
Ｍで使用される１個のメモリセルの回路図、第８図は上
記第７図のメモリセルが使用されるＲＡＭの各動作状態
における各種信号の状態をまとめて示す図である。 １１・・・メモリセルアレイ、１２．１３・・・行デコ
ーダ、１４・・・列デコーダ・スイッチ回路、１４Ａ・
・・列デコ−ダ、１４Ｂ・・・スイッチ回路、１５．１
６・・・リード・ライト回路、１７．１８・・・端子、
１９・・・アドレス−数構出回路、ＷＯＯ〜ＷＯｎ、Ｗ
Ｉ　Ｏ〜Ｗｌ　ｎ−・−ワード線、ＭＣ・・・メモリセ
ル、ＢＬ・・・ビット線、Ｃ８・・・列選択線。 出願人代理人　弁理士　鈴江武彦 １２図 ＡＯＯ−ＡＯｍ 巨訂 ＳＮ φＲ１ ｏｔｌｔ２ ＡＯＯ−ＡＯｍ ＢＬＯＯＩ Ｃ５＋１ ψＷ１

Claims (6)

    【特許請求の範囲】
  1. （１）１ビットのデータを保持するデータ保持回路上記
    データ保持回路におけるデータの読出し、書込みを制御
    する２組以上の選択線、上記各選択線の信号に基づいて
    それぞれスイッチ制御される２組以上のスイッチ手段、
    上記各組のスイッチ手段を介して上記データ保持回路と
    接続され２組以上のビット線で構成されたメモリセルが
    行列状に配置されたメモリセルアレイと、 上記選択線の組の数だけ設けられ、異なるアドレス入力
    に基づいて上記メモリセルアレイ内の異なる組の選択線
    を独立に駆動する選択線駆動回路と、 上記各選択線駆動回路それぞれに入力されるアドレスの
    一致を検出するアドレス一致検出回路と、上記アドレス
    一致検出回路で各アドレス入力の一致が検出された際に
    上記２組以上の選択線のいずれか１組のみが選択的に駆
    動されるように制御する駆動制御手段と を具備したことを特徴とする半導体記憶装置。
  2. （２）前記駆動制御手段は、前記アドレス一致検出回路
    で各アドレス入力の一致が検出された際に前記選択線駆
    動回路のいずれか１個のみを選択的に動作させるように
    構成されている請求項１記載の半導体記憶装置。
  3. （３）前記各組のビット線が互いに相補なデータを伝達
    する１対のビット線で構成されている請求項１記載の半
    導体記憶装置。
  4. （４）１ビットのデータを保持するデータ保持回路、上
    記データ保持回路におけるデータの読出し、書込みを制
    御する２組以上の選択線、上記各選択線の信号に基づい
    てそれぞれスイッチ制御される２組以上のスイッチ手段
    、上記各組のスイッチ手段を介して上記データ保持回路
    と接続された２組以上のビット線で構成されたメモリセ
    ルが行列状に配置されたメモリセルアレイと、 上記選択線の組の数だけ設けられ異なる行アドレス入力
    に基づいて上記メモリセルアレイ内の異なる組の選択線
    を独立に駆動する選択線駆動回路と、 上記各選択線駆動回路それぞれに入力される行アドレス
    の一致を検出する行アドレス一致検出回路と、 上記行アドレス一致検出回路で各行アドレス入力の一致
    が検出された際に上記２組以上の選択線のいずれか１組
    のみが選択的に駆動されるように制御する駆動制御手段
    と、 上記ビット線の組の数だけ設けられ、異なる列アドレス
    入力に基づいて上記メモリセルアレイ内の異なる組のビ
    ット線を独立に選択するビット線選択回路と、 上記各ビット線選択回路それぞれとの間に設けられたデ
    ータ書込み／読出し回路と、 上記行アドレス一致検出回路で各行アドレス入力の一致
    が検出された際に上記各メモリセルの１組のビット線に
    上記各データ書込み／読出し回路を並列に接続する接続
    制御手段と を具備したことを特徴とする半導体記憶装置。
  5. （５）前記駆動制御手段は、前記行アドレス一致検出回
    路で各行アドレス入力の一致が検出された際に前記選択
    線駆動回路のいずれか１個のみを選択的に動作させるよ
    うに構成されている請求項４記載の半導体記憶装置。
  6. （６）前記各組のビット線が互いに相補なデータを伝達
    する１対のビット線で構成されている請求項４記載の半
    導体記憶装置。
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