JPH04257048A - デュアルポートメモリ - Google Patents

デュアルポートメモリ

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JPH04257048A
JPH04257048A JP3018690A JP1869091A JPH04257048A JP H04257048 A JPH04257048 A JP H04257048A JP 3018690 A JP3018690 A JP 3018690A JP 1869091 A JP1869091 A JP 1869091A JP H04257048 A JPH04257048 A JP H04257048A
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JP
Japan
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memory cell
data
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JP3018690A
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English (en)
Inventor
Toyokatsu Nakajima
中島　豊勝
Mitsuru Sugita
充 杉田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH04257048A publication Critical patent/JPH04257048A/ja
Priority to US08/298,083 priority patent/US5459851A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、デュアルポートメモ
リに関し、さらに特定的には、マルチプロセッサシステ
ム間のデータ伝送に用いられるようなデュアルポートメ
モリに関する。
【０００２】
【従来の技術】図３は、デュアルポートメモリの利用形
態の一例を示すブロック図である。図において、デュア
ルポートメモリ１は２つの入出力ポートを備えている。 一方の入出力ポート（以下、Ａポートと称す）は、シス
テムバス２を介してホストシステム３と接続される。デ
ュアルポートメモリ１の他方のポート（以下、Ｂポート
と称す）は、システムバス４を介してスレーブシステム
５と接続される。ホストシステム３およびスレーブシス
テム５は、データを処理するものであればどのような形
態であってもよいが、たとえばＣＰＵを含むマルチプロ
セッサシステムの場合が多い。そのため、ホストシステ
ム３はホストＣＰＵ３１とＲＯＭ３２とＲＡＭ３３とを
備えており、スレーブシステム５はスレーブＣＰＵ５１
とＲＯＭ５２とＲＡＭ５３とを備えている。デュアルポ
ートメモリ１は、その内部に記憶手段を含む。この記憶
手段は、ホストシステム３およびスレーブシステム５に
よって別々にアクセスされることが可能である。
【０００３】上記のようなデュアルポートメモリ１は、
ホストシステム３とスレーブシステム５との間のデータ
の受渡しのために利用されることが多い。たとえば、ホ
ストシステム３とスレーブシステム５とが非同期に動作
する場合、各システム間で直接データの伝送を行なうこ
とは困難である。そこで、デュアルポートメモリ１を介
してデータの伝送を行なうことにより、各システムは必
要なときにデータの入出力を行なうことが可能となる。 それによって、システムのスループットが向上するとと
もに、各システム３および５は、互いに関連して動作し
、さらに大きなシステムを構築することができる。
【０００４】図４は、従来のデュアルポートメモリの構
成の一例を示すブロック図である。図において、メモリ
セルアレイ１０には、複数のワード線と複数のビット線
とが互いに交差して配置され、各ワード線と各ビット線
との交点にはメモリセルが配置されている。このメモリ
セルアレイ１０に対して、Ａポート用のデコーダ１１ａ
およびセンスアンプ１２ａと、Ｂポート用のデコーダ１
１ｂおよびセンスアンプ１２ｂとが設けられる。デコー
ダ１１ａにはアドレス入力端子１３ａを介してホストシ
ステム３からのＡポートアドレスデータが与えられ、デ
コーダ１１ｂにはアドレス入力端子１３ｂを介してスレ
ーブシステム５からのＢポートアドレスデータが与えら
れる。センスアンプ１２ａとＡポートデータ入出力端子
１４ａとの間には、書込データのためのトライステート
バッファ１５ａと、読出データのためのトライステート
バッファ１６ａとが並列に設けられている。トライステ
ートバッファ１５ａの制御端子には、Ａポート書込信号
入力端子１７ａを介してホストシステム３からライトイ
ネーブル信号が与えられる。トライステートバッファ１
５ａは、このライトイネーブル信号に基づいてその出力
状態が制御される。トライステートバッファ１６ａの制
御端子には、Ａポート読出信号入力端子１８ａを介して
ホストシステム３からリードイネーブル信号が与えられ
る。トライステートバッファ１６ａは、このリードイネ
ーブル信号に基づいてその出力状態が制御される。Ｂポ
ートについても同様に、センスアンプ１２ｂとＢポート
データ入出力端子１４ｂとの間には、書込データのため
のトライステートバッファ１５ｂと、読出データのため
のトライステートバッファ１６ｂとが並列に設けられて
いる。トライステートバッファ１５ｂの制御端子には、
Ｂポート書込信号入力端子１７ｂを介してスレーブシス
テム５からライトイネーブル信号が与えられる。トライ
ステートバッファ１５ｂはこのライトイネーブル信号に
基づいてその出力状態が制御される。トライステートバ
ッファ１６ｂの制御端子には、Ｂポート読出信号入力端
子１８ｂを介してスレーブシステム５からリードイネー
ブル信号が与えられる。トライステートバッファ１６ｂ
はこのリードイネーブル信号に基づいてその出力状態が
制御される。
【０００５】図５は、図４に示すメモリセルアレイ１０
における１つのメモリセルに対する入出力構成を示す図
である。メモリセルアレイ１０には、複数のメモリセル
１０１が行方向および列方向に沿ってマトリクス状に配
置されている。ここで、メモリセルアレイ１０は、図５
に示すように、メモリセル１０１の各行につき２本のワ
ード線１０３ａおよび１０３ｂが配置され、各列につき
２本のビット線１０４ａおよび１０４ｂが配置されてい
る。また、１つのメモリセル１０１につき２つのトラン
スファゲートトランジスタ１０２ａおよび１０２ｂが設
けられている。ワード線１０３ａ，ビット線１０４ａお
よびトランスファゲートトランジスタ１０２ａは、Ａポ
ートに関連して設けられる。ワード線１０３ｂ，ビット
線１０４ｂおよびトランスファゲートトランジスタ１０
２ｂは、Ｂポートに関連して設けられる。このように、
図４および図５に示すデュアルポートメモリでは、Ａポ
ートとＢポートとのアクセス系統が全く別個独立に設け
られている。そのため、ホストシステム３およびスレー
ブシステム５は、同時にメモリセルアレイ１０をアクセ
スすることができる。
【０００６】上記のような構成を有するデュアルポート
メモリ１では、ホストシステム３からの書込要求を受け
たときはトライステートバッファ１５ａが活性化されて
ホストシステム３からの書込データがセンスアンプ１２
ａに与えられ、スレーブシステム５からの書込要求を受
けたときはトライステートバッファ１５ｂが活性化され
てスレーブシステム５からの書込データがセンスアンプ
１２ｂに与えられる。また、ホストシステム３からの読
出要求を受けたときにはトライステートバッファ１６ａ
が活性化されて選択されたメモリセルからの読出データ
がＡポートデータ入出力端子１４ａを介してホストシス
テムに出力され、スレーブシステム５からの読出要求を
受けたときはトライステートバッファ１６ｂが活性化さ
れて選択されたメモリセルからの読出データがＢポート
データ入出力端子１４ｂを介してスレーブシステム５に
出力される。
【０００７】
【発明が解決しようとする課題】ところで、マルチプロ
セッサシステムを構築する場合、すでに単一のプロセッ
サシステム（たとえばホストシステム）が完成しており
、後からホストシステムのデータを一部利用するスレー
ブシステム追加して、全体としてのマルチプロセッサシ
ステムを完成させることがある。この場合、図６に示す
ように、ホストＣＰＵ３１が管理しているホストシステ
ム内部のメモリのアドレス空間３４の上に重ねてデュア
ルポートメモリのアドレスを配置できれば、ホストシス
テム側では管理するメモリのアドレス空間が広がらない
ので、ホストシステムのプログラムをなんら変更するこ
となく、スレーブシステムを追加することができる。
【０００８】しかしながら、従来では、ホストシステム
の内部メモリと同じアドレス空間にデュアルポートメモ
リのアドレス領域を配置することができなかった。なぜ
ならば、ホストＣＰＵ３１がデュアルポートメモリから
データを読出そうとすると、同じアドレスを有する内部
メモリ領域も指定することになり、データの衝突が生じ
るためである。
【０００９】したがって、すでに完成されたホストシス
テムに対してスレーブシステムを追加する場合は、図７
に示すように、デュアルポートメモリのアドレス領域を
ホストシステムの内部メモリのアドレス空間と重ならな
いように配置する必要があり、そのためホストシステム
側でのプログラムを作りなおさなければならないという
問題点があった。
【００１０】上記問題点を、自動車のエンジン制御を例
に挙げてより具体的に説明する。自動車のエンジン制御
では、オートマチック車はトランスミッションの制御を
行なうためにエンジン制御システムのデータを必要とす
る。しかし、スポーツ仕様車に多く見られるようにマニ
ュアルシフト車では、トランスミッション制御をマイク
ロコンピュータで行なわない場合もあり得る。すなわち
、同一のエンジンを搭載した自動車でも、マイクロコン
ピュータによるトランスミッション制御を必要とするも
のと、そうでないものとがある。このように、トランス
ミッション制御用マイクロコンピュータを必要とするケ
ースと必要としないケースとがあるエンジン制御用マイ
クロコンピュータシステムを設計する場合、ホストシス
テムとデュアルポートメモリとのデータ伝送処理の有無
に応じて、異なったプログラムを作成しなければならな
いことは、二重手間で煩わしく、また管理上の問題も発
生しやすい。
【００１１】それゆえに、この発明の目的は、ホストシ
ステムのプログラムを変更することなくマルチプロセッ
サシステムを構築することができるデュアルポートメモ
リを提供することである。
【００１２】
【課題を解決するための手段】この発明にかかるデュア
ルポートメモリは、第１および第２の入出力ポートを介
して第１および第２のシステムとデータの伝送を行ない
、これら第１および第２のシステムから同時にアクセス
されることが可能なものであって、複数のメモリセルを
有するメモリセルアレイと、第１および第２のメモリセ
ル選択手段と、読出データ出力禁止手段とを備えている
。第１のメモリセル選択手段は、第１のメモリセルから
のアドレスデータに基づいて、メモリセルアレイにおけ
るいずれか１つのメモリセルを選択する。第２のメモリ
セル選択手段は、第２のシステムからのアドレスデータ
に基づいて、メモリセルアレイにおけるいずれか１つの
メモリセルを選択する。読出データ出力禁止手段は、選
択されたメモリセルから読出されるデータの出力を禁止
する。
【００１３】
【作用】この発明にかかるデュアルポートメモリにおい
ては、選択されたメモリセルから読出されるデータの出
力が読出データ出力禁止手段によって禁止される。これ
によって、デュアルポートメモリのアドレス領域をホス
トシステムにおける内部メモリのアドレス空間と重ねて
配置しても、データの衝突が生じることがない。
【００１４】
【実施例】図１は、この発明の一実施例にかかるデュア
ルポートメモリの構成を示すブロック図である。図１に
示すデュアルポートメモリは、以下の点を除いて図４に
示す従来のデュアルポートメモリの構成と同様であり、
相当する部分には同一の参照番号を付し、その説明を適
宜省略する。
【００１５】図１において、読出許否情報入力端子６１
には、１ビットの読出許否情報信号が与えられる。この
読出許否情報信号は、図３に示すホストシステム３また
はスレーブシステム５で発生してもよいし、さらにはそ
の他の外部回路で発生してもよい。読出許否情報入力端
子６１に入力された１ビットの読出許否情報信号は、読
出許否レジスタ６２にストアされる。この読出許否レジ
スタ６２は、少なくとも１ビットのデータを記憶し得る
たとえばフリップフロップによって構成されている。Ａ
ＮＤゲート６３の一方入力端には読出許否レジスタ６２
の出力が与えられる。ＡＮＤゲート６３の他方入力端に
はＡポート読出信号入力端子１８ａを介してホストシス
テム３からリードイネーブル信号が与えられる。ＡＮＤ
ゲート６３の出力は、Ａポートの読出のためのトライス
テートバッファ１６ａの制御端子に与えられる。
【００１６】次に、図１に示す実施例の動作を説明する
。まず、読出許否レジスタ６２にＨレベルの読出許否情
報が設定されている場合の動作を説明する。この場合、
ＡＮＤゲート６３の一方入力端には、読出許否レジスタ
６２からＨレベルの信号が与えられている。この状態で
、ホストシステム３から読出要求が発生すると、Ａポー
ト読出信号入力端子１８ａを介してホストシステム３か
らＨレベルのリードイネーブル信号が入力される。 このＨレベルのリードイネーブル信号はＡＮＤゲート６
３の他方入力端に与えられる。したがって、ＡＮＤゲー
ト６３の出力はＨレベルとなる。その結果、トライステ
ートバッファ１６ａは活性化され、メモリセルから読出
されたデータがトライステートバッファ１６ａを通過し
てＡポートデータ入出力端子１４ａからホストシステム
３に出力される。
【００１７】次に、読出許否レジスタ６２にＬレベルの
読出許否情報が設定されている場合の動作を説明する。 この場合、ＡＮＤゲート６３の一方入力端の電位は常に
Ｌレベルであるため、ホストシステム３において読出要
求が発生しても、ＡＮＤゲート６３の出力はＬレベルを
維持する。したがって、トライステートバッファ１６ａ
はハイインピーダンス状態であり、メモリセルから読出
されたデータはトライステートバッファ１６ａを通過で
きない。その結果、データの衝突が防止される。すなわ
ち、ホストＣＰＵ３１によってホストシステムの内部メ
モリのあるアドレスとそれに対応するメモリセルアレイ
１０のあるアドレスとが重複指定されても、メモリセル
アレイ１０からの読出データはホストシステム３に出力
されず、データの衝突が回避される。
【００１８】図１に示す実施例のその他の動作は、図４
に示す実施例の動作と同様である。すなわち、ホストシ
ステム３はメモリセルアレイ１０に対してデータの書込
を行なうことができ、スレーブシステム５はメモリセル
アレイ１０に対してデータの書込と読出とを行なうこと
ができる。
【００１９】図１に示す実施例では、読出許否レジスタ
６２にＬレベルの読出許否情報が設定されている状態で
ホストシステム３から読出要求があったときは、メモリ
セルアレイ１０におけるすべてのメモリセルからの読出
データの出力を禁止するようにしているが、これに代え
てメモリセルアレイにおける一部のメモリセルから読出
されるデータの出力のみを禁止するようにしてもよい。 このような実施例を、以下に説明する。
【００２０】図２は、この発明の他の実施例の構成を示
すブロック図である。この図２に示す実施例は、以下の
点を除いて図１に示す実施例と同様の構成であり、相当
する部分には同一の参照番号を付し、その説明を省略す
る。
【００２１】図２において、読出許否情報信号入力端子
６５からは、たとえば４ビットの読出許否情報信号が入
力される。メモリセルアレイ１０は、４つのサブエリア
に分けられており、４ビットの読出許否情報は各サブエ
リアに対応している。読出許否情報入力端子６５から入
力された４ビットの読出許否情報信号は、読出許否レジ
スタ６６にストアされる。この読出許否レジスタ６６は
、４ビットの読出許否情報を記憶し得るように、たとえ
ば４つのフリップフロップによって構成されている。 読出許否レジスタ６６における各フリップフロップから
の出力Ｑ１〜Ｑ４は、それぞれ、ＡＮＤゲートＡＧ１〜
ＡＧ４の各一方入力端に与えられる。アドレスデコーダ
６７は、アドレス入力端子１３ａを介してホストシステ
ム３から与えられるアドレスデータをデコードし、デコ
ード信号Ｓ１〜Ｓ４を出力する。これらデコード信号Ｓ
１〜Ｓ４は、それぞれ、ＡＮＤゲートＡＧ１〜ＡＧ４の
各他方入力端に与えられる。アドレスデコーダ６７のデ
コード信号Ｓ１〜Ｓ４は、それぞれメモリセルアレイ１
０におけるサブエリアと対応している。すなわち、メモ
リセルアレイ１０における第１のサブエリアがアクセス
された場合はデコード信号Ｓ１がＨレベルとなり、その
他のデコード信号Ｓ２〜Ｓ４はＬレベルとなる。またメ
モリセルアレイ１０における第２のサブエリアがアクセ
スされたときは、デコード信号Ｓ２のみがＨレベルとな
り、他のデコード信号Ｓ１，Ｓ３およびＳ４はＬレベル
となる。第３または第４のサブエリアがアクセスされた
ときも同様に、デコード信号Ｓ３またはＳ４のみがＨレ
ベルとなる。
【００２２】ＡＮＤゲートＡＧ１〜ＡＧ４の出力は、Ｏ
ＲゲートＯＧに与えられる。ＯＲゲートＯＧの出力は、
ＡＮＤゲート６３の一方入力端に与えられる。ＡＮＤゲ
ート６３の他方入力端には、Ａポート読出信号入力端子
１８ａを介してホストシステム３からリードイネーブル
信号が与えられる。ＡＮＤゲート６３の出力は、Ａポー
トの読出のためのトライステートバッファ１６ａの制御
端子に与えられる。
【００２３】次に、図２に示す実施例の動作を説明する
。図２に示す実施例は、前述したようにメモリセルアレ
イ１０における複数のメモリセルのうち、部分的に読出
データの出力を禁止することができる。すなわち、サブ
ブロック単位で読出データの出力禁止を制御することが
できる。そこで、一例として、メモリセルアレイ１０に
おける第１のサブブロックと第２のサブブロックとから
読出されたデータの出力を禁止する場合について説明す
る。この場合、読出許否レジスタ６６に設定される４ビ
ットの読出許否情報の内容は、第１ビット目がＬレベル
であり、第２ビット目がＬレベルであり、第３ビット目
がＨレベルであり、第４ビット目がＨレベルである。 したがって、読出許否レジスタ６６からの出力信号Ｑ１
およびＱ２はＬレベルとなり、Ｑ３およびＱ４はＨレベ
ルとなる。この状態で、メモリセルアレイ１０における
第１のサブブロックからの読出要求がホストシステム３
で発生すると、アドレスデコーダ６７は、デコード信号
Ｓ１のみをＨレベルにし、その他のデコード信号Ｓ２〜
Ｓ４をＬレベルとする。したがって、ＡＮＤゲートＡＧ
１にはＨレベルのデコード信号Ｓ１が与えられるが、上
述のように読出許否レジスタ６６の出力信号Ｑ１はＬレ
ベルであるため、ＡＮＤゲートＡＧ１の出力はＬレベル
となる。その他のＡＮＤゲートＡＧ２〜ＡＧ４について
も、デコード信号Ｓ２〜Ｓ４がＬレベルであるため、そ
の出力はＬレベルとなる。その結果、ＯＲゲートＯＧに
はすべてＬレベルの信号が入力され、その出力はＬレベ
ルとなる。したがって、ＡＮＤゲート６３の出力はＬレ
ベルとなる。そのため、トライステートバッファ１６ａ
はハイインピーダンス状態となり、メモリセルアレイ１
０の第１のサブブロックから読出されたデータの出力を
禁止する。
【００２４】次に、メモリセルアレイ１０における第２
のサブブロックからの読出要求がホストシステム３で発
生したとすると、アドレスデコーダ６７はデコード信号
Ｓ２のみをＨレベルとし、その他のデコード信号Ｓ１，
Ｓ３，Ｓ４をＬレベルとする。このとき、ＡＮＤゲート
ＡＧ２にはＬレベルの信号Ｑ２が与えられているため、
その出力はＬレベルとなっている。その他のＡＮＤゲー
トＡＧ１，ＡＧ３，ＡＧ４についても、Ｌレベルのデコ
ード信号Ｓ１，Ｓ３，Ｓ４が与えられているため、その
出力はＬレベルとなっている。したがって、この場合も
第１のサブブロックに対する読出要求の場合と同様に、
ＯＲゲートＯＧ，ＡＮＤゲート６３を介してＬレベルの
信号がトライステートバッファ１６ａの制御端子に与え
られ、トライステートバッファ１６ａはハイインピーダ
ンス状態となる。その結果、メモリセルアレイ１０にお
ける第２のサブブロックから読出されたデータの出力が
禁止される。
【００２５】次に、メモリセルアレイ１０における第３
のサブブロックからの読出要求がホストシステム３で発
生したとすると、アドレスデータ６７はデコード信号Ｓ
３をＨレベルとし、その他のデコード信号Ｓ１，Ｓ２，
Ｓ４をＬレベルとする。したがって、ＡＮＤゲートＡＧ
３には、Ｈレベルのデコード信号Ｓ３とＨレベルの信号
Ｑ３とが与えられることになり、その出力はＨレベルと
なる。したがって、ＡＮＤゲートＡＧ３のＨレベルの出
力がＯＲゲートＯＧを介してＡＮＤゲート６３の一方入
力端に与えられる。ＡＮＤゲート６３の他方入力端には
、Ａポート読出信号入力端子１８ａを介してＨレベルの
リードイネーブル信号がホストシステム３から与えられ
ているため、ＡＮＤゲート６３の出力はＨレベルとなる
。そのため、トライステートバッファ１６ａの制御端子
にはＨレベルの信号が与えられ、このトライステートバ
ッファ１６ａは活性化される。その結果、メモリセルア
レイ１０における第３のサブブロックから読出されたデ
ータがトライステートバッファ１６ａを通過してＡポー
トデータ入出力端子１４ａからホストシステム３へ出力
される。
【００２６】次に、メモリセルアレイ１０における第４
のサブエリアからの読出要求がホストシステム３で発生
すると、アドレスデコーダ６７はデコード信号Ｓ４のみ
をＨレベルとし、その他のデコード信号Ｓ１〜Ｓ３をＬ
レベルにする。したがって、ＡＮＤゲートＡＧ４には、
Ｈレベルのデコード信号Ｓ４とＨレベルの信号Ｑ４とが
与えられ、その出力がＨレベルとなる。ＡＮＤゲートＡ
Ｇ４のＨレベルの出力信号は、ＯＲゲートＯＧを介して
ＡＮＤゲート６３の一方入力端に与えられる。このとき
、ＡＮＤゲート６３の他方入力端には、Ａポート読出信
号入力端子１８ａを介してホストシステム３からＨレベ
ルのリードイネーブル信号が与えられている。そのため
、ＡＮＤゲート６３の出力はＨレベルとなり、トライス
テートバッファ１６ａの制御端子にＨレベルの信号が与
えられる。したがって、メモリセルアレイ１０の第４の
サブエリアから読出されたデータがトライステートバッ
ファ１６ａを通過してＡポートデータ入出力端子１４ａ
からホストシステム３へ出力される。
【００２７】上記のごとく、図２に示す実施例は、メモ
リセルアレイ１０における第１および第２のサブエリア
から読出されたデータの出力のみを禁止することができ
る。勿論、読出許否レジスタ６６に設定される読出許否
情報の内容を変更することにより、読出を禁止すべきサ
ブエリアの組合せを任意に変更することができる。した
がって、ホストシステムの内部メモリのアドレス空間と
重複するサブエリアのみ読出データの出力を禁止するよ
うに設定すればよい。
【００２８】以上説明した実施例では、デュアルポート
メモリを共有する２つのシステムのうち一方のシステム
に対する読出データの出力のみを禁止するようにしたが
、他方のシステムに対する読出データの出力を禁止する
ようにしてもよいし、さらに両方のシステムに対する読
出データの出力を禁止するようにしてもよい。
【００２９】
【発明の効果】以上説明したように、この発明によれば
、データの衝突を生じることなくデュアルポートメモリ
のアドレス領域をデュアルポートメモリを使用するシス
テムの内部メモリのアドレス空間上に重ねて配置するこ
とができる。したがって、すでに完成されたホストシス
テムにスレーブシステムを追加するような場合、ホスト
システムにおけるプログラムを変更する必要がなく、設
計作業が大幅に簡素化できるとともに、設計管理上の誤
りを少なくすることができる。
【図面の簡単な説明】
【図１】この発明の一実施例の構成を示すブロック図で
ある。
【図２】この発明の他の実施例の構成を示すブロック図
である。
【図３】デュアルポートメモリの利用形態の一例を示す
ブロック図である。
【図４】従来のデュアルポートメモリの構成の一例を示
すブロック図である。
【図５】図４に示すデュアルポートメモリにおけるメモ
リセルアレイの内部構造を部分的に示す回路図である。
【図６】ホストＣＰＵのメモリ領域とデュアルポートメ
モリ領域との配置関係の一例を示す図である。
【図７】ホストＣＰＵのメモリ領域とデュアルポートメ
モリ領域との配置関係の他の例を示す図である。
【符号の説明】
３はホストシステム、５はスレーブシステム、１０はメ
モリセルアレイ、１１ａ，１１ｂはデコーダ、１２ａ，
１２ｂはセンスアンプ、１５ａ，１５ｂ，１６ａ，１６
ｂはトライステートバッファ、６２，６６は読出許否レ
ジスタ、６７はアドレスデコーダ、６３，ＡＧ１〜ＡＧ
４はＡＮＤゲート、ＯＧはＯＲゲートを示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　第１および第２の入出力ポートを介し
    て第１および第２のシステムとデータの伝送を行ない、
    これら第１および第２のシステムから同時にアクセスさ
    れることが可能なデュアルポートメモリであって、複数
    のメモリセルを有するメモリセルアレイ、前記第１のシ
    ステムからのアドレスデータに基づいて、前記メモリセ
    ルアレイにおけるいずれか１つのメモリセルを選択する
    第１のメモリセル選択手段、前記第２のシステムからの
    アドレスデータに基づいて、前記メモリセルアレイにお
    けるいずれか１つのメモリセルを選択する第２のメモリ
    セル選択手段、および選択されたメモリセルから読みだ
    されるデータの出力を禁止するための読出データ出力禁
    止手段を備える、デュアルポートメモリ。
JP3018690A 1991-02-12 1991-02-12 デュアルポートメモリ Pending JPH04257048A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3018690A JPH04257048A (ja) 1991-02-12 1991-02-12 デュアルポートメモリ
DE4204119A DE4204119C2 (de) 1991-02-12 1992-02-12 Multiprozessorsystem
US08/298,083 US5459851A (en) 1991-02-12 1994-08-31 Dual-port memory with selective read data output prohibition

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3018690A JPH04257048A (ja) 1991-02-12 1991-02-12 デュアルポートメモリ

Publications (1)

Publication Number Publication Date
JPH04257048A true JPH04257048A (ja) 1992-09-11

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