JP2908890B2 - 大規模通話路、並びに制御メモリ各々へのアクセス方法と通話路メモリ各々への読出アクセス方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時間スイッチ各々がマ
トリックス状に配置されてなる大規模通話路、更には、
通話路制御回路から制御メモリ各々がアクセスされる際
でのアクセス方法、更にはまた、制御メモリ各々からの
読出しアドレスにより通話路メモリ各々が読出しアクセ
スされる際での読出アクセス方法に関するものである。

【０００２】

【従来の技術】一般に、時分割ディジタル電子交換機に
おける通話路は複数の同一構成の時間スイッチより構成
されているが、図４はその時間スイッチの基本的な構成
を示したものである。この時間スイッチによる場合、シ
ーケンシャル書込・ランダム読出が通話路メモリ３で行
われるようになっている。即ち、入力ハイウェイ１から
の書込デ−タ（フレーム形式の通話データ）ＤＡＷは、
カウンタ４からセレクタ６を介し供給される書込アドレ
スＡＤＷによって通話路メモリ３に順次書き込まれるも
のとなっている。一方、また、カウンタ４からのシ−ケ
ンシャル読出アドレスによって制御メモリ５からは読出
アドレスＡＤＲが読み出されたうえ、セレクタ６を介し
通話路メモリ３に与えられることによって、通話路メモ
リ３からは読出デ−タ（フレーム形式の通話データ）Ｄ
ＡＲが読み出され、出力ハイウェイ２上に出力されるも
のとなっている。その書込・読出に際して、読出アドレ
スＡＤＲが書込アドレスＡＤＷと異なる順序になってい
れば、通話路メモリ３では、いわゆるタイムスロット変
換が行われることから、時間スイッチとしての機能が実
現されているものである。

【０００３】さて、図５は以上のようにして構成されて
なる時間スイッチを複数個用い、大規模通話路を構成し
た場合での構成を示したものである。これによる場合、
入力ハイウェイ１０１からの書込デ−タＤＡＷ１は時間
スイッチ３０１，３０２各々における通話路メモリに書
き込まれたうえ、時間スイッチ３０１，３０２各々にお
ける制御メモリからの読出アドレスによって、読出デ−
タＤＡＲ０１，ＤＡＲ０２が読み出されるものとなって
いる。これと同様にして、入力ハイウェイ１０２からの
書込デ−タＤＡＷ２は時間スイッチ３０３，３０４各々
における通話路メモリに書き込まれたうえ、時間スイッ
チ３０３，３０４各々における制御メモリからの読出ア
ドレスによって、読出デ−タＤＡＲ０３，ＤＡＲ０４が
読み出されるようになっている。時間スイッチ３０１，
３０３各々からの読出デ−タＤＡＲ０１，ＤＡＲ０３は
その何れかが、制御メモリ６０１からの選択信号Ｓ１に
よる選択制御下にセレクタ７０１より選択出力されたう
え、読出デ−タＤＡＲ１として出力ハイウェイ２０１上
に出力されるものとなっている。これと同様にして、時
間スイッチ３０２，３０４各々からの読出デ−タＤＡＲ
０２，ＤＡＲ０４はその何れかが、制御メモリ６０２か
らの選択信号Ｓ２による選択制御下にセレクタ７０２よ
り選択出力されたうえ、読出デ−タＤＡＲ２として出力
ハイウェイ２０２上に出力されるようになっている。

【０００４】ところで、以上のように、複数個の時間ス
イッチによって大規模通話路が構成される場合には、時
間スイッチ各々からの読出データ選択制御用に制御メモ
リやセレクタが外付けされた状態として必要になるばか
りか、読出データ選択制御用制御メモリは通話路を構成
している時間スイッチの数が増える程に、それに応じて
並列ビット数が多く要されるものとなっている。

【０００５】このような不具合を解決する方法として、
例えば特開昭５９−１５６０９７号公報に記載の「時分
割スイッチの出力制御方式」が挙げられる。図６はその
方式に係る時間スイッチの構成を示したものである。こ
れによる場合、この時間スイッチでの基本的な動作は、
既述の図４に示した時間スイッチでの動作と同様であ
る。ただ、異なるところは、制御メモリ５には通話路メ
モリ３への読出アドレスＡＤＲとしての各入力チャネル
接続情報以外に、読出アドレスＡＤＲ各々には空き塞り
管理ビットＳが対として付加されており、通話路メモリ
３からの読出データはその空き塞り管理ビットＳとＡＮ
Ｄ回路７で論理積されたうえ、出力ハイウェイ２上に出
力されていることである。したがって、予め空きチャネ
ルに対しての空き塞り管理ビットＳを“０”、また、使
用状態にあるチャネルに対しての空き塞り管理ビットＳ
を“１”に設定しておけば、空きチャネルに対しての通
話路メモリ３からの読出データはその如何に拘わらず、
ＡＮＤ回路７出力は“０”状態におかれるものとなって
いる。よって、そのような時間スイッチを複数用い、大
規模通話路を構成する場合には、複数の時間スイッチに
おけるＡＮＤ回路７出力をＯＲ回路にて論理和したう
え、出力ハイウェイ上に出力すればよいものである。大
規模通話路を構成するに際して、若干の多入力ＯＲ回路
が外付回路として要されるわけであるが、何れにしても
従来要されていた読出データ選択制御用制御メモリやセ
レクタは不要とされ、時間スイッチのみでほぼ大規模通
話路が構成され得るものである。

【０００６】

【発明が解決しようとする課題】従来技術に係る時間ス
イッチでは、空き塞り管理ビットを拡張ビットとし、こ
れによって空きチャネルに対する通話路メモリからの読
出データの外部への出力は抑えられているが、空きチャ
ネルと雖も通話路メモリからのデータ読出は行われてい
ることから、多数の時間スイッチによって大規模通話路
が構成される場合には、通話路全体での消費電力は無視
し得ないものとなっている。また、大規模通話路として
構成されている場合に、通話路制御回路によって、チャ
ネル接続情報の制御メモリへの外部からの書込更新や、
その制御メモリ内容の外部への読出のためには、通話路
制御回路よりアクセスオーダを時間スイッチ各々に対し
て個別に発する必要があるが、その際でのアクセス方法
については何等言及されていないものとなっている。

【０００７】本発明の第１の目的は、時間スイッチ各々
における制御メモリ上での通話データ読出用アドレスお
よび空き塞り管理ビットに対する外部からの更新と、そ
の制御メモリからの通話データ読出用アドレスの外部へ
の読出とが容易とされた構成の大規模通話路を供するに
ある。本発明の第２の目的は、大規模通話路として構成
されている場合に、制御メモリ各々への外部からの書込
更新や、制御メモリ各々からのデータの外部への呼出が
容易に行われ得る制御メモリ各々へのアクセス方法を供
するにある。本発明の第３の目的は、大規模通話路とし
て構成されている場合に、通話路全体での消費電力が抑
制可とされた、通話路メモリ各々への読出アクセス方法
を供するにある。

【０００８】

【課題を解決するための手段】上記第１の目的は、所定
周期でカウント値が更新されるカウンタと、該カウンタ
からのカウント値を読出アドレスとして、更新可として
記憶されている通話データ読出用アドレスが該通話デー
タ読出用アドレスと対として記憶されている空き塞り管
理ビットとともに所定周期で外部に順次読み出される制
御メモリと、該制御メモリからの通話データ読出用アド
レスを読出アドレス、上記カウンタからのカウント値を
書込アドレスとして、入力ハイウェイからのフレーム形
式通話データのシーケンシャル書込・出力ハイウェイへ
のフレーム形式通話データのランダム読出が行われる通
話路メモリとを含む時間スイッチを基本単位として、時
間スイッチ各々がマトリックス状に配置されてなる場合
に、同一列方向上の時間スイッチ各々における制御メモ
リに対しては同一デバイスアドレスとしての外部アクセ
ス可否制御用自己選択データが、同一行方向上の時間ス
イッチ各々における制御メモリに対しては同一外部書込
アクセス可否制御用自己選択データが事前設定された
上、時間スイッチ各々は制御メモリを介し、外部アクセ
ス用アドレスバス、外部アクセス用データバス、外部書
込／読出モード制御信号線それぞれにマルチ接続せしめ
られた上、外部アクセス源としての通話路制御回路に収
容されるべく構成されることで達成される。

【０００９】上記第２の目的は、外部アクセス用アドレ
スバス上の一部データとしてのアクセス先選択データが
外部アクセス可否制御用自己選択データに一致すること
を条件として、該当制御メモリ各々のみがアクセス対象
として選択された状態で、外部書込／読出モード制御信
号が書込モードにある場合には、外部アクセス用データ
バス上の一部データと上記該当制御メモリの外部書込ア
クセス可否制御用自己選択データとの比較結果が空き塞
り管理ビットとして発生された上、書込データである通
話データ読出用アドレスと対にして該当制御メモリ各々
に記憶せしめられる一方、外部書込／読出モード制御信
号が読出モードにある場合は、該当制御メモリ各々から
読み出される通話データ読出用アドレスは、他該当制御
メモリ各々から読み出される通話データ読出用アドレス
と外部アクセス用データバス上でワイヤードオアされる
べく、通話データ読出用アドレスと対にして同時に読み
出される空き塞り管理ビットにより出力インピーダンス
が制御された状態として、外部アクセス用データバス上
に出力されることで達成される。

【００１０】上記第３の目的は、制御メモリ各々から読
み出される通話データ読出用アドレスにより通話路メモ
リ各々が読出アクセスされるに際しては、該通話データ
読出用アドレスと同時に読み出されている空き塞り管理
ビットにもとづき、該通話路メモリでの読出動作の可否
が制御される一方では、該通話路メモリから読み出され
る通話データは、他通話路メモリ各々から読み出される
通話データと同一出力ハイウェイ上でワイヤードオアさ
れるべく、該通話データ読出用アドレスと同時に読み出
されている空き塞り管理ビットにより出力インピーダン
スが制御された状態として、出力ハイウェイ上に出力さ
れることで達成される。

【００１１】

【作用】通話路制御回路が各時間スイッチ共通の外部ア
クセス用のアドレスバスおよびデータバスを介し時間ス
イッチ各々をアクセスするに際しては、そのアドレスバ
ス上の１以上のビットデータがその制御メモリの自己選
択データに一致した場合のみその制御メモリを含む時間
スイッチに対する外部アクセスを許容するものとして、
通話データ読出用アドレスおよび空き塞り管理ビットの
更新に際しては、データバス上の１以上のビットデータ
とその制御メモリの自己選択データとの比較結果を空き
塞り管理ビットとして、書込データとしての通話データ
読出用アドレスと対にして記憶せしめる一方、通話デー
タ読出用アドレスのデータバス上への読出に際しては、
制御メモリより読み出される通話データ読出用アドレス
は、そのアドレスと対にして同時に読み出される空き塞
り管理ビットにもとづき、その時間スイッチ以外の時間
スイッチから読み出される通話データ読出用アドレスと
データバス上でワイヤードオアされるべく、その出力イ
ンピーダンスが制御された状態として出力されるように
したものである。また、制御メモリより、そのメモリに
更新可として、かつ対として記憶されている通話データ
読出用アドレスおよび空き塞り管理ビットを所定アドレ
ス順にシーケンシャルに順次読み出したうえ、その通話
データ読出用アドレスにもとづき通話路メモリを読出ア
クセスするに際しては、同時に読み出された空き塞り管
理ビットにもとづきその通話路メモリにおける読出動作
の可否を制御するようにすれば、通話路メモリでの読出
動作は抑えられるから、通話路メモリでの消費電力が少
なくて済まされるものである。更に、その空き塞り管理
ビットを出力インピーダンス制御信号として、その通話
路メモリから読み出された通話データの出力インピーダ
ンスが制御される場合は、複数の時間スイッチにおける
通話路メモリから同時に読み出された通話データは、出
力ハイウェイ上でそのままワイヤードオアされ得るもの
である。

【００１２】

【実施例】以下、本発明を図１から図３により説明す
る。先ず本発明による時間スイッチについて説明すれ
ば、図１はその一例での構成を示したものである。これ
による場合、カウンタ４による通話路メモリ３に対する
書込アクセス動作は既述の図６に示す時間スイッチでの
それに同様であるも、カウンタ４による通話路メモリ３
からの読出アクセス動作は若干異なったものとなってい
る。即ち、読出アクセス動作に際し、先ず同様な点から
説明すれば、制御メモリ５にはチャネル対応の通話デー
タ読出用アドレスと、そのチャネルの空き塞り状態を示
す空き塞り管理ビットとが対として、しかも更新可とし
て記憶されているが、その空き塞り管理ビットが通話デ
ータ読出用アドレスとともに制御メモリ５より読み出さ
れた場合には、図６の場合と同様、通話路メモリ３から
の読出データはＡＮＤ回路１２でその空き塞り管理ビッ
トによりゲート制御されたうえ、出力ハイウェイ２上に
出力されるようになっているものである。マトリックス
状に配置された、複数（一般にＮ2 個、但し、Ｎは２以
上の整数）の時間スイッチによって大規模通話路が構成
される場合には、ＡＮＤ回路１２出力は多入力ＯＲ回路
を介し出力ハイウェイ上に出力されればよいものである
が、ＡＮＤ回路１２の代りにトライステートのバッファ
ゲートを使用し、その出力インピーダンス状態を空き塞
り管理ビットによって制御する場合は、多入力ＯＲ回路
を要することなく、出力ハイウェイ２上でそれらゲート
出力がワイヤードオアされ得るものとなっている。

【００１３】しかしながら、制御メモリ５による通話路
メモリ３に対する読出アクセス動作に際し、図６に示す
時間スイッチでのそれと異なるところは、通話データ読
出用アドレスとともに読み出されている空き塞り管理ビ
ットがＡＮＤ回路１１でクロック信号ＣＫと論理積され
たうえ（通話路メモリ３に対してはクロック信号ＣＫの
前半周期で書込みが、その後半周期では通話路メモリ３
からの読出しが行われている）、通話路メモリ３に対し
読出動作可否制御信号として入力されていることであ
る。通話路メモリ３は一般に複数面のメモリ（メモリ個
々の容量は通話データ１フレーム分）から構成され、そ
の書込／読出モードはフレーム周期で交互に更新されて
いるが、読出モードにあるメモリより通話データが制御
メモリ５からの通話データ読出用アドレスによって読み
出される際には、その読出動作自体の実行可否を空き塞
り管理ビットによって制御しようというものである。即
ち、空き塞り管理ビットが“１”状態にある場合は読出
動作が許容されるが、“０”状態にある場合は読出動作
は不可とされ、通話路メモリ３上で読出動作が実際に行
われることはないものである。これにより空きチャネル
に対する読出アクセスは禁止されるものである。したが
って、複数の時間スイッチによって大規模通話路が構成
される場合には、全体として相当な消費電力低減が図れ
るものである。

【００１４】次に、制御メモリ５に対する外部からのア
クセス、即ち、通話路制御回路による書込／読出アクセ
スについて説明すれば、そのアクセスは各時間スイッチ
に共通とされた外部アクセス用データバス（本例では１
６ビット構成のものを想定）ＤＡＴＡ、外部アクセス用
アドレスバス（本例では１６ビット構成のものを想定）
ＡＤＤＲおよび書込／読出モード制御信号Ｒ／Ｗによっ
て行われるようになっている。マトリックス状に配置さ
れた、複数の時間スイッチによって大規模通話路が構成
される場合には、何れかの列方向、または行方向の複数
の時間スイッチが選択されたうえ、それに対してアクセ
スが行われるが、その際での選択制御は、外部アクセス
用アドレスバスＡＤＤＲにおける所定数のビット（本例
では上位側３ビット）と、その時間スイッチの自己選択
データＩＤＯ０〜ＩＤＯ２との比較結果によるものとな
っている。自己選択データＩＤＯ０〜ＩＤＯ２は時間ス
イッチ各々に対し事前設定されているが、これと外部ア
クセス用アドレスバスＡＤＤＲからの上位側３ビットと
を比較器９で比較し、その比較結果をして制御メモリ５
に対する書込／読出アクセス（アクセスアドレスは外部
アクセス用アドレスバスＡＤＤＲ上における下位側１３
ビット）の可否が制御されているものである。

【００１５】また、制御メモリ５での記憶内容、即ち、
通話データ読出用アドレスを通話路制御回路からの書込
アクセスによって更新するに際しては、空き塞り管理ビ
ットも併せて更新される必要があるが、更新されるべき
空き塞り管理ビットは比較器８で発生されるものとなっ
ている。比較器８ではバッファゲートを介された、外部
アクセス用データバスＤＡＴＡにおける所定数のビット
（本例では上位側３ビット）と、予め設定されている、
その時間スイッチの自己選択データＩＤＩ０〜ＩＤＩ２
とが比較されており、その比較結果を空き塞り管理ビッ
トとして発生しているものである。したがって、書込ア
クセスの際には、通話データ読出用アドレスとしての、
外部アクセス用データバスＤＡＴＡにおける下位側１３
ビットデータは、比較器８からの空き塞り管理ビットと
ともに制御メモリ５上の同一アドレスに対として書込み
され得るものである。

【００１６】更に、制御メモリ５上での記憶内容を通話
路制御回路に読み出す必要がある場合には、制御メモリ
５に対し通話路制御回路によって読出アクセスが行わ
れ、制御メモリ５より読み出された通話データ読出用ア
ドレスが外部アクセス用データバスＤＡＴＡを介し通話
路制御回路によって読取られる必要があるが、複数の時
間スイッチによって大規模通話路が構成される場合を考
慮すれば、制御メモリ５から読み出される通話データ読
出用アドレスは、外部アクセス用データバスＤＡＴＡ上
で他の時間スイッチから読み出された通話データ読出用
アドレスとワイヤードオアされるべく、トライステート
バッファ１０を介し外部アクセス用データバスＤＡＴＡ
上に出力されるものとなっている。同時に読み出される
空き塞り管理ビットによってトライステートバッファ１
０での出力インピーダンス状態が制御されればよいもの
であり、必要に応じその空き塞り管理ビットを上位側３
ビットのうち、何れかのビットに割当てて通話データ読
出用アドレスとともに出力することも可能となってい
る。なお、その際、自己選択データＩＤＩ０〜ＩＤＩ２
が上位側３ビットとして併せて出力される場合は、それ
ら複数の制御メモリへの書込内容が容易に再現されるも
のである。

【００１７】ここで、外部アクセス用データバスＤＡＴ
Ａからの上位側３ビット（ＤＡＴＡ１３〜１５）と自己
選択データＩＤＩ０〜２との関係によって空き塞り管理
ビットが如何に発生されるか、また、外部アクセス用ア
ドレスバスＡＤＤＲからの上位側３ビット（ＡＤＤＲ１
３〜１５）と自己選択データＩＤＯ０〜２との関係によ
って制御メモリ５が如何にアクセス可能状態（チップイ
ネーブル状態）におかれるか、更に空き塞り管理ビット
の状態によって如何に制御メモリ５からの読出出力が外
部アクセス用データバスＤＡＴＡ上に出力されるか、を
確認の意味で図２により説明すれば以下のようである。

【００１８】即ち、図２からも判るように、制御メモリ
５に対し何等かのアクセスを行う場合には、ＡＤＤＲ１
３〜１５とＩＤＯ０〜２とが一致し、チップイネーブル
状態にあることが前提条件となっている。この前提条件
の下に制御メモリ５に対し書込みが行われる際（書込／
読出モード制御信号Ｒ／Ｗが書込モードにある場合）に
は、ＤＡＴＡ１３〜１５とＩＤＩ０〜２とが一致してい
る場合は空き塞り管理ビットは“１”として、一致して
いない場合には“０”として発生されたうえ、制御メモ
リ５に書込まれるものであることが判る。また、制御メ
モリ５からの読出が行われる際（書込／読出モード制御
信号Ｒ／Ｗが読出モードにある場合）は、制御メモリ５
より読み出された空き塞り管理ビットが“１”の場合の
み、読出出力が結果的に外部アクセス用データバスＤＡ
ＴＡ上に低出力インピーダンス状態として出力される一
方、それが“０”の場合にはトライステートバッファ１
０は高出力インピーダンス状態におかれ、外部アクセス
用データバスＤＡＴＡは他の制御メモリから低出力イン
ピーダンス状態として出力された読出データによって占
められる結果、読出出力は結果的に外部アクセス用デー
タバスＤＡＴＡ上に出力され得ないものであることが判
る。

【００１９】図３はまた、以上の構成の時間スイッチを
４個含む大規模時分割通話路の一例での構成を示したも
のである。これによる場合、時間スイッチ３０１，３０
２，３０３，３０４は共通の外部アクセス用データバ
ス、外部アクセス用アドレスバスおよび書込／読出モー
ド制御信号Ｒ／Ｗに並列的にマルチ接続せしめられ、時
間スイッチマトリックスとして構成されたうえ、通話路
制御回路に収容されたものとなっている。但し、本例で
の時間スイッチ３０１，３０２，３０３，３０４では通
話データ出力用にＡＮＤ回路が使用されていることか
ら、ＯＲ回路４０１，４０２が通話データ論理和用に必
要となっている。

【００２０】ここで、その通話路全体としての動作を簡
単ながら説明すれば、時間スイッチマトリックスを構成
している時間スイッチ３０１，３０２，３０３，３０４
各々での自己選択データＩＤＩ０〜２，ＩＤＯ０〜２を
便宜上、（ＩＤＩ０〜２，ＩＤＯ０〜２）で表現するこ
ととして、それぞれ（０００，０００）、（０００，０
０１）、（００１，０００）、（００１，００１）とす
る。さて、入力ハイウェイ１０１上のタイムスロット
（チャネルと同義）Ｔ１における通話データＤＡ１を、
出力ハイウェイ２０２上のタイムスロットＴ２に挿入接
続する場合を想定すれば、時間スイッチ３０２でタイム
スロット変換を行なえばよいことが判る。したがって、
通話路制御回路１１よりマルチ接続された全ての時間ス
イッチ３０１，３０２，３０３，３０４に対し、ＤＡＴ
Ａ１３〜１５＝０００、ＡＤＤＲ１３〜１５＝００１を
設定したうえ、それら時間スイッチ３０１，３０２，３
０３，３０４各々における制御メモリのアドレスＴ２に
通話データ読出用アドレスデータＴ１を書込むように書
込アクセスすれば、時間スイッチ３０２における制御メ
モリにはそのデ−タとともに、空き塞り管理ビットが
“１”として書込まれ、また、時間スイッチ３０４にお
ける制御メモリにはそのデ−タとともに、空き塞り管理
ビットが“０”として書込まれるものである。さて、入
力ハイウェイ１０１上のタイムスロットＴ１での通話デ
−タＤＡ１は既述のカウンタ出力を書込アドレスとし
て、時間スイッチ３０１，３０２各々における通話路メ
モリのアドレスＴ１に書込まれた後、制御メモリからの
通話データ読出用アドレスデータＴ１に従って読み出さ
れるが、その際空き塞り管理ビットが“１”に設定され
ている時間スイッチ３０２からのみタイムスロットＴ２
に通話デ−タＤＡ１が読み出され、空き塞り管理ビット
が“０”に設定されている時間スイッチ３０４からはタ
イムスロットＴ２にデータとして“０”が出力されるこ
とになる。よって、時間スイッチ３０２，３０４各々か
らの読出出力をＯＲ回路４０２で論理和するようにすれ
ば、出力ハイウェイ２０１上のタイムスロットＴ２には
通話デ−タＤＡ１が挿入されるものである。なお、本例
での通話路は４個の時間スイッチより構成されている
が、自己選択データＩＤＩ０〜２，ＩＤＯ０〜２が３ビ
ットとして構成される場合には、最大８×８個の時間ス
イッチよりなるマトリックスまで拡大可能であり、ま
た、そのビット数を増やすことによっては、より大規模
なマトリックスが構成可能となっている。

【００２１】

【発明の効果】以上、説明したように、請求項１による
場合は、時間スイッチ各々における制御メモリ上での通
話データ読出用アドレスおよび空き塞り管理ビットに対
する外部からの更新と、その制御メモリからの通話デー
タ読出用アドレスの外部への読出とが容易とされた構成
の大規模通話路が、また、請求項２による場合には、大
規模通話路として構成されている場合に、制御メモリ各
々への外部からの書込更新や、制御メモリ各々からのデ
ータの外部への呼出が容易に行われ得る制御メモリ各々
へのアクセス方法が、更に、請求項３によれば、大規模
通話路として構成されている場合に、通話路全体での消
費電力が抑制可とされた、通話路メモリ各々への読出ア
クセス方法がそれぞれ得られたものとなっている。

【図面の簡単な説明】

【図１】図１は、本発明による時間スイッチの一例での
構成を示す図である。

【図２】図２は、本発明に係る自己選択データの機能を
説明するための図である。

【図３】図３は、本発明による時間スイッチを複数含む
大規模通話路の一例での構成を示す図である。

【図４】図４は、時間スイッチの基本的な構成を示す図
である。

【図５】図５は、従来技術に係る、基本的な時間スイッ
チを用いた大規模通話路の一例での構成を示す図であ
る。

【図６】図６は、制御メモリに空き塞り管理ビットを持
つ、従来技術に係る時間スイッチの一例での構成を示す
図である。

【符号の説明】

１…入力ハイウェイ、２…出力ハイウェイ、３…通話路
メモリ、４…カウンタ、５…制御メモリ、６，７…セレ
クタ、８，９…比較器、１０…トライステ−トバッフ
ァ、１１，１２…ＡＮＤ回路、１０１，１０２…入力ハ
イウェイ、２０１，２０２…出力ハイウェイ、３０１〜
３０４…時間スイッチ、４０１，４０２…ＯＲ回路、５
０１…通話路制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−156097（ＪＰ，Ａ) 特開 昭61−116496（ＪＰ，Ａ) 特開 昭54−138314（ＪＰ，Ａ) 特開 昭54−138315（ＪＰ，Ａ) 特開 昭63−227237（ＪＰ，Ａ) 特開 昭59−143494（ＪＰ，Ａ) 特開 昭53−60504（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04Q 3/52 H04Q 11/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定周期でカウント値が更新されるカウ
   ンタと、該カウンタからのカウント値を読出アドレスと
   して、更新可として記憶されている通話データ読出用ア
   ドレスが該通話データ読出用アドレスと対として記憶さ
   れている空き塞り管理ビットとともに所定周期で外部に
   順次読み出される制御メモリと、該制御メモリからの通
   話データ読出用アドレスを読出アドレス、上記カウンタ
   からのカウント値を書込アドレスとして、入力ハイウェ
   イからのフレーム形式通話データのシーケンシャル書込
   ・出力ハイウェイへのフレーム形式通話データのランダ
   ム読出が行われる通話路メモリとを含む時間スイッチ各
   々がマトリックス状に配置されてなる大規模通話路であ
   って、同一列方向上の時間スイッチ各々における制御メ
   モリに対しては同一デバイスアドレスとしての外部アク
   セス可否制御用自己選択データが、同一行方向上の時間
   スイッチ各々における制御メモリに対しては同一外部書
   込アクセス可否制御用自己選択データが事前設定された
   上、時間スイッチ各々は制御メモリを介し、外部アクセ
   ス用アドレスバス、外部アクセス用データバス、外部書
   込／読出モード制御信号線それぞれにマルチ接続せしめ
   られた上、外部アクセス源としての通話路制御回路に収
   容されてなる構成の大規模通話路。
2. 【請求項２】 請求項１記載の大規模通話路が外部アク
   セス用アドレスバス、外部アクセス用データバス、外部
   書込／読出モード制御信号線それぞれを介し、外部アク
   セス源としての通話路制御回路に収容された状態で、該
   通話路制御回路から制御メモリ各々がアクセスされる際
   でのアクセス方法であって、外部アクセス用アドレスバ
   ス上の一部データとしてのアクセス先選択データが外部
   アクセス可否制御用自己選択データに一致することを条
   件として、該当制御メモリ各々のみがアクセス対象とし
   て選択された状態で、外部書込／読出モード制御信号が
   書込モードにある場合には、外部アクセス用データバス
   上の一部データと上記該当制御メモリの外部書込アクセ
   ス可否制御用自己選択データとの比較結果が空き塞り管
   理ビットとして発生された上、書込データである通話デ
   ータ読出用アドレスと対にして該当制御メモリ各々に記
   憶せしめられる一方、外部書込／読出モード制御信号が
   読出モードにある場合は、該当制御メモリ各々から読み
   出される通話データ読出用アドレスは、他該当制御メモ
   リ各々から読み出される通話データ読出用アドレスと外
   部アクセス用データバス上でワイヤードオアされるべ
   く、通話データ読出用アドレスと対にして同時に読み出
   される空き塞り管理ビットにより出力インピーダンスが
   制御された状態として、外部アクセス用データバス上に
   出力されるようにした制御メモリ各々へのアクセス方
   法。
3. 【請求項３】 請求項１記載の通話路メモリ各々への読
   出アクセス方法であって、制御メモリ各々から読み出さ
   れる通話データ読出用アドレスにより通話路メモリ各々
   が読出アクセスされるに際しては、該通話データ読出用
   アドレスと同時に読み出されている空き塞り管理ビット
   にもとづき、該通話路メモリでの読出動作の可否が制御
   される一方では、該通話路メモリから読み出される通話
   データは、他通話路メモリ各々から読み出される通話デ
   ータと同一出力ハイウェイ上でワイヤードオアされるべ
   く、該通話データ読出用アドレスと同時に読み出されて
   いる空き塞り管理ビットにより出力インピーダンスが制
   御された状態として、出力ハイウェイ上に出力されるよ
   うにした通話路メモリ各々への読出アクセス方法。