JP2550868B2 - 通信制御lsi - Google Patents
通信制御lsiInfo
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Description
し、特に、プロトコル処理機能を有する通信制御LSI
に関する。
的に蓄積する領域、受信データを一時的に蓄積する領
域、プロトコル処理におけるデータのワークエリアとな
る領域などを設ける必要がある。従来の通信制御LSI
の場合、これらの領域は、それぞれ送信FIFO(Firs
t In First Out)として用いるRAM、受信FIFOと
して用いるRAM、プロトコル処理に用いるワークRA
Mなどとして設けられ、使用目的別の個々のRAMとし
て1チップに内蔵されている。したがって、この通信制
御LSIでは独立した複数のRAM領域が設けられてい
ることになる。
御LSIでは、1チップ内に独立した複数面のRAMが
内蔵されているが、使用目的(FIFO用かワーク用か
など)に応じて各RAMの語長を予め設定し、設定した
語長に基づいて設計・製造が行なわれる。したがって、
送信・受信の回線速度や送信と受信とのスループット差
に応じて送信FIFOと受信FIFOの語長比率を可変
とすることができない。また、プロトコル処理の軽重と
回線速度に応じ、送信FIFOや受信FIFOの必要語
長と、ソフトキューなどに使用されるワーク用RAM領
域の必要語長との比率を可変とすることができない。こ
のため、必要量を越えたRAMを設けてしまったり、特
定のRAMの容量不足が生じたときに、LSI製造時に
処理能力に制限を加えスペックダウンでこの容量不足に
対処したり、といったことが起こり得る。また、複数面
のRAMを1チップ上に設けるため、チップレイアウト
上のデッドスペースの増加などが起こり、チップサイズ
が増大するという問題点もある。
題が起こらず、RAMの使用量が少なく、かつ使用目的
に対して割り当てられる記憶領域の語長比率を自由に変
更できる通信制御LSIを提供することにある。
は、使用目的の異なる複数のデータ格納領域を有する通
信制御LSIにおいて、前記複数のデータ格納領域に共
通に設けられるRAMと、前記データ格納領域ごとに設
けられ前記RAMにおける当該データ格納領域の先頭ア
ドレスを絶対領域番地として保持するアドレスレジスタ
と、前記データ格納領域ごとに設けられ前記RAMにお
ける当該データ格納領域に割り当てられた語長を保持す
る語長レジスタと、データの種類に応じ前記複数のデー
タ格納領域のうちの1つを選択し、選択されたデータ格
納領域に対応するアドレスレジスタと語長レジスタとを
参照し、前記選択されたデータ格納領域での相対領域番
地として表わされた入出力ポインタを用い、前記データ
を前記選択されたデータ格納領域に入出力するデータ入
出力手段と、前記アドレスレジスタおよび前記語長レジ
スタの内容を変更する変更手段とを有し、前記各データ
格納領域が相互にアドレスが重ならないようにして前記
RAM内に共存することを特徴とする。
設け、RAM内において各データ格納領域に割り当てら
れる領域をアドレスレジスタと語長レジスタとによって
管理するので、データ格納領域の語長や語長比率を自由
に変更することができる。また、チップ上にRAM領域
を1箇所のみ設ければよいので、チップレイアウト上の
問題がなくなり、チップサイズの増大を抑えることがで
きる。
て説明する。図1は、本発明の一実施例の通信制御LS
Iの構成を示すブロック図である。この通信制御LSI
は、送信FIFOや受信FIFOの機能を備えるもので
あって、送信データ、受信データを問わず、同一のRA
Mにこれらデータが一時的に蓄積されるようになってい
る。
設けられ、共有RAM12にデータを書込むためのライ
トデータ選択回路3と共有RAM12からデータを読み
出すためのリードデータ分配回路13が、それぞれ信号
線S23,S24を介して共有RAM12に接続されて
いる。ライトデータ選択回路3は、3本の入力データ線
S25〜S27を備え、これら入力データ線S25〜S
27のうちのいずれかを選択して入力データを共有RA
M12に転送する。入力データ線S25〜S27のうち
の1つは送信データに対応し、別の1つは受信データに
対応している。リードデータ分配回路13は、各入力デ
ータ線S25〜S27にそれぞれ対応する3本の出力デ
ータ線S28〜S30を備え、共有RAM12から読み
出されたデータをその内容に応じて出力データ線S28
〜S30のいずれかに出力する。本実施例では、共有R
AM12は、送信FIFO領域、受信FIFO領域とし
て共通に使用されている。各FIFO領域は、共有RA
M12内において相互に重ならないように、連続領域
(ブロック)としてそれぞれ設定されている。
ッサ10には、プロトコル処理のソフトウェアやプロセ
ッサ10の動作を制御するソフトウェアを格納したRO
M1が接続されている。さらに、送信FIFOに対する
入出力ポインタなどを含み送信FIFOに必要な制御を
行なう送信FIFO制御回路4と、共有RAM12にお
いて送信FIFO領域に割り当てられた語長の値を保持
する送信語長レジスタ5と、共有RAM12における送
信FIFO領域の先頭番地の値を保持する送信先頭アド
レスレジスタ6と、受信FIFOに対する入出力ポイン
タなどを含み受信FIFOに必要な制御を行なう受信F
IFO制御回路7と、共有RAM12において受信FI
FO領域に割り当てられた語長の値を保持する受信語長
レジスタ8と、共有RAM12における受信FIFO領
域の先頭番地の値を保持する受信先頭アドレスレジスタ
9とが設けられている。各語長レジスタ5,8、各先頭
アドレスレジスタ6,9は、制御バスS20によってプ
ロセッサ10に接続され、プロセッサ10によって値を
書き換えることが可能なようになっている。
2の使用権を時分割で各ブロックに割り当てる時分割割
当信号S22を生成する時分割切替制御回路2が設けら
れている。時分割割当信号S22はライトデータ選択回
路3とアドレス選択回路11に出力されている。アドレ
ス選択回路11は、時分割切替制御回路2が割り当てた
ブロックに対応するRAMアドレス信号S19を選択・
中継するものであり、プロセッサ10とアドレスバスS
18で接続されている。さらに、アドレス選択回路11
には、送信FIFO制御回路4から送信FIFOに対す
る入出力ポインタを表わす信号S14、送信先頭アドレ
スレジスタ6から送信FIFO領域の先頭番地を表わす
信号S15、受信FIFO制御回路7から送信FIFO
に対する入出力ポインタを表わす信号S16、受信先頭
アドレスレジスタ9から受信FIFO領域の先頭番地を
表わす信号S17が入力する。このうち、入出力ポイン
タは、それぞれの領域における相対番地で表わされ、領
域の先頭番地は絶対番地で表わされている。アドレス選
択回路は11は、時分割割当信号S22で指示された領
域(ブロック)に対応する入出力ポインタ値と当該領域
の先頭番地値との論理和あるいは加算を行ない、得られ
た値をRAMアドレス信号S19として出力するように
構成されている。
号S22に応じ、ライトデータ選択回路3で入力データ
線S25〜S27の中から1つが選択され、選択された
入力データ線のデータが共有RAM12に入力する。同
時にアドレス選択回路11において、選択された領域に
対応する入出力ポインタと先頭番地とからRAMアドレ
ス信号S19が生成し、共有RAM12のアドレスが指
定されてそこにデータが書込まれる。そして時分割動作
により、各ブロックが順次選択され、次々と異なる種類
のデータが共有RAM12に蓄積されることになる。こ
の場合、共有RAM12に割り当てられた領域を越えて
書込みが行なわれないようにするため、各FIFO制御
回路4,7は、各語長レジスタ5,8に格納された値と入
出力ポインタ値とを比較し、入出力ポインタを管理す
る。
変更(例えば送信FIFO領域の語長を増やして受信F
IFO領域の語長を減らす)は、プロセッサ10からの
指示によって、各先頭アドレスレジスタ6,9および各
語長レジスタ5,8に記憶されている値を変更すること
によって行なわれる。したがって、各領域に割り当てら
れる語長を自由に変更することができる。
ータ格納領域に対して共通にRAMを設け、RAM内に
おいて各データ格納領域に割り当てられる領域をアドレ
スレジスタと語長レジスタとによって管理することによ
り、データ格納領域の語長や語長比率を自由に変更する
ことができるという効果がある。また、チップ上にRA
M領域を1箇所のみ設ければよいので、チップレイアウ
ト上の問題がなくなり、チップサイズの増大を抑えるこ
とができるという効果がある。
すブロック図である。
Claims (3)
- 【請求項1】 使用目的の異なる複数のデータ格納領域
を有する通信制御LSIにおいて、 前記複数のデータ格納領域に共通に設けられるRAM
と、 前記データ格納領域ごとに設けられ前記RAMにおける
当該データ格納領域の先頭アドレスを絶対領域番地とし
て保持するアドレスレジスタと、 前記データ格納領域ごとに設けられ前記RAMにおける
当該データ格納領域に割り当てられた語長を保持する語
長レジスタと、 データの種類に応じ前記複数のデータ格納領域のうちの
1つを選択し、選択されたデータ格納領域に対応するア
ドレスレジスタと語長レジスタとを参照し、前記選択さ
れたデータ格納領域での相対領域番地として表わされた
入出力ポインタを用い、前記データを前記選択されたデ
ータ格納領域に入出力するデータ入出力手段と、 前記アドレスレジスタおよび前記語長レジスタの内容を
変更する変更手段とを有し、 前記各データ格納領域が相互にアドレスが重ならないよ
うにして前記RAM内に共存することを特徴とする通信
制御LSI。 - 【請求項2】 データ入出力手段は、データ格納領域ご
との前記入出力ポインタの相対領域番地が前記語長レジ
スタから読み出される当該データ格納領域の語長を越え
ているかどうかのチェックを行ない、そののち前記アド
レスレジスタから読み出された当該データ格納領域の先
頭番地を前記入出力ポインタに加算し、加算値をアドレ
スとして前記RAMにアクセスする請求項1に記載の通
信制御LSI。 - 【請求項3】 使用目的ごとにデータが時分割で入力
し、データ入出力手段は、前記時分割に同期してデータ
格納領域の選択を行なう請求項1または2に記載の通信
制御LSI。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5161536A JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御lsi |
Applications Claiming Priority (1)
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---|---|---|---|
JP5161536A JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御lsi |
Publications (2)
Publication Number | Publication Date |
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JPH0721121A JPH0721121A (ja) | 1995-01-24 |
JP2550868B2 true JP2550868B2 (ja) | 1996-11-06 |
Family
ID=15736970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5161536A Expired - Fee Related JP2550868B2 (ja) | 1993-06-30 | 1993-06-30 | 通信制御lsi |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2550868B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6321280B1 (en) * | 1998-04-20 | 2001-11-20 | Fujitsu Limited | System LSI having communication function |
JP5423419B2 (ja) * | 2010-01-21 | 2014-02-19 | 富士ゼロックス株式会社 | データ処理装置 |
TWI480496B (zh) | 2013-11-20 | 2015-04-11 | Ind Tech Res Inst | 通電直熱再生式壓縮空氣乾燥裝置及除濕再生單元 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0239343A (ja) * | 1988-07-29 | 1990-02-08 | Fujitsu Ltd | 送受信バッファリング制御方式 |
-
1993
- 1993-06-30 JP JP5161536A patent/JP2550868B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0721121A (ja) | 1995-01-24 |
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