KR20030073992A

KR20030073992A - 멀티 액세스 ｆｉｆｏ 메모리

Info

Publication number: KR20030073992A
Application number: KR1020020013817A
Authority: KR
Inventors: 노환상
Original assignee: 삼성전자주식회사
Priority date: 2002-03-14
Filing date: 2002-03-14
Publication date: 2003-09-19

Abstract

멀티 액세스 FIFO 메모리가 개시된다. 상기 멀티 액세스 FIFO 메모리는, 복수개의 단위 FIFO 메모리들로 구성되는 FIFO(First-In First-out) 메모리 블록, 및 중앙처리장치 또는 소정의 기능블록이 상기 FIFO 메모리 블록에 데이터를 기입하거나 상기 FIFO 메모리 블록으로부터 데이터를 독출가능하도록 제어하는 제어회로를 구비하는 것을 특징으로 한다. 따라서 상기 멀티 액세스 FIFO 메모리는, 상기 제어회로에 의해 본래의 자신의 용도로 사용되지 않는 시간에는 즉 소정의 기능블록에 의해 액세스되지 않는 시간에는 중앙처리장치(CPU)가 상기 FIFO 메모리 블록을 액세스하여 데이터 저장용 스택(Stack)으로 사용할 수 있게 하는 장점이 있다. 이에 따라 상기 멀티 액세스 FIFO 메모리에 의해 메모리 사용에 대한 효율성이 향상될 수 있다.

Description

멀티 액세스 ＦＩＦＯ 메모리{Multi access FIFO memory}

본 발명은 FIFO(First-In First-out) 메모리에 관한 것으로, 특히 멀티 액세스(Multi access)가 가능한 FIFO 메모리에 관한 것이다.

근래에 반도체 집적회로는 SOC(System On Chip)화 되어가고 있으며 SOC 내에는 여러 가지의 IP(Intellectual Property) 블록들, 즉 여러 가지의 기능블록들이 포함된다. 대표적인 기능블록으로는 DMA(Direct Memory Access), UART(Universal Asynchronous Receiver/Transmitter), 및 RCV(Remocon Receiver) 등이 있으며 이러한 기능블록들은 일반적으로 데이터를 일시 저장하는 FIFO 메모리를 포함한다.

FIFO 메모리는 응용이 다양해 짐에 따라 메모리 깊이(Memory depth)가 커지고 있으며 하나의 칩 내에 다른 용도로 사용하기 위해 여러개의 FIFO들이 포함될 수 있다. 그런데 FIFO는 칩이 동작하는 동안 항상 사용되는 것은 아니며 특정한 사용 용도에 따라 특정한 시간에만 사용된다. 따라서 FIFO는 본래의 자신의 용도로 사용되지 않는 시간에는 비어있게 된다. 이와 같이 FIFO가 특정한 시간에만 사용되고 그 이외의 시간에는 비어있게 되는 경우에는 메모리가 부족한 시스템에서 시스템의 효율성이 떨어지게 된다.

도 1은 일예로서 RCV에 포함되는 종래의 FIFO 메모리의 구조를 나타내는 블록도이다. 도 1을 참조하면, 종래의 FIFO 메모리에서는 소정의 기능블록으로부터 데이터(Capture-data)가 입력되면 기입 포인터(Write pointer)(11)가 기입 제어신호(Captur-write)에 응답하여 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 순차적으로 선택하고 데이터(Capture-data)를 선택된 단위 FIFO 메모리로 출력한다.

즉 첫 번째 데이터가 입력되면 그 데이터를 FIFO 0에 기입하고 기입 포인터(11)가 FIFO 메모리에 대한 어드레스를 하나 증가시켜 두 번째 데이터가 입력되면 그 데이터를 FIFO 1에 기입한다. 이와 같이 데이터가 입력될 때마다 기입 포인터(11)는 어드레스를 하나씩 증가시켜 데이터를 순차적으로 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)에 기입한다. 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)이 모두 차게 되면 인터럽프(Full-interrupt)를 발생시켜 외부의 중앙처리장치(CPU)가 데이터를 독출할 수 있게 한다.

인터럽프(Full-interrupt)가 발생되면 독출 포인터(Read pointer)(13)가 독출 제어신호(Cpu-read)에 응답하여 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 FIFO 0부터 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 데이터 버스(Data Bus)로 출력한다.

그런데 상술한 바와 같이 도 1에 도시된 종래의 FIFO 메모리는 데이터(Capture-data)를 제공하는 소정의 기능블록에 의해서 특정한 시간에만 사용되고 그 이외의 시간에는 비어있게 된다. 이와 같이 FIFO가 특정한 시간에만 사용되고 그 이외의 시간에는 비어있게 되는 경우에는 메모리가 부족한 시스템에서 메모리 사용에 대한 효율성이 떨어지게 된다.

따라서 본 발명이 이루고자하는 기술적 과제는, 본래의 자신의 용도로 사용되지 않는 시간에는 중앙처리장치(CPU) 또는 다른 기능블록들이 FIFO를 데이터 저장용 스택(Stack)으로 사용할 수 있게 하는 멀티 액세스 FIFO 메모리를 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일예로서 RCV에 포함되는 종래의 FIFO 메모리의 구조를 나타내는 블록도이다.

도 2는 본 발명에 따른 FIFO 메모리의 구조를 나타내는 블록도이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 멀티 액세스 FIFO 메모리는, 복수개의 단위 FIFO 메모리들로 구성되는 FIFO(First-In First-out) 메모리 블록; 및 중앙처리장치 또는 소정의 기능블록이 상기 FIFO 메모리 블록에 데이터를 기입하거나 상기 FIFO 메모리 블록으로부터 데이터를 독출가능하도록 제어하는 제어회로를 구비하는 것을 특징으로 한다.

바람직한 실시예에 따르면 상기 제어회로는, 제어신호에 응답하여, 상기 중앙처리장치로부터 데이터 버스를 경유하여 입력되는 데이터 및 상기 기능블록으로부터 입력되는 데이터중 하나를 선택하여 기입 데이터로서 출력하는 제1선택기; 상기 제어신호에 응답하여, 상기 중앙처리장치로부터 입력되는 제1기입 제어신호 및 상기 기능블록으로부터 입력되는 제2기입 제어신호중 하나를 선택하여 기입 제어신호로서 출력하는 제2선택기; 상기 기입 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 상기 기입 데이터를 선택된 단위 FIFO 메모리로 출력하는 기입 포인터; 및 상기 중앙처리장치로부터 입력되는 독출 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 상기 데이터 버스로 출력하는 독출 포인터를 구비한다.

상기 제어신호는 외부에서 셋팅가능한 제어 레지스터의 출력이다. 상기 기능블록은 DMA(Direct Memory Access), UART(Universal Asynchronous Receiver/Transmitter), 또는 RCV(Remocon Receiver)이다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 멀티 액세스 FIFO 메모리는, 복수개의 단위 FIFO 메모리들로 구성되는 FIFO(First-In First-out) 메모리 블록; 제어신호에 응답하여, 제1데이터 패쓰를 경유하여 입력되는 데이터 및 제2데이터 패쓰를 경유하여 입력되는 데이터중 하나를 선택하여 기입 데이터로서 출력하는 제1선택기; 상기 제어신호에 응답하여, 제1기입 제어신호 및 제2기입 제어신호중 하나를 선택하여 기입 제어신호로서 출력하는 제2선택기; 상기 기입 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 상기 기입 데이터를 선택된 단위 FIFO 메모리로 출력하는 기입 포인터; 및 독출 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 상기 제1데이터 패쓰 또는 상기 제2데이터 패쓰로 출력하는 독출 포인터를 구비하는 것을 특징으로 한다.

상기 제1데이터 패쓰는 중앙처리장치에 연결되고, 상기 제2데이터 패쓰는 소정의 기능블록에 연결된다. 상기 소정의 기능블록은 DMA, UART, 또는 RCV이다.

상기 제1기입 제어신호는 상기 중앙처리장치로부터 입력되는 신호이거나 상기 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호이다. 상기 제2기입 제어신호는 상기 기능블록으로부터 입력되는 신호이다. 상기 독출 제어신호는 상기 중앙처리장치로부터 입력되는 신호이거나 상기 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호이다. 또한 상기 독출 제어신호는 상기 기능블록으로부터 입력되는 신호일 수 있다. 상기 제어신호는 외부에서 셋팅가능한 제어 레지스터의 출력이다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2를 참조하면, 본 발명에 따른 FIFO 메모리는 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)로 구성되는 FIFO 메모리 블록(100), 및 중앙처리장치(미도시) 또는 소정의 기능블록(미도시)이 FIFO 메모리 블록(100)에 데이터를 기입하거나 FIFO 메모리 블록(100)으로부터 데이터를 독출가능하도록 제어하는 제어회로(200)를 구비한다. 따라서 제어회로(200)를 통해 소정의 기능블록 뿐만 아니라 중앙처리장치도 FIFO 메모리 블록(100)을 액세스할 수 있다.

기능블록은 DMA(Direct Memory Access), UART(Universal Asynchronous Receiver/Transmitter), 또는 RCV(Remocon Receiver)일 수 있으며 이외에 여러 가지 다른 기능블록일 수도 있다.

제어회로(200)는 제1선택기(21), 제2선택기(23), 기입 포인터(25), 및 독출 포인터(27)를 포함한다. 제1선택기(21)는 제어신호(cpu_or_capture)에 응답하여, 중앙처리장치로부터 제1데이터 패쓰, 즉 데이터 버스(Data Bus)를 경유하여 입력되는 데이터 및 기능블록으로부터 제2데이터 패쓰를 경유하여 입력되는 데이터(capture_data)중 하나를 선택하여 기입 데이터(Din)로서 출력한다. 제2선택기(23)는 제어신호(cpu_or_capture)에 응답하여, 중앙처리장치로부터 입력되는 제1기입 제어신호(cpu_write) 및 기능블록으로부터 입력되는 제2기입 제어신호(capture-write)중 하나를 선택하여 기입 제어신호(write)로서 출력한다. 제1선택기(21) 및 제2선택기(23)는 멀티플렉서로 구성된다.

기입 포인터(25)는 기입 제어신호(write)에 응답하여, 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 순차적으로 선택하고 기입 데이터(Din)를 선택된단위 FIFO 메모리로 출력한다. 독출 포인터(27)는 중앙처리장치로부터 입력되는 독출 제어신호(cpu_read)에 응답하여, 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 데이터 버스(Data Bus)로 출력한다.

여기에서 제어신호(cpu_or_capture)는 외부에서 셋팅가능한 제어 레지스터의 출력이다. 제1기입 제어신호(cpu_write)는 중앙처리장치로부터 직접 입력되는 신호이거나 또는 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호일 수 있다. 제2기입 제어신호(capture-write)는 기능블록으로부터 입력되는 신호이다. 독출 제어신호(cpu_read)는 중앙처리장치로부터 직접 입력되는 신호이거나 또는 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호일 수 있다.

좀더 설명하면, 예컨대 제어신호(cpu_or_capture)가 논리"하이"일 때는 제1선택기(21)는 중앙처리장치로부터 데이터 버스(Data Bus)를 경유하여 입력되는 데이터를 선택하여 기입 데이터(Din)로서 출력한다. 또한 제2선택기(23)는 중앙처리장치로부터 입력되는 제1기입 제어신호(cpu_write)를 선택하여 기입 제어신호(write)로서 출력한다. 이에 따라 기입 포인터(25)는 제1기입 제어신호(cpu_write)에 해당하는 기입 제어신호(write)에 응답하여, 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 순차적으로 선택하고 데이터 버스(Data Bus)를 경유하여 입력되는 데이터에 해당하는 기입 데이터(Din)를 선택된 단위 FIFO 메모리로 출력한다. 즉 제어신호(cpu_or_capture)가 논리"하이"일 때는 중앙처리장치에 의해 FIFO 메모리 블록(100)이 액세스된다.

제어신호(cpu_or_capture)가 논리"로우"일 때는 제1선택기(21)는 기능블록으로부터 입력되는 데이터(capture_data)를 선택하여 기입 데이터(Din)로서 출력한다. 또한 제2선택기(23)는 기능블록으로부터 입력되는 제2기입 제어신호(capture_write)를 선택하여 기입 제어신호(write)로서 출력한다. 이에 따라 기입 포인터(25)는 제2기입 제어신호(capture_write)에 해당하는 기입 제어신호(write)에 응답하여, 복수개의 단위 FIFO 메모리들(FIFO 0 내지 FIFO 15)을 순차적으로 선택하고 기능블록으로부터 입력되는 데이터(capture_data)에 해당하는 기입 데이터(Din)를 선택된 단위 FIFO 메모리로 출력한다. 즉 제어신호(cpu_or_capture)가 논리"로우"일 때는 기능블록에 의해 FIFO 메모리 블록(100)이 액세스된다.

이상에서와 같이 본 발명에 따른 FIFO 메모리는, 본래의 자신의 용도로 사용되지 않는 시간에는, 즉 소정의 기능블록에 의해 액세스되지 않는 시간에는 중앙처리장치(CPU)가 FIFO 메모리 블록을 액세스하여 데이터 저장용 스택(Stack)으로 사용할 수 있게 하는 장점이 있다. 한편 도 2에는 두 개의 기입 패쓰, 즉 중앙처리장치(CPU)에 의한 기입 패쓰 및 하나의 기능블록에 의한 기입 패쓰가 있으나, 필요에 따라 세 개 이상의 기입 패쓰를 형성하여 중앙처리장치(CPU)와 두 개 이상의 기능블럭들이 FIFO 메모리 블록을 액세스할 수 있도록 구성할 수 있다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 멀티 액세스 FIFO 메모리는 본래의 자신의 용도로 사용되지 않는 시간에는 중앙처리장치(CPU) 또는 다른 IP들이 FIFO를 데이터 저장용 스택으로 사용할 수 있게 하는 장점이 있다. 따라서 본 발명에 따른 멀티 액세스 FIFO 메모리에 의해 메모리 사용에 대한 효율성이 향상될 수 있다.

Claims

복수개의 단위 FIFO 메모리들로 구성되는 FIFO(First-In First-out) 메모리 블록; 및

중앙처리장치 또는 소정의 기능블록이 상기 FIFO에 데이터를 기입하거나 상기 FIFO로부터 데이터를 독출가능하도록 제어하는 제어회로를 구비하는 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제1항에 있어서, 상기 제어회로는,

제어신호에 응답하여, 상기 중앙처리장치로부터 데이터 버스를 경유하여 입력되는 데이터 및 상기 기능블록으로부터 입력되는 데이터중 하나를 선택하여 기입데이터로서 출력하는 제1선택기;

상기 제어신호에 응답하여, 상기 중앙처리장치로부터 입력되는 제1기입 제어신호 및 상기 기능블록으로부터 입력되는 제2기입 제어신호중 하나를 선택하여 기입 제어신호로서 출력하는 제2선택기;

상기 기입 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 상기 기입 데이터를 선택된 단위 FIFO 메모리로 출력하는 기입 포인터; 및

상기 중앙처리장치로부터 입력되는 독출 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 상기 데이터 버스로 출력하는 독출 포인터를 구비하는 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제2항에 있어서, 상기 제어신호는 외부에서 셋팅가능한 제어 레지스터의 출력인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제1항에 있어서, 상기 기능블록은 DMA(Direct Memory Access), UART(Universal Asynchronous Receiver/Transmitter), 또는 RCV(Remocon Receiver)인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
복수개의 단위 FIFO 메모리들로 구성되는 FIFO(First-In First-out) 메모리블록;

제어신호에 응답하여, 제1데이터 패쓰를 경유하여 입력되는 데이터 및 제2데이터 패쓰를 경유하여 입력되는 데이터중 하나를 선택하여 기입 데이터로서 출력하는 제1선택기;

상기 제어신호에 응답하여, 제1기입 제어신호 및 제2기입 제어신호중 하나를 선택하여 기입 제어신호로서 출력하는 제2선택기;

상기 기입 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 상기 기입 데이터를 선택된 단위 FIFO 메모리로 출력하는 기입 포인터; 및

독출 제어신호에 응답하여, 상기 복수개의 단위 FIFO 메모리들을 순차적으로 선택하고 선택된 단위 FIFO 메모리로부터 독출되는 독출 데이터를 상기 제1데이터 패쓰 또는 상기 제2데이터 패쓰로 출력하는 독출 포인터를 구비하는 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제5항에 있어서, 상기 제1데이터 패쓰는 중앙처리장치에 연결되는 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제5항에 있어서, 상기 제2데이터 패쓰는 소정의 기능블록에 연결되는 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제7항에 있어서, 상기 소정의 기능블록은 DMA, UART, 또는 RCV인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제6항에 있어서, 상기 제1기입 제어신호는 상기 중앙처리장치로부터 입력되는 신호이거나 상기 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제7항에 있어서, 상기 제2기입 제어신호는 상기 기능블록으로부터 입력되는 신호인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제6항에 있어서, 상기 독출 제어신호는 상기 중앙처리장치로부터 입력되는 신호이거나 상기 중앙처리장치로부터 입력되는 신호에 의해 발생되는 신호인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제7항에 있어서, 상기 독출 제어신호는 상기 기능블록으로부터 입력되는 신호인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.
제5항에 있어서, 상기 제어신호는 외부에서 셋팅가능한 제어 레지스터의 출력인 것을 특징으로 하는 멀티 액세스 FIFO 메모리.