JPS6215642A - ２アクセス方式メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バスを介してＣＰＵを含む外部装置に接続し
たメモリ装置に外部装置の主メモリの機能とその逐次的
な外部メモリの機能を兼備させて、このメモリ装置を外
部装置の主メモリ又はその逐次的な外部メモリのいずれ
かに選択的に切換えることができるようにした２アクセ
ス方式メモリ装置に関する。

［従来の技術］ 近年、マイクロプロセッサの応用システムの発展と普及
は目覚ましく、特にパーソナルコンピュータであってで
一般業務用及び各種システム開発用にその用途が拡大し
つつある。この結果、パーソナルコンピュータが処理す
べきソフトウェア規模は従来の数十キロバイト程度から
数メガバイト級へと飛躍的な増加を見せている。このよ
うな処理ソフトウェア量の増加に対応するために、フレ
キシブルディスク装置等の外部メモリのみならず、マイ
クロプロセッサが直接アクセスできるＩＣ（半導体集積
回路）メモリの容量も大規模化している。即ち、マイク
ロプロセッサシステムのコスト及び実装サイズに占める
ＩＣメモリの割合が大きくなりつつあり、しかもこの傾
向が今後長期にわたることが確実である。従ってマイク
ロプロセッサシステムのコストをより低く保つためには
ＩＣメモリを効率良く利用することが必要であり、しか
もその重要性はますます高まっている。

上述したマイクロプロセッサシステムに大規模メモリが
主メモリ以外に利用される例としては、第一に、ＲＡＭ
（随時読み出し書き込みメモリ）ディスクの代用品とし
ての装置がある。これは従来フレキシブルディスク上に
記録して用いられていたオペレーティングシステム等の
大規模なシステム管理用ソフトウェアをコピーしてその
処理速度を１桁〜２桁程度向上させる大容量のメモリ装
置であり、その容量は５１２キロバイト〜１０メガバイ
トにも達する。

また大規模ＩＣメモリの第二の利用例として、通信用パ
ックアメモリがある。最近はパーソナルコンピユータラ
用いたＬＡＮ　（ローカ）Ｌｔエリアネットワーク）が
業務用途に向けられており、従来は大型、中型コンピュ
ータのネットワークに限られていた業務データの大量転
送を行うようになった。ＬＡＮでは共通の回線を多数の
伝送ステーションが共有するため、同時に通信要求が発
生した時に回線使用権を得ることのできなかった伝送ス
テーション（多くの場合はパーソナルコンピュータ自体
）では伝送メツセージの一時メモリを用意しなければな
らない０回線がループ状のＬＡＮでは自局からメツセー
ジを送信中に他局からのメツセージを受信した場合に、
一時的にこれを自局のメモリにバッファリングしておき
、自局からのメツセージの送信を完了した後に、他局へ
メツセージを送信するという事態が生じ、やはり十分な
メモリを用意する必要がある。そのメモリ容量も業務用
ファイルデータにはやはり数メガバイト以上が必要とな
る。

更に大規模ＩＣメモリの第三の利用例として、画像表示
用データメモリがある。最近は大型コンピュータの端末
ディスプレイやパーソナルコンピュータのおいてもカラ
ーグラフィック出力方式の占める割合が多くなり、これ
らの製造メーカ各社の競争点は高精細度表示と高速画面
書き替えに移っている。この技術においては画面編集プ
ロセッサからアクセスを行う主メモリと表示メモリ間で
より高速のデータ転送を行うこと及び大規模なＩＣメモ
リを実装することが重要であり、主メモリ及び表示メモ
リとも数メガ−数十メガバイトを必要とする。

［発明が解決しようとする問題点］ このようなＩＣメモリの大規模化と、一方ではパーソナ
ルコンピュータ、オフィスオートメーション端末等の低
コスト化を図ることが今後のマイクロエレクトロニクス
製品全般の広範な普及に寄与することは明らかであるが
、上述の各用例においては従来、それぞれの機能のＩＣ
メモリ装置は別個に設計され、各専用機能の装置、オプ
シゴン或いはアフターマーケット用品として市場に供給
されており、メモリ容量の増加が直ちにコストの増加を
招いている。

このように大規模メモリ装置が専用化した要因は主とし
てメモリへのアクセス方式、即ちアドレス信号の与え方
の順序の違いによる。これには逐次方式とランダム方式
があり、それぞれ回路形式が異なるためである。逐次方
式はアドレス値を一定のきざみ幅で順次インクリメント
又はデクリメントするもので、前述の用例のうち、ＲＡ
Ｍディスク、伝送バッファ及び画像表示メモリがこれに
該ちする。ランダム方式はアドレス値の変化幅がその都
度変化するもので通常のプロセッサからの直接アクセス
は大部分がこの方式である。

従来、上述したようなマイクロエレクトロニクス機器全
般において、メモリ装置には逐次方式とランダム方式の
両方のメモリアクセス方式を兼備したものがないため、
メモリ装置のコストが上昇し、かつ実装スペースが増加
する問題点があつた。

また従来、メモリ装置とそのＣＰＵに付属する他のメモ
リ装置との間、或いはＣＰＵの他の入出力ボートとの間
でデータ転送する方式の一つとして直接メモリアクセス
制御部（以下ｒＤＭＡｃＪという）を用いた直接メモリ
アクセス方式がある。この方式はＣＰＵの外部バスへの
アクセスの休止時間を利用してＣＰＵと独立してデータ
転送を行うものであるが、メモリ装置とメモリ装置との
間のデータ転送を行う時の動作が特に遅くなることがよ
く知られている。これはアドレスバス上に同時に２つの
アドレス値を与えることができないため、ＤＭＡＣ自体
の内部に一方のメモリ装置から出力されたデータを一旦
スドアし、ＣＰＵの次の休止時間を待って、宛先アドレ
スを出力するという２段階操作が必要であることによる
。実際にこのようなメモリ装置間の転送の必要性はデー
タ伝送バッファや画像メモリとして大規模メモリ装置を
使用する場合に頻繁に生じるため、この転送速度はその
ようなシステム全体の機能を左右する重要な要因である
。

更に、メモリ装置が大規模化してＣＰＵの連続的にアク
セス可能な範囲がメモリ装置の提供するアドレス領域に
比較して相当に小さい場合には、ＣＰＵの連続的にアク
セス可能な領域が画一的に限定される問題点があった。

本発明の第一の目的は、ＩＣメモリの増強による機能向
上を図る際のコスト上昇及び実装スペースの増加を最小
限にする２アクセス方式メモリ装置を提供することにあ
る。

また本発明の第二の目的は、直接メモリアクセス方式に
よりメモリ装置とそのＣＰＵに付属する他のメモリ装置
との間、或いはＣＰＵの他の入出力ポートとの間でデー
タ転送する際に、その転送時間を大幅に短縮し得る２ア
クセス方式メモリ装置を提供することにある。

更に本発明の第三の目的は、ＣＰＵの連続的なアクセス
可能な範囲がメモリ装置の提供するアドレス領域に比較
して相当に小さい場合に、ＣＰＵが所望の大きさの限定
領域を選択してアクセスし得る２アクセス方式メモリ装
置を提供することにある。

［問題点を解決するための手段］ 上記目的を達成するための本発明の構成を実施例に対応
する第１図に基づいて説明する。

本発明のメｉり装置２０は、複数の半導体メモリ素子か
らなるメモリユニット２１と、このメモリユニット２１
にアドレス信号を与える内部アドレスバス３１とを備え
る。そしてメモリ装置２０はこのメモリ装置間）２１の
周辺に、外部装置１０からのアドレス信号を内部アドレ
スバス３１に与える回路２２と、逐次アドレス信号を内
部アドレスバス３１に与える回路２６とを並設し、更に
これらの回路２２．２６の動作を選択する回路２５を設
けたものである。

回路２２は、外部装置ｌＯからのアドレス信号を取込ん
でこのアドレス信号を内部アドレスバス３１に出力する
外部アドレスバスバッファであり、回路２６は、外部装
置１０からのアドレス信号とは別の独自の逐次アドレス
信号を発生する内部アドレス発生部であり、回路２５は
、外部装置１０からのモード選択信号に同期して外部ア
ドレスバスバッファ２２からのアドレス信号又は内部ア
ドレス発生部２６からのアドレス信号のいずれかを内部
アドレスバス３１に出力させるモード制御部である。

［作　用１ 外部装置１０から外部アドレスバスバッファ２２の動作
モードを選択する信号がモード制御部２５に入力されれ
ば、外部装置１０からのアドレス信号を外部アドレスバ
スバッファ２２及び内部アドレスバス３１を介して直接
メモリユニｙ　）２１に入力する。

外部装置１０から内部アドレス発生部２６の動作モード
を選択する信号がモード制御部２５に入力されれば、内
部アドレス発生部２６よりの逐次アドレス信号が内部ア
ドレスバス３１を介してメモリユニット２１に入力する
。

［実施例］ 次に本発明の実施例を詳しく説明する。第１図は本発明
第一実施例の情報処理システムの構成を示すブロック図
である。図中、１０はＣＰＵ、２０はメモリ装置、４１
はＣＰＵｌ０とメモリ装置２０とを接続するアドレスバ
ス、４２はそのデータバス、４３は制御バスである。

メモリ装置２０はＣＰＵｌ０に対して一体の付加的装置
となっている。このメモリ装置２０は複数の半導体メモ
リ素子からなるメモリユニット２１を有する。またメモ
リ装置２０には、外部アドレスバスバッファ２２、デー
タバスバッファ２３、制御パスバッファ２４、モード制
御部２５、内部アドレス発生部２６を備える。内部アド
レス発生部２６は、逐次アドレスカウンタ２７及びアド
レスバスバッファ２８を備える。３１は内部アドレスバ
ス、３２は内部データバスである。

外部アドレスバスバッファ２２は、アドレスバス４１か
ら到来するアドレス信号を取込んで増幅し内部アドレス
バス３１にアドレス信号を出力する。データバスバッフ
ァ２３はデータバス４２及び内部データバス３２に接続
し、制御パスバッファ２４の制御信号によりデータを入
出力する。

制御パスバッファ２４は制御バス４３に接続し、その制
御出力を外部アドレスバスバッファ２２、データバスバ
ッファ２３、モート制御部２５及び内部アドレス発生部
２６に出力する。

またモード制御部２５は内部アドレスバス３１及び内部
データバス３２に接続し、ＣＰＵｌ０からモード選択信
号を入力すると、メモリユニー／　）２１をＣＰＵｌ０
の主メモリとして、或いはＣＰＵｌ０の逐次的な外部メ
モリとして機能するように、外部アドレスバスバッファ
２２及びアドレスバスバッファ２８を制御する。

逐次アドレスバスバッファ２８は、制御パスバッファ２
４の制御によりメモリユニット２１をＣＰＵｌ０の逐次
的な外部メモリとして機能させるときに、メモリユニッ
ト２１に対するアクセスアドレス信号を発生し、このア
クセスアドレス信号ｔ−内部アドレスバス３１に出力す
る。

このような構成の動作を説明する。メモリ装置２０をＣ
ＰＵｌ０の主メモリとして機能させる場合には、ＣＰＵ
ｌ０は制御パスバッファ２４を介してモード制御部２５
に主メモリモード選択信号を送出する。モード制御部２
５はこの選択信号を受けると、外部アドレスバスバッフ
ァ２２にイネーブル信号を送出し、かつ逐次アドレスバ
スバッファ２８を非選択にして、ＣＰＵｌ０がメモリユ
ニット２１を直接アクセスできるように制御する。

次にメモリ装置２０をＣＰＵｌ０の外部メモリとして機
能させる場合には、ｃｐｔｒｉｏは制御パスバッファ２
４を介してモード制御部２５に外部メモリモード選択信
号を送出する。モード制御部２５はこの選択信号を受け
ると、逐次アドレスバスバッファ２８にイネーブル信号
を送出し、かつ外部アドレスバスバッファ２２を非選択
にして、ＣＰＵｌ０からのメモリユニー）２１に対する
アクセスアドレス信号は逐次アドレスバスバッファ２８
から発生させてアドレスバス３１に出力する。

ＣＰＵｌ０は通常の磁気ディスク装置をアクセスする過
程と同様にメモリ二二ッ）２１上のアクセス領域とその
先頭アドレスをソフトウェア処理により決定し、先頭ア
ドレス値に基づきデータバスバッファ２３を介してアド
レスカウンタ２７を初期化する。その後はＣＰＵｌ０が
メモリ装置２１を逐次アクセスポートとして割当てたア
ドレスをアクセスする都度、モード制御部２５は逐次ア
ドレスバスバッファ２８にイネーブル信号を送出し、ア
ドレスカウンタ２７の値をメモリユニット２１に与える
。この条件下でＣＰＵｌ０は読み出し書き込み処理を実
行し、続いて制御バスバッファ２４はアドレスカウンタ
２７をインクリメント又はデクリメントする０次のアク
セスに対し予めアドレス値を準備しているため、ＣＰＵ
ｌ０はランダムアクセス時と全く同じ速度でメモリユニ
ット２１にアクセスすることができる。これにより、本
発明のメモリ装置２０は単一の装置でありながら、ＣＰ
Ｕｌ０に対して主メモリの機能と、逐次的な外部メモリ
の機能を兼備することができる。

第２図は本発明の第二実施例を示すものである。この実
施例の特徴は、前実施例と公知のＤＭＡＣ３５との組合
せにより、従来の直接メモリアクセス方式によるＤＭＡ
Ｃのメモリ装置〜メモリ装置転送モードを使用すること
なく、アドレスバス４１と制御バス４３にそれぞれ１回
信号を送出するだけで転送が済むメモリ装置〜入出力ポ
ート間転送モード、或いは入出力ポートル入出力ポート
間転送モードを利用したものである。

第２図において、第１図と同一の符号は同一の構成要素
を示す、３５はＤＭＡＣ１５０はＣＰＵ１０に付属する
他のメモリ装置、７０はＣＰｔＪｌｏの他の入出力ポー
トである。ＤＭＡＣ３５、メモリ装置５０及び入出カポ
−ドア０はアドレスバス４１、データバス４２及び制御
バス４３にそれぞれ接続する。メモリ装置５０はメモリ
装置２０と同様に構成され、メモリ装置５０内の各構成
要素の符号はメモリ装置２０の各構成要素の符号に３０
を加えて示す。

このような構成の動作を、例えば、メモリ装置２０をＣ
ＰＵｌ０の外部メモリとして機能させ、メモリ装置５０
の記憶データをメモリ装置２０にブロック転送を行う場
合について説明する。まず予め、ＣＰＵｌ０からＤＭＡ
Ｃ３５に転送指令信号を送出すれば、ＤＭＡＣ３５は制
御バスバッファ２４を制御して、モード制御部２５から
逐次アドレスバスバッファ２８にイネーブル信号を送出
し、かつ外部アドレスバスバッファ２２を非運、　択に
しておき、メモリ装置５０のモード制御部５５から外部
アドレスバスバッファ５２にイネーブル信号を送出し、
かつ逐次アドレスバスバッファ５８を非選択にしておく
０次いでＤＭＡＣ３５はアドレスバス４１にアドレス信
号を送出してメモリ装置５０をアクセスし、同時に制御
バス４２に読み出し信号を送出する。メモリ装置５０の
制御バスバッフγ５４を介して読み出し信号はメモリユ
ニット５１に加わり、内部データバス６２→データバス
バツフア５３→データバス４２→データバスバツフア２
３→内部データバス３２を介してメモリユニ、　ト２１
に記憶データが書き込まれる。これによりメモリ装置５
０のメモリユニット５１からメモリ装置２０のメモリユ
ニット２１への大量データのブロック転送を従来の転送
時間のほぼ半分の時間で行うことができる。

なお、上記例ではメモリユニｙ）間の転送について説明
したが、データ伝送コントローラやパラレルインターフ
ェースのような入出カポ−ドア０とメモリュニツ）２１
の間のデータ転送も同じ速度で、ポート間転送モードで
実行することができる。このことによりデータ伝送ネッ
トワーク上の伝送速度を著しく向上させることができる
。

第３図及び第４図は本発明の第三実施例を示すものであ
る。この実施例の特徴は、第一実施例で示したＣＰＨの
アクセス可能アドレス範囲がメモリ装置の提供するアド
レス領域に比較して相当に小さい場合に、ＣＰＵが所望
の限定領域を選択してアクセスし得るものである。

第３図及び第４図において、第１図と同一の符号は同一
の構成要素を示す、３６はアドレス変換部である。この
アドレス変換部３６はマルチプレックサ３７、デコーダ
３８及び切換レジスタ３９を有する。マルチプレックサ
３７の入力は内部アドレスバス３１に接続し、切換レジ
スタ３９の入力には内部データバス３２を接続する。

このような構成の動作を説明する。メモリ装置２０をＣ
ＰＵｌ０の主メモリとして機能させる場合で、例えばＣ
ＰＵｌ０のアクセス可能なアドレス範囲のうち一定のア
ドレス領域が６４キロバイトであって、メモリユニット
２１のアドレス領域が２メガバイトの場合には、ＣＰＵ
ｌ０はデータバス／＜ソファ２３を介して切換レジスタ
３９に制御信号を送出する。これによりマルチプレック
サ３７から出力するデータは８４キロバイトずつアドレ
ス値が変化してデコーダ３８に入力される。これにより
マルチプレックサ３７に入力したアドレス値の少なくと
も１つの桁の信号が他の数値に変換されて内部アドレス
バス３１に出力する。この結果、ＣＰＵｌ０のアクセス
可能なアドレス範囲のうち一定のアドレス領域は、メモ
リ装置２ｏの別のアドレス領域に変換される。

なお、本発明はＩＣメモリを逐次又はランダムにアクセ
スする用途の全てに対して有効である。

上述した第一ないし第三実施例以外にも、例えば時系列
的に変化するアナログデータをアナログディジタル変換
器を介して逐次収録した後に、これをプログラム処理す
ること、或いはメモリ内のデータを逐次ディジタルアナ
ログ変換器に与えてアナログ電圧を所定のパターンで変
化させる等のことも可能であることはいうまでもない。

［発明の効果］ 以上述べたように、本発明によれば、第一にメモリ装置
を外部装置に対して主メモリと逐次的な外部メモリの２
つの機能を兼備させることにより、生産者側において大
容量の付加的メモリ装置を設計製作する場合に、前述し
たような種々の用途に応じてその都度異なるアクセス方
式のメモリ装置を用意する必要がなく、量産効果による
コストの低減が実現できる。また利用者にあっては最小
限度の設備増加で、主メモリと付加したメモリ間の転送
操作が殆ど不要になり、複数のメモリ機能を活用できる
とともにメモリ装置へのデータの書き込みと読み出しの
それぞれにおいて最も適したアクセス方式を用いること
ができるため、プログラム、画像データの編集、データ
通信を伴なうプログラムの実行等の効率を向上すること
ができる。

また第二に、上記構成に加えて公知のＤＭＡＣを組合せ
ることにより、アドレスバスと制御バスにそれぞれ１回
信号を送出するだけでＣＰＵの次の休止時間を待つこと
なく、データ転送を完了できるため、大幅に転送時間を
短縮することができる。

更に第三に、ＣＰＵの連続的なアクセス可能な範囲がメ
モリ装置の提供するアドレス領域に比較して相当に小さ
い場合でも、ＣＰＵが所望の限定領域を選択してアクセ
スすることができる。

【図面の簡単な説明】

第１図は本発明第一実施例メモリ装置を含む情報処理シ
ステムの構成を示すブロック図。 第２図は本発明第二実施例メモリ装置を含む情報処理シ
ステムの構成を示すブロック図。 第３図は本発明第三実施例メモリ装置を含む情報処理シ
ステムの構成を示すブロック図。 第４図はそのアドレス変換部の詳細なブロック図。 １０：ＣＰＵ（外部装置）、２０：メモＩＪ装置、２１
　：　／１モ！Ｊユニット、２２：外部アドレスバスバ
ッファ、２５：モート制御部、２６：内部アドレス発生
部、２７：アドレスカウンタ、３１：内部アドレスバス
、３５：直接メモリアクセス制御部、３６：アドレス変
換部。

Claims (4)

【特許請求の範囲】
1. （１）複数の半導体メモリ素子からなるメモリユニット
   と、このメモリユニットにアドレス信号を与える内部ア
   ドレスバスと、外部装置からのアドレス信号を取込んで
   このアドレス信号を上記内部アドレスバスに出力する外
   部アドレスバスバッファと、独自に逐次アドレス信号を
   発生しこの逐次アドレス信号を上記内部アドレスバスに
   出力する内部アドレス発生部と、上記外部装置からのモ
   ード選択信号に同期して上部アドレスバスバッファから
   のアドレス信号又は上記内部アドレス発生部からの逐次
   アドレス信号のいずれかを上記内部アドレスバスに出力
   させるモード制御部とを備えた２アクセス方式メモリ装
   置。
2. （２）内部アドレス発生部は、外部装置からのモード選
   択信号に同期してアドレス値を変化させるアドレスカウ
   ンタを含む特許請求の範囲第１項に記載の２アクセス方
   式メモリ装置。
3. （３）外部装置に接続するバスに直接メモリアクセス制
   御部を接続し、この直接メモリアクセス制御部は上記外
   部装置と入出力ポート間転送モードによりデータ転送す
   るように構成した特許請求の範囲第１項又は第２項に記
   載の２アクセス方式メモリ装置。
4. （４）複数の半導体メモリ素子からなるメモリユニット
   と、このメモリユニットにアドレス信号を与える内部ア
   ドレスバスと、外部装置からのアドレス信号を取込んで
   このアドレス信号を上記内部アドレスバスに出力する外
   部アドレスバスバッファと、独自に逐次アドレス信号を
   発生しこの逐次アドレス信号を上記内部アドレスバスに
   出力する内部アドレス発生部と、上記外部装置からのモ
   ード選択信号に同期して上部アドレスバッファからのア
   ドレス信号又は上記内部アドレス発生部からの逐次アド
   レス信号のいずれかを上記内部アドレスバスに出力させ
   るモード制御部と、上記外部アドレスバスバッファが出
   力したアドレス値の少なくとも１つの桁の信号を他の数
   値に変換して上記内部アドレスバスに出力するアドレス
   変換部とを備えた２アクセス方式メモリ装置。