JPS61133465A - Ｃｐｕの切換方法 - Google Patents
Ｃｐｕの切換方法Info
- Publication number
- JPS61133465A JPS61133465A JP25445884A JP25445884A JPS61133465A JP S61133465 A JPS61133465 A JP S61133465A JP 25445884 A JP25445884 A JP 25445884A JP 25445884 A JP25445884 A JP 25445884A JP S61133465 A JPS61133465 A JP S61133465A
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- JP
- Japan
- Prior art keywords
- cpu
- reset
- memory
- data bus
- address bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のＣＰＵを含む電子機器に関する。
（従来の技術）
複数のＣＰＵが同一システム内に存在する場合従来の方
法は、１つは各ＣＰＨに対し別々のメモリ空間及びデバ
イスを持つ方式、もう１つはメモリ及びデバイスを共通
に使用し、１つのＣＰＵがメモリ及びデバイスをアクセ
スする際に他のＣＰ Ｕにウェイトをかけて処理を中断
させ、メモリ及びデバイスを専有する方式である。
法は、１つは各ＣＰＨに対し別々のメモリ空間及びデバ
イスを持つ方式、もう１つはメモリ及びデバイスを共通
に使用し、１つのＣＰＵがメモリ及びデバイスをアクセ
スする際に他のＣＰ Ｕにウェイトをかけて処理を中断
させ、メモリ及びデバイスを専有する方式である。
（発明が解決しようとする問題点）
前者の方式では、各ｃｐυに対し別々のメモリ及びデバ
イスを持たなければならず、それぞれのｃｐｒｙ間の情
報交換の定めに、各ｃｐυから共通にアクセスできるメ
モリが必要となり、後者の方式もとり入れなければなら
ない。後者の方式では各ＣＰＵ間でタイミングをとる回
路及び、同時にアクセスされ几場合の優先順位決定回路
が必要になる。さらに共通のシステムバスを用いる場合
、バスを使用していないＣＰＨに対してウェイトをかけ
るｔめ、ＣＰｆｆの端子がアクティブにｉるので、これ
らの信号をバスから切りはなす回路が、必要となるとい
うＬうな欠点があった 本発明は、各ｃｐｔｙの動作をリセット信号によって切
換える方式をとり、前記の方式による付加回路の複雑さ
を除去することを目的とする。
イスを持たなければならず、それぞれのｃｐｒｙ間の情
報交換の定めに、各ｃｐυから共通にアクセスできるメ
モリが必要となり、後者の方式もとり入れなければなら
ない。後者の方式では各ＣＰＵ間でタイミングをとる回
路及び、同時にアクセスされ几場合の優先順位決定回路
が必要になる。さらに共通のシステムバスを用いる場合
、バスを使用していないＣＰＨに対してウェイトをかけ
るｔめ、ＣＰｆｆの端子がアクティブにｉるので、これ
らの信号をバスから切りはなす回路が、必要となるとい
うＬうな欠点があった 本発明は、各ｃｐｔｙの動作をリセット信号によって切
換える方式をとり、前記の方式による付加回路の複雑さ
を除去することを目的とする。
（問題点を解決する友めの手段）
本発明は、複数のＣＰＵが同一システム内に存在する°
場合、どのＣＰＵが動作するかを各ＣＰυに対するリセ
ット信号に工す切換えることで、１つのＣＰＵだけが動
作し、他のＣＰＨにはリセットがかけられ非動作状態に
することを特徴とする。
場合、どのＣＰＵが動作するかを各ＣＰυに対するリセ
ット信号に工す切換えることで、１つのＣＰＵだけが動
作し、他のＣＰＨにはリセットがかけられ非動作状態に
することを特徴とする。
（作用）
本発明の場合、メモリ、工１０デバイスをアクセスしな
いＣＰｔ７にはリセットをかけ、もしそのｃｐｖがメモ
リ等をアクセスし九い場合にはリセット信号切換回路を
用いて、その時メモリ等をアクセスしているＣＰＨにリ
セットをかけ、一方、それまでメモリ等をアクセスして
いなかつ７ｊＣＰυ（こ“れからのアクセスをしようと
しているｃｐｔｙ）のリセットを解除する。
いＣＰｔ７にはリセットをかけ、もしそのｃｐｖがメモ
リ等をアクセスし九い場合にはリセット信号切換回路を
用いて、その時メモリ等をアクセスしているＣＰＨにリ
セットをかけ、一方、それまでメモリ等をアクセスして
いなかつ７ｊＣＰυ（こ“れからのアクセスをしようと
しているｃｐｔｙ）のリセットを解除する。
（実施例）
以下発明の詳細な説明する。
第１図は、本発明の１実施例であって、システム内に２
つのｃ’５ｓａ１及び２、メモリ３及びＩ１０デバイス
４が存在する構造になっている。５及び６はコントロー
ル信号変換回路、７はリセット信号切換回路である。
つのｃ’５ｓａ１及び２、メモリ３及びＩ１０デバイス
４が存在する構造になっている。５及び６はコントロー
ル信号変換回路、７はリセット信号切換回路である。
１と２の２つのＣＰＵはそれぞれ異なるＣＰＵであシ、
制御信号も当然具なる、そこで各ＣＰＵに対し、メモリ
３及びＩ１０デバイス４に共通のリード、ライト信号を
作る几めに５及び６のコントロール信号変換回路が必要
となる。５はＣＰＵ１の制御信号１４をリード、ライト
信号１０〜１３に変換する回路であ夛、６はｃｐｖ２の
変換回路である。
制御信号も当然具なる、そこで各ＣＰＵに対し、メモリ
３及びＩ１０デバイス４に共通のリード、ライト信号を
作る几めに５及び６のコントロール信号変換回路が必要
となる。５はＣＰＵ１の制御信号１４をリード、ライト
信号１０〜１３に変換する回路であ夛、６はｃｐｖ２の
変換回路である。
動作を説明すると、まず初期状態において１のａｐｔｒ
が動作するものとするうこのとき、２のｃｐｖには６か
らリセット信号がはいっておシ、データバス８．アドレ
スバス９及び２のＣＰＵの制御信号１５は、ノ１イイン
ピーダンス状態となっており、データバス８及びアドレ
スバス９はＣＰｔＴ１によって制御される。コントロー
ル信号変換回路６０入力は、非動作状態になるようプル
アップｔｅはプルダウンによってレベルを決めておけば
、コントロール信号変換回路６からの出力は非動作状態
になっている。
が動作するものとするうこのとき、２のｃｐｖには６か
らリセット信号がはいっておシ、データバス８．アドレ
スバス９及び２のＣＰＵの制御信号１５は、ノ１イイン
ピーダンス状態となっており、データバス８及びアドレ
スバス９はＣＰｔＴ１によって制御される。コントロー
ル信号変換回路６０入力は、非動作状態になるようプル
アップｔｅはプルダウンによってレベルを決めておけば
、コントロール信号変換回路６からの出力は非動作状態
になっている。
そこでｃｐｖ１は、ＣＰＵ２に関係なくメモリ５ 、Ｉ
１０デバイス４及びリセット信号切換回路７ｆ：アクセ
スすることができろ。
１０デバイス４及びリセット信号切換回路７ｆ：アクセ
スすることができろ。
この状態でＣＰＵ１の処理が終了し、ＣＰＵ２が動作す
ることが必要となつ九とき、ｃｐｖｌはリセット切換回
路７をアクセスする。するとリセット切換回路７によっ
てｃｐｖ１にリセットがかがり、データバス８．アドレ
スバス９の出力をハイインピーダンスにする。ま２ｃｐ
ｔｚの制御信４１４４ハイインピータンスになす、コン
トロール信号変換回路５の出力は非動作状態となる。
ることが必要となつ九とき、ｃｐｖｌはリセット切換回
路７をアクセスする。するとリセット切換回路７によっ
てｃｐｖ１にリセットがかがり、データバス８．アドレ
スバス９の出力をハイインピーダンスにする。ま２ｃｐ
ｔｚの制御信４１４４ハイインピータンスになす、コン
トロール信号変換回路５の出力は非動作状態となる。
これと同時に、ＣＰＵ２のリセットが解除されＣＰＵ２
が動作を開始しデータバス８．アドレスバス９を能動状
態にし、制御信号１５も動作しはじめる。
が動作を開始しデータバス８．アドレスバス９を能動状
態にし、制御信号１５も動作しはじめる。
この間メモリ５は、アクセスされず内容も保存される。
ま７’ｊＩ１０デバイス４の状態も保持される。
そして、ｃｐｖ２はメモリ３及びｌ１０４を使用できる
ようにな夛、リセット信号切換回路７をアクセスするこ
ともできる、 ＣＰｔ７２の処理が終了し、ｃｐｔｙｌへ切シ換えるに
は、ＣＰＵ１と同様にｃｐｖ２がリセット切換回路７を
アクセスすることによって行なわれる。
ようにな夛、リセット信号切換回路７をアクセスするこ
ともできる、 ＣＰｔ７２の処理が終了し、ｃｐｔｙｌへ切シ換えるに
は、ＣＰＵ１と同様にｃｐｖ２がリセット切換回路７を
アクセスすることによって行なわれる。
リセット切換回路７によってＣＰ’Ｕ２にリセットがか
か！＞、ＣＰｔ７１のリセットが解除されると、ＣＰｔ
７２の出力はハイインピーダンスになり、メモリ５及び
Ｉ１０デバイス４はＣＰＵ１からアクセスされるように
なる。
か！＞、ＣＰｔ７１のリセットが解除されると、ＣＰｔ
７２の出力はハイインピーダンスになり、メモリ５及び
Ｉ１０デバイス４はＣＰＵ１からアクセスされるように
なる。
以上、各ＣＰυのリセット信号を制御することで、動作
すぺ＠ＣＰＴｌｔ−切り換えている。
すぺ＠ＣＰＴｌｔ−切り換えている。
（効果）
以上説明し几ように、複数のＣＰｕｔ−リセット信号に
よって切換えることによって、付加回路を少なくするこ
とができ、同一のメモリやＩ１０デバイスを異なるＣＰ
Ｕで制御することができるという利点がある。そしてこ
の利点は、１つのｃｐｖが比較的長く動作し、メモリの
内容を保持しｔまま別のＣＰＵに動作が移るようなシス
テムに向いている。
よって切換えることによって、付加回路を少なくするこ
とができ、同一のメモリやＩ１０デバイスを異なるＣＰ
Ｕで制御することができるという利点がある。そしてこ
の利点は、１つのｃｐｖが比較的長く動作し、メモリの
内容を保持しｔまま別のＣＰＵに動作が移るようなシス
テムに向いている。
第１図は１本発明のＣＰＵ切換方式の１実施例である。
１〜２・・・・・・異なる糧類のＣＰＵ５・・・・・・
メモリ ４・・・・・・Ｉ１０デバイス ７・・・・・・リセット信号切換回路 以上 出顎人工プソン株式会社 株式会社 諏訪晴工舎 代４人 弁理士 最上 務
メモリ ４・・・・・・Ｉ１０デバイス ７・・・・・・リセット信号切換回路 以上 出顎人工プソン株式会社 株式会社 諏訪晴工舎 代４人 弁理士 最上 務
Claims (1)
- 複数のＣＰＵを含む電子機器において、各ＣＰＵが、同
一のメモリ等のデバイスをアクセスする際、前記ＣＰＵ
のアクセス権をリセット信号によって切換えることを特
徴とするＣＰＵの切換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25445884A JPS61133465A (ja) | 1984-11-30 | 1984-11-30 | Ｃｐｕの切換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25445884A JPS61133465A (ja) | 1984-11-30 | 1984-11-30 | Ｃｐｕの切換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133465A true JPS61133465A (ja) | 1986-06-20 |
Family
ID=17265297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25445884A Pending JPS61133465A (ja) | 1984-11-30 | 1984-11-30 | Ｃｐｕの切換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019152995A (ja) * | 2018-03-01 | 2019-09-12 | オムロン株式会社 | コンピュータおよびその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109081A (en) * | 1980-12-26 | 1982-07-07 | Omron Tateisi Electronics Co | Manual switching system of dual-processor system |
-
1984
- 1984-11-30 JP JP25445884A patent/JPS61133465A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109081A (en) * | 1980-12-26 | 1982-07-07 | Omron Tateisi Electronics Co | Manual switching system of dual-processor system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019152995A (ja) * | 2018-03-01 | 2019-09-12 | オムロン株式会社 | コンピュータおよびその制御方法 |
| US11023335B2 (en) | 2018-03-01 | 2021-06-01 | Omron Corporation | Computer and control method thereof for diagnosing abnormality |
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