JPH04218857A - 低速／高速インタフェース回路 - Google Patents
低速／高速インタフェース回路Info
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- JPH04218857A JPH04218857A JP41213390A JP41213390A JPH04218857A JP H04218857 A JPH04218857 A JP H04218857A JP 41213390 A JP41213390 A JP 41213390A JP 41213390 A JP41213390 A JP 41213390A JP H04218857 A JPH04218857 A JP H04218857A
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- 239000000872 buffer Substances 0.000 description 21
- 238000012544 monitoring process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、低速／高速インタフェ
ース回路に関し、特に無線回線及び機器に対する監視制
御装置等に用いられる低速／高速インタフェース回路に
関するものである。
ース回路に関し、特に無線回線及び機器に対する監視制
御装置等に用いられる低速／高速インタフェース回路に
関するものである。
【０００２】無線回線及び機器に低速／高速インタフェ
ース回路に関対する監視制御装置等においては、低速動
作するＩ／Ｏ回路と高速動作するメイン処理回路として
のＣＰＵが、共通のメモリに対してデータを授受するた
めにそのアクセス要求が競合することがあり、このため
に、両者の調停を行う必要がある。
ース回路に関対する監視制御装置等においては、低速動
作するＩ／Ｏ回路と高速動作するメイン処理回路として
のＣＰＵが、共通のメモリに対してデータを授受するた
めにそのアクセス要求が競合することがあり、このため
に、両者の調停を行う必要がある。
【０００３】
【従来の技術】図４は、従来の低速／高速インタフェー
ス回路を示したもので、１は低速動作するＩ／Ｏ回路、
２は高速動作するＣＰＵ、３はこれらＩ／Ｏ回路１とＣ
ＰＵ２に共通なメモリとしてのＲＡＭ、４はこのメモリ
２に対するＩ／Ｏ回路１又はＣＰＵ２からのアクセス要
求に応じて切替制御信号を発生する調整回路としてのタ
イミング発生器、そして５１〜５４はＣＰＵ２及びＩ／
Ｏ回路１のアドレス信号（制御信号を含む）及びデータ
信号の各ゲート動作用バッファでありタイミング発生器
４からの切替制御信号を受けてＩ／Ｏ回路１又はＣＰＵ
２のＲＡＭ３に対するアクセスを可能にするセレクタを
構成している。
ス回路を示したもので、１は低速動作するＩ／Ｏ回路、
２は高速動作するＣＰＵ、３はこれらＩ／Ｏ回路１とＣ
ＰＵ２に共通なメモリとしてのＲＡＭ、４はこのメモリ
２に対するＩ／Ｏ回路１又はＣＰＵ２からのアクセス要
求に応じて切替制御信号を発生する調整回路としてのタ
イミング発生器、そして５１〜５４はＣＰＵ２及びＩ／
Ｏ回路１のアドレス信号（制御信号を含む）及びデータ
信号の各ゲート動作用バッファでありタイミング発生器
４からの切替制御信号を受けてＩ／Ｏ回路１又はＣＰＵ
２のＲＡＭ３に対するアクセスを可能にするセレクタを
構成している。
【０００４】このような従来構成の動作においては、Ｉ
／Ｏ回路１が外部に選択信号を送出することにより外部
インタフェースを介して外部のデータを受けると、Ｉ／
Ｏ回路１が、監視対象の状態が変化したか否かを検出す
るため、ＲＡＭ３から以前の監視データを読み出すため
のアクセス要求信号ＲＥＱをタイミング発生器４に送る
。
／Ｏ回路１が外部に選択信号を送出することにより外部
インタフェースを介して外部のデータを受けると、Ｉ／
Ｏ回路１が、監視対象の状態が変化したか否かを検出す
るため、ＲＡＭ３から以前の監視データを読み出すため
のアクセス要求信号ＲＥＱをタイミング発生器４に送る
。
【０００５】このアクセス要求信号ＲＥＱを受けたタイ
ミング発生器４は、切替制御信号を各バッファ５１〜５
４に送り、バッファ５１，５２をネゲート状態（閉状態
）にすると共にバッファ５３，５４をアサート状態（開
状態）にする。
ミング発生器４は、切替制御信号を各バッファ５１〜５
４に送り、バッファ５１，５２をネゲート状態（閉状態
）にすると共にバッファ５３，５４をアサート状態（開
状態）にする。
【０００６】これにより、ＲＡＭ３からはＩ／Ｏ回路１
からのアドレス信号に対応する監視データが読み出され
てＩ／Ｏ回路１に送られるので、Ｉ／Ｏ回路１では、こ
の以前のデータを外部からの監視データと比較してその
不一致／一致により状態変化の有無を検出する。尚、こ
の状態変化の検出に際しては、通常、誤動作防止のため
に数段の保護段が設けられている。
からのアドレス信号に対応する監視データが読み出され
てＩ／Ｏ回路１に送られるので、Ｉ／Ｏ回路１では、こ
の以前のデータを外部からの監視データと比較してその
不一致／一致により状態変化の有無を検出する。尚、こ
の状態変化の検出に際しては、通常、誤動作防止のため
に数段の保護段が設けられている。
【０００７】外部データと以前のデータが異なっていて
状態変化が有ったと判定されたときには、Ｉ／Ｏ回路１
はその外部データをＲＡＭ３に書き込んで監視データの
更新を行うと共にＲＡＭ３への書込が終わったことをア
クセス要求信号ＲＥＱを変化させることによりタイミン
グ発生器４に通知する。
状態変化が有ったと判定されたときには、Ｉ／Ｏ回路１
はその外部データをＲＡＭ３に書き込んで監視データの
更新を行うと共にＲＡＭ３への書込が終わったことをア
クセス要求信号ＲＥＱを変化させることによりタイミン
グ発生器４に通知する。
【０００８】タイミング発生器４は、通常、上記のよう
にＩ／Ｏ回路１からのアクセス要求が来ない場合を除い
てはバッファ５１，５２をアサート状態とし、バッファ
５３，５４をネゲート状態としてＣＰＵ２からＲＡＭ３
へのアクセスを可能にしている。尚、ＣＰＵ２は、ＲＡ
Ｍ３をアクセスしたときにバッファ５１，５２がアサー
ト状態になっていればタイミング発生器４からのＡＣＫ
（認識）信号によりその旨知らされてアクセスすること
となる。
にＩ／Ｏ回路１からのアクセス要求が来ない場合を除い
てはバッファ５１，５２をアサート状態とし、バッファ
５３，５４をネゲート状態としてＣＰＵ２からＲＡＭ３
へのアクセスを可能にしている。尚、ＣＰＵ２は、ＲＡ
Ｍ３をアクセスしたときにバッファ５１，５２がアサー
ト状態になっていればタイミング発生器４からのＡＣＫ
（認識）信号によりその旨知らされてアクセスすること
となる。
【０００９】
【発明が解決しようとする課題】このような従来の方式
では、Ｉ／Ｏ回路１のアクセス要求信号ＲＥＱがタイミ
ング発生器４に与えられたときには、図５に示すように
、ＲＡＭ３のデータ読出とデータ比較とデータ書込の動
作が行われる間、ＣＰＵ２にはＡＣＫ信号が返らず、Ｒ
ＡＭ３をアクセスできずに待機を余儀無くされることと
なり、ＣＰＵ１の処理能力が低下してしまうという問題
点があった。
では、Ｉ／Ｏ回路１のアクセス要求信号ＲＥＱがタイミ
ング発生器４に与えられたときには、図５に示すように
、ＲＡＭ３のデータ読出とデータ比較とデータ書込の動
作が行われる間、ＣＰＵ２にはＡＣＫ信号が返らず、Ｒ
ＡＭ３をアクセスできずに待機を余儀無くされることと
なり、ＣＰＵ１の処理能力が低下してしまうという問題
点があった。
【００１０】従って、本発明は、低速動作するＩ／Ｏ回
路又は高速動作するＣＰＵのメモリに対するアクセス要
求に応じてタイミング発生器がセレクタを切替制御する
と共に、該Ｉ／Ｏ回路が外部データを受けたとき、該Ｉ
／Ｏ回路からのアクセス要求を受けた該タイミング発生
器が該セレクタを切替制御して該メモリに記憶されてい
る以前のデータを読み出して該外部データと比較するこ
とにより状態変化を検出して該外部データを該メモリに
書き込む低速／高速インタフェース回路において、ＣＰ
Ｕの待機時間をできるだけ短縮してその処理能力を向上
させることを目的とする。
路又は高速動作するＣＰＵのメモリに対するアクセス要
求に応じてタイミング発生器がセレクタを切替制御する
と共に、該Ｉ／Ｏ回路が外部データを受けたとき、該Ｉ
／Ｏ回路からのアクセス要求を受けた該タイミング発生
器が該セレクタを切替制御して該メモリに記憶されてい
る以前のデータを読み出して該外部データと比較するこ
とにより状態変化を検出して該外部データを該メモリに
書き込む低速／高速インタフェース回路において、ＣＰ
Ｕの待機時間をできるだけ短縮してその処理能力を向上
させることを目的とする。
【００１１】
【課題を解決するための手段】図１は、本発明に係る低
速／高速インタフェース回路の構成を原理的に示したも
ので、本発明では、タイミング発生器４が、該以前のデ
ータを該メモリ３から読み出す間だけ該セレクタ５を該
Ｉ／Ｏ回路１の側に切替制御してラッチ回路６に一旦ラ
ッチさせ、その後、該Ｉ／Ｏ回路１が該ラッチされた以
前のデータと該外部データとの比較を行うようにしてい
る。
速／高速インタフェース回路の構成を原理的に示したも
ので、本発明では、タイミング発生器４が、該以前のデ
ータを該メモリ３から読み出す間だけ該セレクタ５を該
Ｉ／Ｏ回路１の側に切替制御してラッチ回路６に一旦ラ
ッチさせ、その後、該Ｉ／Ｏ回路１が該ラッチされた以
前のデータと該外部データとの比較を行うようにしてい
る。
【００１２】
【作用】図１に示した本発明に係る低速／高速インタフ
ェース回路においては、外部データをＩ／Ｏ回路１が受
けたとき、これをＩ／Ｏ回路１がアクセス要求としてタ
イミング発生器４に伝えると、タイミング発生器４はセ
レクタ５をＩ／Ｏ回路１の側に切替制御してメモリ３中
の以前のデータをＩ／Ｏ回路１に送るが、このときのセ
レクタ５の切替制御はメモリ３からデータを読み出す間
だけ続けられ、その以前のデータをラッチ回路６に一旦
ラッチさせる。
ェース回路においては、外部データをＩ／Ｏ回路１が受
けたとき、これをＩ／Ｏ回路１がアクセス要求としてタ
イミング発生器４に伝えると、タイミング発生器４はセ
レクタ５をＩ／Ｏ回路１の側に切替制御してメモリ３中
の以前のデータをＩ／Ｏ回路１に送るが、このときのセ
レクタ５の切替制御はメモリ３からデータを読み出す間
だけ続けられ、その以前のデータをラッチ回路６に一旦
ラッチさせる。
【００１３】従って、ラッチ回路６にラッチされた以前
のデータと外部データとのＩ／Ｏ回路１における比較は
ＣＰＵ２のアクセスが可能な状態で行われることとなり
、ＣＰＵ１がメモリ３をアクセスできない期間は、図２
に示すようにメモリ３の以前のデータをラッチ回路６に
書き込んで外部データと比較する間だけであり、ＣＰＵ
１の待機時間を大幅に短縮することができる。
のデータと外部データとのＩ／Ｏ回路１における比較は
ＣＰＵ２のアクセスが可能な状態で行われることとなり
、ＣＰＵ１がメモリ３をアクセスできない期間は、図２
に示すようにメモリ３の以前のデータをラッチ回路６に
書き込んで外部データと比較する間だけであり、ＣＰＵ
１の待機時間を大幅に短縮することができる。
【００１４】
【実施例】図３は、本発明に係る低速／高速インタフェ
ース回路の一実施例を示したものであり、この実施例で
は、セレクタ５が上述した図４の場合と同様にバッファ
５１〜５４で構成されており、また、ＡＣＫ信号をＣＰ
Ｕ１に返すためにＡＣＫ信号発生器７とＡＮＤゲート８
とが設けられている。尚、図において、他の図と同一又
は相当部分には同一符号を付して示しており、また、ラ
ッチ回路６及びバッファ５４を挟んだＩ／Ｏ回路１とメ
モリとしての共通ＲＡＭ３との間のデータバスのみ上下
方向別々に示している。
ース回路の一実施例を示したものであり、この実施例で
は、セレクタ５が上述した図４の場合と同様にバッファ
５１〜５４で構成されており、また、ＡＣＫ信号をＣＰ
Ｕ１に返すためにＡＣＫ信号発生器７とＡＮＤゲート８
とが設けられている。尚、図において、他の図と同一又
は相当部分には同一符号を付して示しており、また、ラ
ッチ回路６及びバッファ５４を挟んだＩ／Ｏ回路１とメ
モリとしての共通ＲＡＭ３との間のデータバスのみ上下
方向別々に示している。
【００１５】次に、この実施例の動作を説明すると、Ｉ
／Ｏ回路１がＲＡＭ３に対してアクセス要求を行わない
ときに、ＣＰＵ２からＲＡＭ３へアクセス要求（これは
制御信号によって行われる）が出力されると、これに応
答してＡＣＫ信号発生器７からＡＣＫ信号が発生される
こととなり、このときにタイミング発生器４からバッフ
ァ５１，５２への切替制御信号が例えば“Ｈ”レベル（
アサート状態を示すレベル）になっているため、ＡＣＫ
信号はＡＮＤゲート８を通ってＣＰＵ２に返されるため
ＣＰＵ２はアクセス可能であることを知り、アドレス信
号をバッファ５１からＲＡＭ３に送り、それに対応する
データをバッファ５２を介して読み込むことにより所定
の処理動作を行っている。
／Ｏ回路１がＲＡＭ３に対してアクセス要求を行わない
ときに、ＣＰＵ２からＲＡＭ３へアクセス要求（これは
制御信号によって行われる）が出力されると、これに応
答してＡＣＫ信号発生器７からＡＣＫ信号が発生される
こととなり、このときにタイミング発生器４からバッフ
ァ５１，５２への切替制御信号が例えば“Ｈ”レベル（
アサート状態を示すレベル）になっているため、ＡＣＫ
信号はＡＮＤゲート８を通ってＣＰＵ２に返されるため
ＣＰＵ２はアクセス可能であることを知り、アドレス信
号をバッファ５１からＲＡＭ３に送り、それに対応する
データをバッファ５２を介して読み込むことにより所定
の処理動作を行っている。
【００１６】一方、Ｉ／Ｏ回路１が外部に選択信号を送
出することにより外部インタフェースを介して外部のデ
ータを受けたとき、Ｉ／Ｏ回路１は、監視対象の状態が
変化したか否かを検出するため、ＲＡＭ３から以前の監
視データを読み出すためのアクセス要求信号ＲＥＱをタ
イミング発生器４に送って割り込みを掛ける。
出することにより外部インタフェースを介して外部のデ
ータを受けたとき、Ｉ／Ｏ回路１は、監視対象の状態が
変化したか否かを検出するため、ＲＡＭ３から以前の監
視データを読み出すためのアクセス要求信号ＲＥＱをタ
イミング発生器４に送って割り込みを掛ける。
【００１７】このアクセス要求信号ＲＥＱを受けたタイ
ミング発生器４は、切替制御信号を各バッファ５１〜５
４に送り、バッファ５１，５２をネゲート状態にすると
共にバッファ５３，５４をアサート状態にする。
ミング発生器４は、切替制御信号を各バッファ５１〜５
４に送り、バッファ５１，５２をネゲート状態にすると
共にバッファ５３，５４をアサート状態にする。
【００１８】これにより、ＲＡＭ３からはＩ／Ｏ回路１
からのアドレス信号に対応する監視データが読み出され
るが、このデータ、即ち以前の監視データはバッファ５
４を経た後、タイミング発生器４のタイミングでラッチ
回路６に一旦ラッチする。尚、この監視データは例えば
８ビットデータであり、これに対応してラッチ回路６も
８ビットラッチ回路が用いられる。
からのアドレス信号に対応する監視データが読み出され
るが、このデータ、即ち以前の監視データはバッファ５
４を経た後、タイミング発生器４のタイミングでラッチ
回路６に一旦ラッチする。尚、この監視データは例えば
８ビットデータであり、これに対応してラッチ回路６も
８ビットラッチ回路が用いられる。
【００１９】タイミング発生器４では、このラッチの動
作が終わったタイミングでバッファ５３，５４をネゲー
ト状態に反転させる。
作が終わったタイミングでバッファ５３，５４をネゲー
ト状態に反転させる。
【００２０】従って、この後にはＣＰＵ２は自分のアク
セス要求を行うことができる。
セス要求を行うことができる。
【００２１】バッファ５３，５４がネゲート状態になっ
たとき、Ｉ／Ｏ回路１では、ラッチ回路６にラッチされ
た以前の監視データを外部からの監視データと比較して
その不一致／一致により状態変化の有無を検出するが、
外部データと以前のデータが同じで状態変化が無かった
と判定されたときには、アクセス要求信号ＲＥＱを停止
させる。従って、タイミング発生器４はバッファ５３，
５４をネゲート状態に保持することとなり、ＣＰＵ２は
引き続き処理を行うことができる。
たとき、Ｉ／Ｏ回路１では、ラッチ回路６にラッチされ
た以前の監視データを外部からの監視データと比較して
その不一致／一致により状態変化の有無を検出するが、
外部データと以前のデータが同じで状態変化が無かった
と判定されたときには、アクセス要求信号ＲＥＱを停止
させる。従って、タイミング発生器４はバッファ５３，
５４をネゲート状態に保持することとなり、ＣＰＵ２は
引き続き処理を行うことができる。
【００２２】一方、外部データと以前のデータが異なっ
ていて状態変化が有ったと判定されたときには、Ｉ／Ｏ
回路１はアクセス要求信号ＲＥＱをそのままの状態に保
持しているので、タイミング発生器４はラッチ動作後の
Ｉ／Ｏ回路１からのアクセス要求であるとして再びバッ
ファ５３，５４をアサート状態にしてその外部データを
ＲＡＭ３に書き込んで監視データの更新を行うと共にＲ
ＡＭ３への書込が終わったことをアクセス要求信号ＲＥ
Ｑを変化させることによりタイミング発生器４に通知す
る。この後は、ＣＰＵ２のアクセス要求が可能となる。
ていて状態変化が有ったと判定されたときには、Ｉ／Ｏ
回路１はアクセス要求信号ＲＥＱをそのままの状態に保
持しているので、タイミング発生器４はラッチ動作後の
Ｉ／Ｏ回路１からのアクセス要求であるとして再びバッ
ファ５３，５４をアサート状態にしてその外部データを
ＲＡＭ３に書き込んで監視データの更新を行うと共にＲ
ＡＭ３への書込が終わったことをアクセス要求信号ＲＥ
Ｑを変化させることによりタイミング発生器４に通知す
る。この後は、ＣＰＵ２のアクセス要求が可能となる。
【００２３】
【発明の効果】以上説明した様に、本発明に係る低速／
高速インタフェース回路によれば、タイミング発生器が
、以前のデータをメモリから読み出す間だけセレクタを
Ｉ／Ｏ回路の側に切替制御してラッチ回路に一旦ラッチ
させ、Ｉ／Ｏ回路が該ラッチされた以前のデータと該外
部データとの比較を行うように構成したので、Ｉ／Ｏ回
路が共通メモリにアクセスする時間が短縮され、ＣＰＵ
が待機させられる時間が短縮されるため、ＣＰＵ本来の
高速動作性能が維持できることとなる。
高速インタフェース回路によれば、タイミング発生器が
、以前のデータをメモリから読み出す間だけセレクタを
Ｉ／Ｏ回路の側に切替制御してラッチ回路に一旦ラッチ
させ、Ｉ／Ｏ回路が該ラッチされた以前のデータと該外
部データとの比較を行うように構成したので、Ｉ／Ｏ回
路が共通メモリにアクセスする時間が短縮され、ＣＰＵ
が待機させられる時間が短縮されるため、ＣＰＵ本来の
高速動作性能が維持できることとなる。
【図１】本発明に係る低速／高速インタフェース回路の
原理的な構成を示したブロック図である。
原理的な構成を示したブロック図である。
【図２】本発明に係る低速／高速インタフェース回路の
動作タイムチャートを示した図である。
動作タイムチャートを示した図である。
【図３】本発明に係る低速／高速インタフェース回路の
一実施例を示したブロック図である。
一実施例を示したブロック図である。
【図４】従来の低速／高速インタフェース回路の構成例
を示すブロック図である。
を示すブロック図である。
【図５】従来の低速／高速インタフェース回路の動作タ
イムチャートを示した図である。
イムチャートを示した図である。
１ Ｉ／Ｏ回路
２ ＣＰＵ
３ メモリ
４ タイミング発生器
５ セレクタ
６ ラッチ回路
Claims (1)
- 【請求項１】 低速動作するＩ／Ｏ回路（１） 又は
高速動作するＣＰＵ（２） のメモリ（３） に対する
アクセス要求に応じてタイミング発生器（４） がセレ
クタ（５）を切替制御すると共に、該Ｉ／Ｏ回路（１）
が外部データを受けたとき、該Ｉ／Ｏ回路（１） か
らのアクセス要求を受けた該タイミング発生器（４）
が該セレクタ（５）を切替制御して該メモリ（３） に
記憶されている以前のデータを読み出して該外部データ
と比較することにより状態変化を検出して該外部データ
を該メモリ（４） に書き込む低速／高速インタフェー
ス回路において、該タイミング発生器（４） が、該以
前のデータを該メモリ（３） から読み出す間だけ該セ
レクタ（５） を該Ｉ／Ｏ回路（１） の側に切替制御
してラッチ回路（６） に一旦ラッチさせ、その後、該
Ｉ／Ｏ回路（１） が該ラッチされた以前のデータと該
外部データとの比較を行うことを特徴とした低速／高速
インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41213390A JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速／高速インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41213390A JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速／高速インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218857A true JPH04218857A (ja) | 1992-08-10 |
| JP2617621B2 JP2617621B2 (ja) | 1997-06-04 |
Family
ID=18521014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41213390A Expired - Fee Related JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速／高速インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617621B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177966B2 (en) | 2004-03-02 | 2007-02-13 | Renesas Technology Corp. | Microcomputer minimizing influence of bus contention |
-
1990
- 1990-12-19 JP JP41213390A patent/JP2617621B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7177966B2 (en) | 2004-03-02 | 2007-02-13 | Renesas Technology Corp. | Microcomputer minimizing influence of bus contention |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617621B2 (ja) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970121 |
|
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