KR20000051901A - 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법 - Google Patents

이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법 Download PDF

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Abstract

본 발명은 이중화 프로세서가 버스트 모드로 동작중임을 나타내는 버스트신호를 바탕으로 데이터 버스 및 어드레스 버스 버퍼 제어신호들을 조정할 수 있는 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법에 관한 것이다. 이와 같은 본 발명에 따른 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법은 메인 프로세서가 자신의 메모리를 액세스하기 위한 신호를 출력하는 단계와, 사용자의 명령 또는 상기 메인 프로세서의 조작으로 이중화용 제어 신호를 래치하는 단계와, 상기 래치된 신호를 이용하여 상기 메모리에 액세스하는 동시에 상기 메인 프로세서와 동일한 구조를 갖는 보조 프로세서의 메모리로 상기 래치된 신호를 전송하는 단계로 이루어진다.

Description

이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법{Memory Access Method in Exchanger having Double Process Boards}
본 발명은 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법에 관한 것으로서, 특히 버스트 모드가 지원되는 이중화 프로세서 보드를 구비한 교환기에서 보다 빠르게 메모리를 리드 또는 라이트(read or write)하는데 적당하도록 한 이중화 프로세서 보드를 구비한 교환기에서 메모리 방법에 관한 것이다.
일반적으로, 이동 통신 시스템에 구비된 교환기에는 교환기의 동작 특성상 이중화 프로세서 보드를 구비한다. 이중 메인 프로세서는 메인 시스템의 상태를 주기적으로 감시하여 메인 교환 시스템에 이상이 발생하면, 교환기는 현재 사용하고 있는 메인 교환 시스템의 동작을 중지하고, 똑같은 데이터를 저장하고 있는 보조 프로세서를 구비하고 있는 보조 교환 시스템을 동작시켜 전체적인 교환기의 동작이 지속적으로 유지되도록 제어한다.
따라서, 교환기의 메인 프로세서는 자신의 메모리에서 데이터를 리드 또는 라이트 할 경우, 보조 프로세서의 메모리에도 동일한 데이터를 저장하여야 한다.
도 1은 종래의 이중화 프로세서 보드의 일부 구성을 나타낸 블럭 구성도이다.
도 1을 참조하면, 메인 프로세서(100)가 액티브(Active) 상태로 쓰기(Write)동작을 실행하는 경우 자신이 제어하는 메모리(110)와, 대기(Stanby)상태인 보조 프로세서(미도시)의 메모리(미도시)를 동시에 액세스한다. 여기서, 점선(A-B)의 우편에는 도 1에 도인 블럭과 대칭되는 구조를 갖는 보조 교환 시스템이 구비되어 있다.
이때, 액티브로 동작하는 메인 프로세서(100)는 대기 상태로 있는 보조 프로세서로부터 종료 신호가 올 때까지 양방향 버퍼(130)를 통하여 버퍼 래치부(140)로 어드레스 버스(Bus), 데이터 버스 및 사이즈(Size) 정보를 저장한다.
또한, 대기상태에 있는 보조 프로세서는 메인 프로세서(100)에서 제공되는 어드레스 버스, 데이터 버스 및 사이즈 정보를 동일하게 저장한다. 만약, 메인 프로세서(100)가 자신의 메모리(110)를 액세스하고 있지 않을 경우에 보조 프로세서는 이중화 신호에 따라 자신의 메모리를 액세스한다
여기서, 메모리(110)는 도 1에 도시된 바와 같이 CPU의 데이터 버스에 연결되며, 래치부(140)는 데이터 래치(Latch) 기능을 갖는다. 즉, 래치부(140)의 래치인에이블(Latch Enable)신호가 입력되면, 입력 데이터를 1비트 저장할 수 있다. 이 데이터는 출력 인에이블(Output Enable)신호가 입력되면 하이 임피던스(High Impedance) 상태에서 벗어나 데이터를 외부로 출력한다.
또한, 도 1에서 DDLEAB(D-channle Data Latch Enable A to B)신호는 A-side의 데이터 버스를 래치하는 것을 제어하는 신호를 의미하며, DDOEAB(D-channel Data Output Enable A to B)신호는 A-side에서 래치된 데이터의 출력을 제어하는 신호를 의미한다. 즉, 이 신호가 "0"일 경우에는 데이터가 A에서 B로 출력되고 "1"인 경우에는 하이 임피던스 상태가 된다. 또한, DDLEBA(D-channel Data Latch Enable B to A)신호는 B-side의 데이터 버스를 래치하는 것을 제어하는 신호를 의미하며, DDOEBB(D-channel Data Output Enable B to A)신호는 B-side에서 래치된 데이터의 출력을 제어하는 신호를 의미한다. 즉, 이 신호가 "0"일 경우에는 데이터가 B에서 A로 출력되고 "1"인 경우에는 하이 임피던스(High Impedance)상태가 된다.
이상에서 설명한 신호 중 DDLEAB 와 DDOEAB는 A-side가 액티브일 때 제어되는 신호이고, DDLEBA 와 DDOEBA는 B-side가 액티브일 때 제어되는 신호이다.
도 2는 버스트 모드시 이중화 프로세서의 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 버스트 모드가 지원되는 이중화 프로세서의 동작시 TBI 신호가 "0"으로 설정되어 프로세서는 자신의 메모리를 각각 액세스해야한다.
이때, 프로세서가 버스트 모드로 메모리를 액세스할 때에는 도 2의 220 파형처럼 한 사이클에 4번 동안 동작할 수 있으므로 속도가 빨라져 시간을 빠르게 할 수 있다.
예를 들어, 프로세서가 한번 메모리를 액세스하는데 100n/s의 시간이 필요하다면 4번 액세스하는데는 400n/s의 시간이 걸린다. 그러나, 버스트 모드로 액세스 하는 경우에는 처음에는 100n/s의 시간이 걸리지만, 그 다음부터는 연속으로 액세스하여 약 180n/s의 시간밖에 안걸린다.
도 3은 버스트 모드가 지원되지 않는 일반 모드시 이중화 프로세서의 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, MC68000 계열에 속하는 MC68040 및 MC68060 프로세서에서 버스트 모드의 지원 여부를 알려주는 TBI(Transfer Burst Inhibit) 신호는 프로세서가 버스트 모드를 지원하여 버스트 모드로 메모리를 액세스할 때에는, "1"로 설정된다.
그러면, 프로세서는 TS 및 TA 신호에 따라 도 3의 370 파형과 같이 메모리에서 한 사이클에 4번 읽거나 쓴다.
이때, 도 3의 360 파형과 같은 TS(Transfer Start)신호는 프로세서가 메모리에서 데이터를 읽거나 쓸 수 있도록 제어하는 신호이며, TA(Transfer Acknowledge)신호는 프로세서가 메모리에서 데이터를 읽거나 쓸 경우의 시점을 나타내는 신호이다.
그러나, 이와 같은 종래의 이중화 프로세서 보드를 구비한 교환기에서 이중화 프로세서의 동작시 버스트 모드를 지원하지 못한다. 따라서, 이중화 프로세서는 자신의 메모리를 액세스하는 시간이 오래 걸리며, 이러한 종래의 기술을 적용한 교환 시스템은 버스트 모드와 같은 동작을 필요로 하는 경우 데이터의 전송 속도가 느리게 처리된다.
본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 이중화 프로세서가 버스트 모드로 동작중임을 나타내는 버스트신호를 바탕으로 데이터 버스 및 어드레스 버스 버퍼 제어신호들을 조정할 수 있는 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법을 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법은 메인 프로세서가 자신의 메모리를 액세스하기 위한 신호를 출력하는 단계와, 사용자의 명령 또는 상기 메인 프로세서의 조작으로 이중화용 제어 신호를 래치하는 단계와, 상기 래치된 신호를 이용하여 상기 메모리에 액세스하는 동시에 상기 메인 프로세서와 동일한 구조를 갖는 보조 프로세서의 메모리로 상기 래치된 신호를 전송하는 단계로 이루어진다.
도 1은 종래의 이중화 프로세서 보드의 일부 구성을 나타낸 블럭 구성도.
도 2는 버스트 모드시 이중화 프로세서의 동작을 설명하기 위한 타이밍도.
도 3은 버스트 모드가 지원되지 않는 일반 모드시 이중화 프로세서의 동작을 설명하기 위한 타이밍도.
도 4는 본 발명에 따른 이중화 프로세서 보드의 일부 구성을 나타낸 블럭 구성도.
*도면의 주요 부분에 대한 부호의 설명*
400 : 메인 프로세서
410 : 메모리
420 : 제어기
430 : 양방향 버퍼
440 : 래치부
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 이중화 프로세서 보드의 일부 구성을 나타낸 블럭 구성도이다.
도 4를 참조하면, 액티브 상태로 동작하는 메인 프로세서(400)는 자신의 메모리(410)를 액세스할 경우, 먼저 이중화용 제어신호인 어드레스 버스, 데이터 버스, 데이터 크기 정보, 및 버스트 모드 신호를 래치부(440)에 저장한다. 이어, 메인 프로세서(400)는 저장된 이중화용 제어신호에 따라 자신의 메모리(410)를 액세스한다. 이때, 메인 프로세서(400)가 버스트 모드로 동작하는 경우에는 버스트 모드를 모두 수행할 때까지 래치부(440)를 입출력단자를 개방해야한다.
이때, 도 4에 도시된 메인 교환 시스템과 동일한 구성을 갖는 블럭이 점선(A-B)를 중심으로 대칭으로 연결되나 본 발명에서는 도시를 생략하였다.
이어, 대기 상태에 있는 보조 프로세서는 다시 이중화 제어신호를 저장하고 메인 프로세서(400)가 메모리(410)를 사용하고 있지 않으면, 제어기(420)가 저장된 데이터를 래치된 메모리의 어드레스에 쓴다. 이때, 제어기(420)는 버스트 모드를 나타내는 신호를 가지고 연속된 액티브의 데이터를 자신의 메모리에 쓴다.
이와 같은 프로세서의 이중화 동작에 대한 알고리즘은 다음과 같다.
DDOEAB_Burst = !( !DDOEAB_NonBurst
OR !DDOEAB_Burst & !Burst);
DDLEAB_Burst = !( !DDLEAB_NonBurst
OR !DDLEAB_Burst & !Burst);
DDOEBA_Burst = !( !DDOEBA_NonBurst
OR !DDOEBA_Burst & !Burst);
DDLEBA_Burst = !( !DDLEBA_NonBurst
OR !DDLEBA_Burst & !Burst);
이와 같은, 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법에서 _Burst가 붙는 제어신호는 버스트 모드를 지원하는 제어신호이고, _NonBurst가 붙는 제어신호는 기존의 제어 신호를 나타낸다.
여기서, 버스트 모드시 추가되는 버스트 신호에 따른 동작을 설명하면 다음과 같다.
만일, 버스트 신호가 "0"이면 지금 데이터가 버스트 모드로 동작하고 있으므로 데이터는 도 2에서 도시된 바와 같은 파형으로 동작된다.
반면, 버스트 신호가 "1"이면 데이터는 버스트 모드로 동작하지 않고 일반 모드로 동작한다.
그러나, 버스트 신호가 "0"이면서 TBI(Transfer Burst Inhibit)신호가 "0"이면 이 데이터는 버스트 모드로 동작하나 양방향 버퍼(300,310)가 버스트 모드를 지원하지 않으므로 도 3에 도시된 바와 같은 파형으로 동작한다.
예로서, MC68040, MC68060과 같은 마이크로 프로세서에서 size1 size0이 "0"이면 긴 단어(Long Word)(4byte) 동작으로, size1 size0이 "1"이면 Byte 동작으로, size1 size0이 "10"이면 단어(Word)(2byte) 동작으로, size1 size0이 "11"이면 버스트 (16byte) 동작으로 진행된다.
따라서, Burst = !(!Memory_Chip_Sel & size1 & size0)로 구성된다고 할 수 있다. 여기서 !은 인버터(Invertor), &은 앤드 게이트(and gate), #은 오어 게이트(or gate)를 나타내며, wr은 쓰기 신호로 프로세서가 데이터를 쓸 때에는 "0", 읽을 때에는 "1"을 나타낸다.
또한, DDOEAB_NonBurst 신호에서 _NonBurst가 나타내는 것은 버스트 모드가 아닐 때 DDOEAB 신호를 나타내고 DDOEAB_Burst 신호에서 _Burst 신호가 뜻하는 것은 버스트 모드 일 때 DDOEAB 신호를 나타낸다.
또한, DDOEAB_Burst = !(!DDOEAB_NonBurst
# !DDOEAB_Burst & !Burst ) 가 뜻하는 바는 기존의 DDOEAB, 즉 버스트 모드를 지원하지 않는 때의 DDOEAB가 버스트 신호가 있을 때가 유지된다는 뜻이다.
이상의 설명에서와 같은 본 발명에 따르면, 이중화 프로세서 보드를 구비한 교환기에서 각 프로세서의 동작시 버스트 모드가 지원되므로 프로세서의 데이터 처리 속도를 빠르게 개선하는 효과가 있다. 따라서, 본 발명에 따른 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법이 적용된 교환기의 신호 처리속도가 향상된다.

Claims (2)

  1. 메인 프로세서가 자신의 메모리를 액세스하기 위한 신호를 출력하는 단계와,
    사용자의 명령 또는 상기 메인 프로세서의 조작으로 이중화용 제어 신호를 래치하는 단계와,
    상기 래치된 신호를 이용하여 상기 메모리에 액세스하는 동시에 상기 메인 프로세서와 동일한 구조를 갖는 보조 프로세서의 메모리로 상기 래치된 신호를 전송하는 단계로 이루어진 것을 특징으로 하는 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법.
  2. 제 1항에 있어서, 상기 이중화용 제어 신호는 어드레스 버스, 데이터 버스, 데이터 크기 정보, 및 버스트 모드 신호를 포함하는 것을 특징으로 하는 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법.
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KR100434160B1 (ko) * 2000-10-30 2004-06-04 엘지전자 주식회사 교환시스템의 데이터 실시간 처리 장치 및 방법

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