KR910008419B1 - 공통 메모리 억쎄스방식 - Google Patents

공통 메모리 억쎄스방식 Download PDF

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KR910008419B1 KR1019890009063A KR890009063A KR910008419B1 KR 910008419 B1 KR910008419 B1 KR 910008419B1 KR 1019890009063 A KR1019890009063 A KR 1019890009063A KR 890009063 A KR890009063 A KR 890009063A KR 910008419 B1 KR910008419 B1 KR 910008419B1
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Abstract

내용 없음.

Description

공통 메모리 엑세스방식
제1도는 종래의 회로도.
제2도는 본 발명의 회로도.
제3도는 제2도에 대한 부호의 설명
* 도면의 주요부분에 대한 부호의 설명
10, 11 : 제1, 2프로세서 12 : 메모리
20-30 : 제1-4버퍼회로 24 : 제어부
본 발명은 두 개의 프로쎄서(Processor)간 데이터통신에 대한 것으로, 특히 하나의 메모리를 양 프로쎄서가 공유하게 하여 데이터통신을 가능하게 공통메모리 엑세스방식에 관한 것이다.
일반적으로 공통 메모리 억세스방식은 두 개의 시스템간의 데이터통신량이 많은 경우에 사용되며, 공통 메모리 엑세스방식을 사용하는 경우는 퍼스널컴퓨터(Personal Computer)와 팩시밀리(Facsimile)간의 데이터 통신중계할 경우나 다수의 단말장치들과 메인컴퓨터를 중계하기 위한 중계장치간의 메인컴퓨터간의 데이터통신을 중계하는 경우이다.
상기 공통 메모리 엑세스방식은 종래의 제1도와 같이 구성되어 있으며 제1도를 설명하면 다음과 같다.
제1프로세서(10)는 메모리(12)를 억세스(Access)할 경우 제2입출력단자(IOB1)을 통해 토글플립플롭(15)의 출력을 읽어들여 제2프로세서(11)가 메모리(12)를 억세스하고 있는가를 검사한 후 제2프로세서(11)가 메모리(12)를 억세스하고 있지 않을 경우에 제1입출력단자(IOA1)을 통해 토글플립플롭(14)을 세트시켜 멀티플렉서(13)을 선택하는 동시에 제2프로세서(11)에 메모리(12)를 억세스하고 있음을 통보한 다음 멀티플렉서(13)을 통해 메모리(12)을 억세스한다. 이때 제2프로세서(11)에서 메모리(12)을 억세스하고자할 경우 제2프로세서(11)는 제1프로세서(10)의 상태를 검사하기 위해 제2입출력단자(IOB2)을 통해 토글플립플롭(14)의 출력을 읽어들여 검사하면 토글플립플롭(14)의 출력이 세트되어 있어 메모리(12)를 억세스할 수 있다. 그러므로 제2프로세서(11)는 제2입출력단자(IOB2)를 통해 주기적으로 토글플립플롭(14)의 출력을 읽어들여 제1프로세서(10)가 메모리(12)의 억세스를 종료하였는가 검사한 다음 제1프로세서(10)가 메모리(12)의 억세스를 종료하였을 경우 메모리(12)를 억세스하게 된다. 그리고 제1프로세서(10)는 메모리(12)의 억세스를 종료하였을 때 토글플립플롭(14)의 출력을 리세트한다.
한편 제2프로세서(11)가 메모리(12)를 억세스할 경우 제2프로세서(11)는 제1입출력단자(IOA2)을 통해 토글플립플롭(15)를 세트시켜 상기 제1프로세서(10)에 메모리(12)를 억세스하고 있음을 통보한 다음 멀티플렉서(13)을 통해 메모리(12)를 억세스한다. 이때 제1프로세서(10)도 제2프로세서(11)와 동일하게 토글플립플롭(15)의 출력을 읽어들여 제2프로세서(11)의 상태를 감지하여 제2프로세서(11)가 메모리(12)의 억세스를 종료하였을 때 메모리(12)를 억세스하게 된다.
그러나 상기 제1도와 같은 공통 메모리 억세스회로는 양프로세서가 서로 상대방의 메모리 억세스 상태를 감시하여 상대프로세서가 메모리를 억세스하지 않을 때에만 메모리를 억세스할 수 있기 때문에 프로세서의 효율이 저하되는 문제점이 있었다.
따라서 본 발명의 목적은 메모리를 공유하는 양프로세서의 작동 효율을 향상할 수 있는 공통 메모리방식을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 회로도로서, 제1프로세서(10) 및 제2프로세서(11), 메모리(12)를 구비한 공통 메모리 억세스방식에 있어서, 상기 제1프로세서(10)의 어드레스를 상기 메모리(12)로 전송하기 위한 제1버퍼회로(20)와, 상기 제1프로세서(10)와 상기 메모리(12)간의 양방향 데이터 전송을 하기 위한 제2버퍼회로(21)와, 상기 제2프로세서(11)의 어드레스를 상기 메모리(12)로 전송하기 위한 제3버퍼회로(22)와, 상기 제2프로세서(11)와 상기 메모리(12)간의 양방향 데이터 전송을 수행하기 위한 제4버퍼회로(23)와, 상기 제1, 2프로세서(10,11)의 리드라이트바(이하
Figure kpo00001
라 함)신호와 메모리 인에이블(Memory Enable : 이하
Figure kpo00002
이라 함)에 의해 상기 메모리(12) 및 제1-제4버퍼회로(20-23)의 작동을 제어하는 한편 양프로세서(10, 11)중 한쪽이 메모리 억세스중일 때 다른 한쪽을 대기시키는 제어부(24)로 구성한다.
제3도는 제2도의 각 부분에 대한 동작파형도로서 제3도중 30은
Figure kpo00003
신호이고, 31은
Figure kpo00004
신호이며, 32는 제1대기신호이고, 33은 제1버퍼제어신호이며, 34는 제1어드레스이고, 35는 제1데이터이며, 36은
Figure kpo00005
이고, 37은
Figure kpo00006
이며, 38은 제2대기신호이고, 39는 제2버퍼 제어신호이며, 40은 제2어드레스이고, 41은 제2데이터이며, 42는 칩셀렉트(Chip Select; 이하
Figure kpo00007
라 함)신호이고, 43은 메모리(12)에 인가되는
Figure kpo00008
이며, 44는 메모리(12)에 인가되는 제3어드레스이고, 45는 메모리(12)에서 독출 저장되는 제3데이터이다.
따라서 본 발명을 제2, 3도를 참조하여 상세히 설명한다.
제1프로세서(10)에서 메모리(12)을 억세스할 경우 제1프로세서(10)는
Figure kpo00009
와
Figure kpo00010
신호를 제3도 하이논리상태에서 로우논리상태로 천이시켜 제어부(24)에 인가한다. 이때 제2프로세서(11)가 메모리(12)를 억세스하지 않을 경우 제어부(24)는 제3도 32와 같이 하이논리상태의 제1대기신호를 제1프로세서(10)에 인가하는 한편 제1, 2버퍼회로(20, 21)에 하이논리상태에서 로우논리상태로 천이한 제3도 33과 같은 제1버퍼제어신호를 인가하여 제1프로세서(10)가 메모리(12)의 데이터를 억세스할 수 있도록 한다. 그후 제어부(24)는 제1버퍼제어신호의 로우논리상태에서 하이논리상태로 변화하는 시점을 제1프로세서(10)의 신호
Figure kpo00011
에 동기시켜 변화시킨다.
만약 제1프로세서(10)가 메모리(10)를 억세스하고 있는 중에 제2프로세서가 메모리(12)를 억세스하려고 제3도 36 및 37과 같은
Figure kpo00012
와
Figure kpo00013
를 인가하면 제어부(24)는 상기
Figure kpo00014
및
Figure kpo00015
에 의해 제3도 38과 같이 하이논리상태에서 로우논리상태로 천이한 제2대기신호를 제2프로세서(11)에 인가한 후 제1프로세서(10)가 메모리(12)의 억세스를 종료할 때 제3도 38과 같이 로우논리상태의 제2대기신호를 하이논리상태로 변화시키는 한편 제3도 39과 같이 하이논리상태에서 로우논리상태로 천이한 제2버퍼제어신호를 제3, 4버퍼회로(22, 23)에 인가하여 제2프로세서(11)로 하여금 메모리(12)의 억세스를 가능하게 한다. 이때 제2대기신호가 로우논리상태에서 하이논리상태로 변화하는 시점은 제1프로세서(10)의
Figure kpo00016
이 로우논리상태에서 하이논리상태로 변화하는 순간에 동기되며, 또한 제2버퍼제어신호는
Figure kpo00017
에 동기되어 로우논리상태에서 하이논리상태로 변화한다. 제2프로세서(11)에서 메모리(12)를 억세스할 경우 제2프로세서(10)는
Figure kpo00018
와
Figure kpo00019
신호를 제3도 36, 37과 같이 하이논리상태에서 로우논리상태로 천이시켜 제어부(24)에 인가한다. 이때 제1프로세서(10)가 메모리(12)를 억세스하지 않을 경우 제어부(24)는 제3도 32와 같이 하이논리상태의 제1대기신호를 제2프로세서(11)에 가하는 한편 제1, 2버퍼회로(22,23)에 하이논리상태에서 로우논이상태로 천이한 제3도 39과 같은 제2버퍼제어신호를 인가하여 제2프로세서(10)가 메모리(12)의 데이터를 억세스할 수 있도록 한다. 그후 제어부(24)는 제2버퍼제어신호의 로우논리상태에서 하이논리상태로 변화하는 시점을 제2프로세서(11)의 RW2 의 신호를 동기시켜 변화시킨다.
만약 제2프로세서(11)가 메모리(12)를 억세스하고 있는 중에 제1프로세서가 메모리(12)를 억세스하려고 제3도 30 및 31과 같은 MEN1와
Figure kpo00020
를 인가하면 제어부(24)는 상기
Figure kpo00021
및
Figure kpo00022
에 의해 제3도 32와 같이 하이논리상태에서 로우논리상태로 천이한 제1대기신호를 제1프로세서(10)에 인가한 후 제2프로세서(11)가 메모리(12)의 억세스를 종료할 때 제3도 32와 같이 로우논리상태의 제1대기신호를 하이논리상태로 변화시키는 한편 제3도 33과 같이 하이논리상태에서 로우논리상태로 천이한 제1버퍼제어신호를 제1, 2버퍼회로(20, 21)에 인가하여 제1프로세서(10)로 하여금 메모리(12)의 억세스를 가능하게 한다. 이때 제1 대기신호가 로우논리상태에서 하이논리상태로 변화하는 시점는 제2프로세서(11)의
Figure kpo00023
이 로우논리상태에서 하이논리상태로 변화하는 순간에 동기되며, 또한 제1버퍼제어신호는
Figure kpo00024
에 동기되어 로우논리상태에서 하이논리상태로 변화한다.
상기 제1프로세서(10)가 메모리(12)를 억세스할 때 제1버퍼회로(20)는 제3도 34와 같은 제1프로세서(10)의 어드레스를 메모리(12)로 전송하며, 제2버퍼회로(21)는 제3도 35와 같이 메모리(12)에서 독출되는 데이터나 제1프로세서(10)에서 인입되는 데이터를 대응하는 방향으로 전송한다. 그리고 제2프로세서(11)가 메모리(12)를 억세스할 때 제3버퍼회로(22)는 제3도 40과 같은 제2프로세서(11)의 어드레스를 메모리(12)로 전송하며, 제4버퍼회로(23)은 제3도 41과 같이 메모리(12)에서 독출되는 데이터나 제2프로세서(11)에서 인입되는 데이터를 대응하는 방향으로 전송한다. 그리고 제어부(24)는 제1, 2프로세서(10, 11)가 메모리(12)를 억세스할 때 제3도 42, 43과 같은 CS신호나 RW3를 메모리(12)에 인가하며, 한편 메모리(12)에 인가되는 어드레스를 제3도 44와 같은 파형을 갖게 되고 독출 저장되는 데이터는 제3도 45와 같은 파형을 갖게 된다.
상술한 바와 같이 본 발명은 하나의 메모리를 두 개의 프로세서가 억세스하는 경우 대기신호에 의해 상대방 프로세서가 메모리 억세스를 종료하는 순간에 바로 메모리를 억세스할 수 있어 프로세서의 효율을 향상할 수 있는 이점이 있다.

Claims (1)

  1. 제1프로세서(10) 및 제2프로세서(11), 메모리(12)를 구비한 공통 메모리 억세스방식에 있어서, 상기 제1프로세서(10)의 어드레스를 상기 메모리(12)로 전송하기 위한 제1버퍼회로(20)와, 상기 제1프로세서(10)와 상기 메모리(12)간의 양방향 데이터 전송을 하기 위한 제2버퍼회로(21)와, 상기 제2프로세서(11)의 어드레스를 상기 메모리(12)로 전송하기 위한 제3버퍼회로(22)와, 상기 제2프로쎄서(11)와, 상기 메모리(12)간의 양방향 데이터 전송을 수행하기 위한 제4버퍼회로(23)와, 상기 제1, 2프로세서(10, 11)의 리드라이트바 신호와 메모리 인에이블 신호에 의해 상기 메모리(12) 및 제1-4버퍼회로(20-23)의 작동을 제어하는 한편 양프로세서(10, 11)중 한쪽의 메모리 억세스중일 때 다른 한쪽을 대기시키는 제어부(24)로 이루어짐을 특징으로 하는 방식.
KR1019890009063A 1989-06-29 1989-06-29 공통 메모리 억쎄스방식 KR910008419B1 (ko)

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