KR100446282B1 - 시스템 버스 인터페이스 회로 - Google Patents

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Abstract

반도체 장치의 프로세서를 포함하는 데이타 버스 회로에 있어서, 빠른 시스템 클럭에서 시간 지연이 발생하는 프로세서를 사용하는 경우 리드, 라이트가 모두 1 사이클에 동작하도록 하는 시스템 버스 인터페이스 회로를 개시한다.
반도체 장치의 프로세서에 직접 연결되어 있는 로컬 버스와 로컬 버스의 한 브랜치로서 연결된 시스템 버스로 이루어진 데이타 버스 회로에 있어서, 로컬 버스와 시스템 버스를 분리하는, 래치 회로 및 컨트롤 회로를 포함하여 이루어진 시스템 버스 인터페이스 회로를 제공한다. 상기 래치 회로는, 플립-플롭으로 구현되며, 느린 프로세서의 어드레스 및 데이타 신호들을 래치하여 시스템에 다음 클럭의 시작에서 신호가 전달되도록 한다. 상기 컨트롤 회로는, 리드, 라이트 및 웨이트 신호를 포함하며, 프로세서의 컨트롤 신호를 시스템의 클럭에 동기시킨다. 상기 시스템 버스 인터페이스 회로는, 프로세서의 시간 지연을 래치 함으로서 시스템 버스에서 보았을 때 리드, 라이트가 모두 1 사이클에 동작하도록 한다.
따라서 본 발명에 따르면, 반도체 장치의 프로세서를 포함하는 데이타 버스 회로에 있어서, 빠른 시스템 클럭에서 시간 지연이 발생하는 프로세서를 사용하는 경우 리드, 라이트가 모두 1 사이클에 동작하도록 하는 시스템 버스 인터페이스 회로를 얻을 수 있다.

Description

시스템 버스 인터페이스 회로
본 발명은 반도체 장치의 프로세서를 포함하는 데이타 버스(Data Bus) 회로에 관한 것으로, 특히 시스템 버스 인터페이스 회로에 관한 것이다.
일반적으로 최근에 프로세서 코어(Processor Core)의 사용이 증대되면서 많은 응용에서 프로세서를 사용하고 있다. 그러나 이 프로세서 코어는 다른 프리미티브 셀(Primitive Cell)에 비해 상대적으로 느리므로 시스템의 클럭(Clock)이 빨라지면 프로세서의 시간 지연(Delay)과 주변회로의 지연이 합쳐져 1 클럭을 넘는 지연이 생기게 된다. 이는 단순히 프로세서의 성능 저하 뿐만 아니라 타이밍 분석(Timing Analysis) 등의 설계 검증 도구들의 사용을 어렵게 하는 단점이 있다.
따라서, 본 발명의 목적은, 반도체 장치의 프로세서를 포함하는 데이타 버스 회로에 있어서, 빠른 시스템 클럭에서 시간 지연이 발생하는 프로세서를 사용하는 경우 리드, 라이트가 모두 1 사이클에 동작하도록 하는 시스템 버스 인터페이스 회로를 제공하는데 있다.
도 1 은 본 발명에 따른 로컬 버스와 시스템 버스를 포함한 인터페이스 회로에 관한 블록도.
도 2 는 본 발명에 따른 시스템 버스 인터페이스 회로의 구조에 관한 블록도.
도 3 은 본 발명의 일 실시 예에 대한 블록도.
도 4 는 본 발명의 일 실시 예에 대한 타이밍도.
상기 과제를 달성하기 위한 본 발명은, 반도체 장치의 프로세서에 직접 연결되어 있는 로컬 버스(Local Bus)와 로컬 버스의 한 브랜치(Branch)로서 연결된 시스템 버스(System Bus)로 이루어진 데이타 버스 회로에 있어서, 로컬 버스와 시스템 버스를 분리하는 래치(Latch) 회로 및 컨트롤(Control) 회로를 포함하여 이루어진 시스템 버스 인터페이스 회로를 제공한다.
상기 래치 회로는 플립-플롭(Flip-flop)으로 구현되며, 느린 프로세서의 어드레스(Address) 및 데이타 신호들을 래치하여 시스템에 다음 클럭의 시작에서 신호가 전달되도록 한다.
상기 컨트롤 회로는 리드, 라이트 및 웨이트(Wait) 신호를 포함하며, 프로세서의 컨트롤 신호를 시스템의 클럭에 동기시킨다.
상기 시스템 버스 인터페이스 회로는 프로세서의 시간 지연을 래치 함으로서 시스템 버스에서 보았을 때 리드, 라이트가 모두 1 사이클에 동작하도록 한다.
바람직하게는, 상기 시스템 버스 인터페이스 회로는 타이밍 마진(Timing Margin)과 타이밍 분석(Timing Analysis)이 용이하도록 시스템 버스의 교류(AC) 특성을 변경하는 것을 특징으로 한다.
상기 시스템 버스의 교류 특성을 변경시는 클럭에 동기된 레지스터(Register)를 사용한다.
따라서, 본 발명에 따르면, 빠른 시스템 클럭에서 시간 지연이 발생하는 프로세서를 사용하는 경우 리드, 라이트가 모두 1 사이클에 동작하도록 하는 시스템 버스 인터페이스 회로를 제공할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명에 따른 로컬 버스와 시스템 버스를 포함한 인터페이스 회로에 관한 블록도이다. 도 1을 참조하면, 본 발명에 따른 로컬 버스와 시스템 버스를 포함한 인터페이스(Interface) 회로는 두 가지 버스(bus)를 가진다. 하나는 로컬 버스(Local bus)이고, 다른 하나는 시스템 버스(System bus)이다. 로컬 버스는 지연 없는 직접 액세스(access)가 필요한 영역에 사용된다. 이 영역은 프로세서의 버스에 최소한의 로드(load)를 주도록 하고, 또한 최대한의 액세스 시간(Access time)을 갖도록 해야 한다. 시스템 버스는 로컬 버스의 한 브랜치로 구성되며, 웨이트 사이클(wait cycle)을 포함하여 다소 느린 액세스에도 상관없는 영역으로 구성해야 한다. 여기서 하나의 메모리 뱅크(memory bank)는 같은 교류(AC) 특성을 갖는 메모리의 모임이며, 프로세서의 교류 특성과 일치되기 위한 인터페이스 회로를 포함한다. 시스템 버스 인터페이스(System Bus Interface) 회로(100)는 프로세서의 교류 특성을 만족하기 위한 인터페이스 회로와 동기 되어 있는 시스템과의 인터페이스 회로를 포함한다.
도 2는 본 발명에 따른 시스템 버스 인터페이스 회로의 구조에 관한 블록도이다. 도 2를 참조하면, 본 발명에 따른 시스템 버스 인터페이스 회로는, 프로세서, 혹은 로컬 버스와 시스템, 혹은 시스템 버스 사이의 인터페이스 역할을 하는데, 어드레스 래치 회로(211), 데이타 래치 회로(221, 222) 및 컨트롤 회로(233) 등으로 구성된다. 여기서 래치(Latch)(211, 221, 222)는 플립플롭(Flip-flop)으로 구현될 수 있으며, 컨트롤 회로(233)는 리드, 라이트, 웨이트 등과 같은 신호를 발생한다. 여기에서 프로세서 쪽에 프로세서의 교류 특성을 맞추기 위한 추가적인 회로가 필요할 수 있다.
사용된 래치(211, 221, 222)들은 느린 프로세서의 신호들을 래치하여 시스템에 다음 클럭의 시작에서 신호가 전달되도록 하여 최대한의 타이밍 마진을 보장하게 된다. 또한 시스템과 일치된 클럭에 신호를 동기시킴으로서 타이밍 분석(Timing Analysis)이 쉽도록 한다.
도 3 은 본 발명의 일 실시 예에 대한 블록도이다. 도 3을 참조하면, 본 발명에 따른 시스템 버스 인터페이스 회로는, 도 2 에서와 같이 로컬 버스와 시스템 버스 사이에, 어드레스 및 데이타 래치 회로인 플립플롭들(311, 321, 322)와 컨트롤 회로인 플립플롭 및 논리회로(333) 등으로 구성된다.
도 4 는 본 발명의 일 실시 예에 대한 타이밍도이다. 도면을 참조하면, 로컬 버스 타이밍의 어드레스 신호의 시간 지연(425)을 볼 수 있다. 이 시간 지연(425)은 프로세서의 시간 지연을 나타낸다. 이 시간 지연(425)이 매우 크므로 이를 본 발명의 시스템 버스 인터페이스회로 없이 직접 시스템에 연결하여 사용하면 시간 지연이 1 사이클을 넘어갈 수도 있다. 이는 라이트 시에 셋업/홀드 위반(Setup/Hold violation)을 일으킬 수 있으며, 타이밍 분석(Timing Analysis)을 어렵게 한다. 본 발명의 시스템 버스 인터페이스 회로 없이 리드 시에는 셋업/홀드 위반을 야기하지는 않으나 데이타 래치 타이밍(436)에 래치할 데이타가 사용 가능하지 않으므로 다음 클럭(447)에서 래치하여야 한다. 이는 결국 리드 시에만 2 사이클 경로를 형성하므로 역시 타이밍 분석을 어렵게 한다. 그러나, 본 발명에 따른 시스템 버스 인터페이스를 사용할 경우는 시스템 버스에서 보았을 때 리드/라이트가 모두 1 사이클에서 동작을 하므로 타이밍 분석도 쉬워지며, 타이밍 마진도 많이 생기므로 더 큰 영역을 액세스할 수 있다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 반도체 장치의 프로세서를 포함하는 데이타 버스 회로에 있어서, 빠른 시스템 클럭에서 시간 지연이 발생하는 프로세서를 사용하는 경우 리드, 라이트가 모두 1 사이클에 동작하도록 하여, 프로세서에 의한 시간지연이 일어나지 않도록 하는 시스템 버스 인터페이스 회로를 제공할 수 있다.

Claims (6)

  1. 반도체 장치의 프로세서에 직접 연결되어 있는 로컬 버스와 로컬 버스의 한 브랜치로서 연결된 시스템 버스로 이루어진 데이타 버스 회로에 있어서,
    로컬 버스와 시스템 버스를 분리하는 래치 회로 및 컨트롤 회로를 포함하여 이루어진 것을 특징으로 하는 시스템 버스 인터페이스 회로.
  2. 제 1 항에 있어서, 상기 래치 회로는, 플립-플롭으로 구현되며, 느린 프로세서의 어드레스 및 데이타 신호들을 래치하여 시스템에 다음 클럭의 시작에서 신호가 전달되도록 하는 것을 특징으로 하는 시스템 버스 인터페이스 회로.
  3. 제 1 항에 있어서, 상기 컨트롤 회로는, 리드, 라이트 및 웨이트 신호를 포함하며, 프로세서의 컨트롤 신호를 시스템의 클럭에 동기시키는 것을 특징으로 하는 시스템 버스 인터페이스 회로.
  4. 제 1 항에 있어서, 상기 시스템 버스 인터페이스 회로는, 프로세서의 시간 지연을 래치 함으로서 시스템 버스에서 보았을 때 리드, 라이트가 모두 1 사이클에 동작하도록 하는 것을 특징으로 하는 시스템 버스 인터페이스 회로.
  5. 제 1 항에 있어서, 상기 시스템 버스 인터페이스 회로는, 타이밍 마진과 타이밍 분석이 용이하도록 시스템 버스의 교류 특성을 변경하는 것을 특징으로 하는 시스템 버스 인터페이스 회로.
  6. 제 5 항에 있어서, 상기 시스템 버스의 교류 특성을 변경시는 클럭에 동기된 레지스터를 구비하여 사용하는 것을 특징으로 하는 시스템 버스 인터페이스 회로.
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