KR960001987A - 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 - Google Patents

내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 Download PDF

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Abstract

데이타 프로세서에서, 내부 메모리는 명령 코드를 기억하고, 중앙 처리 장치는 메모리로부터 명령 코드를 판독하고 이 명령이 외부 터미널과 접속되어 있는 외부 메모리를 억세스 하기 위한 명령을 포함하는 경우 외부 억세스 요구를 발생한다.
버스 제어기는 이러한 요구에 응답하여 데이타 타이밍 신호 및 판독 그리고 기입 신호중 한 신호를 생성한다. 외부 어드레스 버스 및 외부 데이타 버스는 버스 제어기에 접속된다. 내부 어드레스 버스는 내부 어드레스 신호를 전달하기 위해 CPU에 접속된다. 선택 회로는 제1모드 스위칭 신호에 응답하여 외부 어드레스 버스 및 외부 데이타 버스 중 하나의 버스를 외부 터미널에 결합시키고 데이타 타이밍 신호 및 판독 그리고 기입 신호 중 어느 하나의 신호에 따라 외부 터미널과 접속되는 외부 데이타 버스에 의해 전달된 데이타 신호의 방향을 결정하고, 제2모드 스위칭 신호에 응답하여 데이타 타이밍 신호 및 판독 그리고 기입 신호의 부재시에 내부 어드레스 버스를 외부 터미널에 결합한다. 분리된 데이타 및 어드레스 터미널을 가진 외부 메모리에 대하여, 제2외부 터미널이 추가로 제공되어 선택 회로를 통하는 대신에 제2외부 터미널을 통해 외부 메모리의 어드레스 터미널에 직접 외부 어드레스 버스를 결합시킨다.

Description

내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 분리된 어드레스 및 데이타 터미널을 가진 외부 메모리와 함께 사용하기 위한 본 발명의 제2실시예에 따른 데이타 프로세서의 블럭도.
제6도는 제5도의 실시예의 동작 모드를 나타내는 타이밍도.

Claims (4)

  1. 명령 코드를 기억하는 내부 메모리(4), 상기 내부 메모리(4)로부터 명령 코드를 판독하고 상기 명령 코드가 외부 메모리를 억세스하기 위한 명령을 포함하고 있을 때 외부 억세스 요구를 발생시키는 중앙 처리 장치(1), 상기 요구에 응답하여 데이타 타이밍 신호 및 판독 그리고 기입 신호중 한 신호를 생성하는 버스 제어기(2), 상기 중앙 처리 장치에 의해 생성된 내부 어드레스 신호를 절달하는 내부 어드레스 버스(9-1), 상기 버스 제어기로 부터 외부 어드레스 신호를 전달하는 외부 어드레스 버스(9-2), 상기 버스 제어기에 대해 데이타 신호를 입출력하는 외부 데이타 버스(9-3), 상기 외부 메모리가 접속되는 외부 터미널(8), 및 제1모드 스위칭 신호에 응답하여 상기 외부 어드레스 버스(9-2) 및 상기 외부 데이타 버스(9-3)중 어느 하나의 버스를 상기 외부 터미널(8)에 결합하고, 상기 데이타 타이밍 신호 및 상기 판독 그리고 기입 신호중 어느 하나의 신호에 따라 상기 외부 터미널에 상기 외부 어드레스 버스 및 상기 외부 데이타 버스 중 어느 하나의 버스가 결합될 때 상기 외부 데이타 버스(9-2)에 의해 전달된 데이타 신호의 방향을 결정하고, 제2모드 스위칭 신호에 응답하여 상기 데이타 타이밍 신호 및 상기 판독 그리고 기입 신호의 부재시에 상기 내부 어드레스 버스(9-1)를 상기 외부 터미널(8)에 결합하는 선택 회로(5A,6A)를 구비하는 것을 특징으로 하는 데이타 프로세서.
  2. 제1항에 있어서, 상기 선택 회로는, 상기 데이타 타이밍 신호를 수신하는 제1인버터(15), 상기 판독 및 기입 신호를 수신하는 OR게이트(16), 상기 OR게이트의 출력 신호를 수신하는 제2안버터(31), 상기 OR게이트 및 상기 제1인버터의 출력 신호를 수신하는 제1AND 게이트(17), 상기 기입 신호 및 상기 데이타 타이밍 신호를 수신하는 제2AND 게이트(18), 상기 제2인버터의 출력 신호 및 상기 모드 스위칭 신호를 수신하는 제3AND 게이트(32), 상기 판독 신호 및 상기 데이타 타이밍 신호를 수신하는 제4AND 게이트(19), 및 상기 제1,제2 및 제3AND 게이트(17,18,32)의 출력 신호에 응답하여 상기 외부 터미널과 상기 외부 어드레스 버스(9-2)간에 제1경로를, 상기 외부 터미널과 상기 외부 데이타 버스(9-3)간에 제2경로를, 그리고 상기 외부 터미널과 상기 내부 어드레스 버스(9-2)간에 제1경로를, 상기 외부 터미널과 상기 외부 데이타 버스(9-3) 간에 제2경로를, 그리고 상기 외부 터미널과 상기 내부 어드레스 버스(9-1)간에 제3경로를 각각 설정하고, 상기 제4AND 게이트(19)의 출력 신호에 응답하여 상기 제2경로상의 데이타 신호의 방향을 결정하는 셀렉터(20-24,33)를 구비하는 것을 특징으로 하는 데이타 프로세서.
  3. 명령 코드를 기억하는 내부 메모리(4), 상기 내부 메모리(4)로부터 명령 코드를 판독하고 상기 명령 코드가 분리된 어드레스 및 데이타 터미널을 가진 외부 메모리를 억세스하기 위한 명령을 포함하고 있을 때 외부 억세스 요구를 발생시키는 중앙 처리 장치(1), 상기 요구에 응답하여 데이타 타이밍 신호 및 판독 그리고 기입신호중 한 신호를 생성하는 버스 제어기(2), 상기 중앙 처리 장치에 의해 생성된 내부 어드레스 신호를 전달하는 내부 어드레스 버스(9-1), 상기 버스 제어기에 대해 데이타 신호를 입출력하는 외부 데이타 버스(9-3), 상기 외부 메모리의 데이타 터미널이 접속되는 제1외부 터미널(8), 제1모드 스위칭 응답하여 상기 외부 데이타 버스(9-3)를 상기 외부 터미널(8)에 결합하고, 상기 데이타 타이밍 신호 및 상기 판독 그리고 기입 신홀중 어느 하나의 신호에 따라 상기 외부 데이타 버스(9-2)에 의해 전달된 데이타 신호의 방향을 결정하고, 제2모드 스위칭 신호에 응답하여 상기 데이타 타이밍 신호 및 상기 판독 그리고 기입 신호의 부재시에 상기 내부 어드레스 버스(9-1)를 상기 제1외부 터미널(8)에 결합하는 선택 회로(5B,6B), 상기 외부 메모리의 어드레스 터미널이 접속되는 제2외부 터미널(35), 및 상기 제2외부 터미널(35)에 접속되어 상기 버스 제어기로부터 외부 어드레스 신호를 전달하는 외부 어드레스 버스(9-2)를 구비하는 것을 특징으로 하는 데이타 프로세서.
  4. 제3항에 있어서, 상기 선택 회로는, 상기 판독 및 기입 신호를 수신하는 OR 게이트(16), 상기 OR 게이트의 출력 신호를 수신하는 인버터(31), 상기 기입 신호 및 상기 데이타 타일밍 신호를 수신하는 제1 AND 게이트(18), 상기 제2인버터의 출력 신호 및 상기 모드 스위칭 신호를 수신하는 제2 AND 게이트(32), 상기 판독 신호 및 상기 데이타 타이밍 신호를 수신하는 제3 AND 게이트(19), 및 상기 제1 및 제2AND 게이트(18,32)의 출력 신호에 응답하여 상기 외부 터미널과 상기 외부 데이타 버스(9-3)간에 제1경로를, 상기 외부 터미널과 상기 내부 어드레스 버스(9-1)간에 제2경로를 각각 설정하고, 상기 제3AND 게이트(19)의 출력신호에 응답하여 상기 제1경로상의 데이타 신호의 방향을 결정하는 셀렉터(21~24,33)를 구비하는 것을 특징으로 하는 데이타 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950015662A 1994-06-15 1995-06-14 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 KR100206680B1 (ko)

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