KR100206680B1 - 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 - Google Patents

내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 Download PDF

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Abstract

데이터 프로세서에서, 내부 메모리는 명령 코드를 기억하고, 중앙 처리 장치는 메모리로부터 명령 코드를 판독하고 이 명령이 외부 터미널과 접속되어 있는 외부 메모리를 엑세스 하기 위한 명령을 포함하는 경우 외부 엑세스 요구를 발생한다. 버스 제어기는 이러한 요구에 응답하여 데이터 타이밍 신호 및 판독 그리고 기입 신호중 한 신호를 생성한다. 외부 어드레스 버스 및 외부 데이터 버스는 버스 제어기에 접속된다. 내부 어드레스 버스는 내부 어드레스 신호를 전달하기 위해 CPU에 접속된다. 선택 회로는 제1 모드 스위칭 신호에 응답하여 외부 어드레스 버스 및 외부 데이터 버스 중 하나의 버스를 외부 터미널에 결합시키고 데이터 타이밍 신호 및 판독 그리고 기입 신호 중 어느 하나의 신호에 따라 외부 터미널과 접속되는 외부 데이터 버스에 의해 전달된 데이터 신호의 방향을 결정하고, 제2 모드 스위칭 신호에 응답하여 데이터 타이밍 신호 및 판독 그리고 기입 신호의 부재시에 내부 어드레스 버스를 외부 터미널에 결합한다. 분리된 데이터 및 어드레스 터미널을 가진 외부 메모리에 대하여 제2 외부 터미널이 추가로 제공되어 선택 회로를 통하는 대신에 제2 외부 터미널을 통해 외부 메모리의 어드레스 터미널에 직접 외부 어드레스 버스를 결합시킨다.

Description

내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이터 프로세서
제1도는 공통 어드레스/데이타 터미널을 가진 외부 메모리에 사용하기 위한 종래의 데이터 프로세서의 블록도.
제2도는 공통 어드레스/데이터 터미널을 가진 외부 메모리에 사용하기 위한 본 발명의 제1 실시예에 따른 데이터 프로세서의 블록도.
제3도는 제2도의 셀렉터 및 셀렉터 제어기의 논리 상태를 나타내는 진리표.
제4도는 제2도의 실시예의 동작 모드를 나타내는 타이밍도.
제5도는 분리된 어드레스 및 데이터 터미널을 가진 외부 메모리에 사용하기 위한 본 발명의 제2 실시예에 따른 데이터 프로세서의 블록도.
제6도는 제5도의 실시예의 동작 모드를 나타내는 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 중앙 처리 장치 2 : 버스 제어기
3 : 페치 포인터 4 : 내부 판독 전용 메모리
7 : 인터페이스
본 발명은 데이터 프로세서에 관한 것으로, 특히 데이터 프로세서의 동작을 모니터 하는 기술에 관한 것이다.
데이터 프로세서는 내부 판독 전용 메모리 및 중앙 처리 장치 외에, 외부 메모리를 제어하는 버스 제어기, 및 복수의 데이터 입력/출력 터미널을 구비한다.
종래의 데이터 프로세서(제1도)에서는, 중앙 처리 장치(1)가 명령을 실행할 때 페치 포인터(3)에 의해 특정화된 어드레스 신호를 16 비트 폭의 내부 ROM 어드레스 버스(9-1)로 내고, 어드레스 신호에 의해 특정화된 내부 ROM(4)의 위치로부터 내부 ROM 데이터 버스(9-4)를 통해 대응하는 명령 코드를 판독하여, 이 명령 코드가 외부 또는 내부 액세스 명령인지를 판단하기 위해 명령 코드를 디코드한다. 이 명령이 외부 엑세스 명령이면, CPU가 외부 요구 라인(11)을 통해 버스 제어기(2)로 요구 신호를 제공하여 도시 생략된 외부 메모리를 액세싱하기 위한 외부 버스 사이클을 발생시킨다. 도시 생략된 외부 메모리는 어드레스/데이터 터미널(8)에 접속되어 있다.
외부 버스 사이클은 어드레스 서브 사이클 및 데이터 서브 사이클로 구성된다. 어드레스 서브 사이클 동안에는, 16비트 폭의 버스(9-2)를 통해 외부 메모리로 외부 어드레스 신호가 공급되고, 데이터 서브 사이클 동안에는 16비트 폭의 버스(9-3)를 통해 외부 메모리에 대해 외부 데이터 신호가 판독된다. 이들 신호들의 버스 제어기(2)에 대한 제공은 버스 제어기(2)에 접속된 셀렉터 제어기(6)에 의해 제어되는 셀렉터(5)를 통해서 이루어진다. 판독 및 기입 동작에 있어서 버스 제어기(2)가 터미널(R) 및 터미널(W), 그리고 터미널(DT)에 논리-1을 인가한다. 터미널(R) 및 터미널(W), 그리고 터미널(DT)의 논리 상태에 따라, 셀렉터 제어기(6)가 외부 어드레스(XA), 외부 기입 데이터(XWD), 및 외부 판독 데이터(XRD) 선택 신호 중 하나를 생성한다.
기입 동작을 행하는 어드레스 서브 사이클 동안에는 터미널(DT) 및 터미널(W)은 각각 논리-0 및 논리-1 상태이고, 인버터(15) 및 OR 게이트(16)의 출력에 논리-1을 발생시켜서 AND 게이트(17)을 동작시켜 외부 어드레스(XA) 선택 신호를 생성한다. 이 선택 신호는 OR 게이트(22)를 통해 3-상태 버퍼(23)에 버스(9-2) 상의 16 비트 어드레스 신호를 결합시키는 셀렉터(5)의 AND(20)에 인가된다. 3-상태 버퍼(23)의 동작은 셀렉터 제어기(6)의 AND 게이트(19)의 출력 상태에 의해 제어된다. 3-상태 버퍼(23)는 AND 게이트(19)의 출력이 논리-0 상태일 때만 그 출력 터미널로 그의 16비트 입력 신호를 통과시키는 게이트로서 작용한다. 그 외에는 3 상태 버퍼(23)는 그의 출력 터미널이 고임피턴스 상태로 구동되는 턴-오프 상태로 스위치된다. 터미널(DT)가 현재 논리-0 상태이므로, AND 게이트(19)는 논리-0 상태이고, 3 상태 버퍼(23)는 턴온되어 인터페이스(7) 및 터미널(8)을 통해 어드레스 신호를 외부 메모리로 전달한다. 후속 기입 동작 동안에는, DT 터미널이 논리-1로 스위치되고 AND 게이트(18)가 동작되어 셀렉터(5)의 AND 게이트(21)에 결합된 외부 기입 데이터(XWD) 선택 신호를 발생하고, 이때 데이터 버스(9-3) 상의 16비트 기입 데이터 신호가 선택되어 OR 게이트(22), 버퍼(23), 인터페이스(7) 및 터미널(8)을 통해 외부 메모리에 결합된다. 어드레스 서브 사이클 이후에 판독 동작이 개시되면, DT 터미널은 논리-1로 스위치되고 AND 게이트(19)가 동작되어 외부 기입 데이터(XRD) 선택 신호에 대응하는 논리-1이 생성된다. 이 신호는 3-상태 버퍼(24) 및 3-상태 버퍼(23)에 결합된다. 버퍼(23)의 출력이 고임피던스 상태로 스위치되면, 버퍼(24)는 데이터 버스(9-3)에 터미널(8) 및 인터페이스(7)을 통해 외부 메모리부터 판독된 판독 데이터 신호를 인가하기 위한 게이트로서 작용할 수 있다. 버퍼(24)는 AND 게이트(19)의 출력이 논리-0인 시간 동안에는 고출력 임피던스를 나타내어, 버퍼(23)로부터의 기입 데이터 신호가 데이터 버스(9-3)에 결합되지 않도록 한다.
한편, 회로 내 in-circuit 디버깅을 할 수 있도록 하기 위해서는 내부 메모리의 동작을 모니터하는 것이 유용하다. 외부 메모리와 관련된 상황은 어드레스/데이터 터미널(8)에 모니터 장치를 설치하는 것만으로 간단하게 모니터할 수 있지만, 내부 ROM(4)의 모니터링은 현재 2가지 방법 중 하나로 행해지고 있다.
제1 방법에 따르면, 데이터 프로세서에 모드 스위칭 터미널(10) 및 16-비트의 범용 입력/출력 터미널(13)을 설치하는 것이다. 모드 스위칭 신호는 내부 ROM 어드레스 버스(9-1) 또는 범용 I/O 포트(14)를 터미널(13)에 선택 접속하기 위한 터미널(10)에 인가된다. 특히, 모드 스위칭 신호가 논리-0일 때 포트(14)는 범용 터미널(13)에 결합된다. 모드 스위칭 신호가 논리-1일 때 어드레스 버스(9-1)는 내부 ROM 어드레스를 외부 메모리로 송출하도록 터미널(13)에 접속된다. ROM(4)과 관련된 상황은 터미널(13)에 모니터 장치를 설치함으로써 모니터된다.
그러나, 디버그를 할 때, 범용 터미널은 초기에 의도된 방식대로 사용되지 않아 문제가 발생된다. 전적으로 모니터링 목적으로 새로운 터미널을 설치하는 것은 추가의 공간 및 비용 발생을 초래하기 때문에 실제적이지 못하다.
제2도의 종래의 방법은 트랩(trap) 명령을 사용하는 것이다. 트랩 명령의 기능은 현재 실행되는 어드레스를 스택에 세이브해두고 트랩 명령을 실행하는 트랩 프로그램의 위치로 점프하게 제어할 수 있도록 하는 것이다. 특히, 트랩 명령은 내부 ROM(4)의 명령 코드의 간격마다 설치된다. 각 트랩 명령이 실행될 때는 예외 처리가 행해지고 실행될 ROM(4)의 어드레스가 외부 메모리의 스택 영역에 세이브된다. 이 스택 영역이 모니터의 주안점이다. 그러나, 실제로는 루틴계(per-routine basis) 마다 트랩 명령을 두기 때문에, 제2의 방법은 결국 가시성(visibility)이 저하된다. 또 다른 결점은, 트랩 명령을 둠으로써 프로그램 양이 증가하고, 메모리의 이용 효율이 떨어진다는 점이다. 더욱이, 트랩 명령이 실행될 때마다, 프로그램으로의 복귀 제어에 시간이 많이 걸린다. 따라서, 각 트랩 명령의 실행 후에 프로그램의 실행이 일시 중단되므로 실시간 실행에 손실을 초래한다.
본 발명의 목적은 터미널의 증가 및 실시간 실행의 손실없이 내부 및 외부 메모리 양자와 관련된 상황을 모니터할 수 있는 데이터 프로세서를 제공하는 것이다.
본 발명의 제1 양태에 따른 데이터 프로세서는, 명령 코드를 기억하는 내부 메모리, 내부 메모리로부터 명령 코드를 판독하여 이 명령 코드가 외부 메모리를 액세스하기 위한 명령을 포함하고 있는 경우에 외부 엑세스 요구를 발생하는 중앙 처리 장치, 상기 요구에 응답하여 데이터 타이밍 신호, 및 판독 및 기입 신호 중 어느 한 신호를 생성하기 위한 버스 제어기, 상기 중앙 처리 장치에 의해 생성된 내부 어드레스 신호를 전달하는 내부 어드레스 버스, 상기 버스 제어기로부터 외부 어드레스 신호를 전달하는 외부 어드레스 버스, 버스 제어기에 대한 데이터 신호를 전달하는 외부 데이터 버스, 및 외부 메모리가 접속되는 외부 터미널을 구비한다. 제1 모드 스위칭 신호에 응답하여 외부 어드레스 버스 및 외부 데이터 버스 중 하나의 버스를 외부 터미널에 결합하고, 데이터 타이밍 신호, 및 판독 및 기입 신호 중 하나의 신호에 따라 외부 터미널에 외부 어드레스 버스 및 외부 데이터 버스 중 하나의 버스가 결합될 때 외부 데이터 버스에 의해 전달된 데이터 신호의 방향을 결정하며, 그리고 제2 모드 스위칭 신호에 응답하여 데이터 타이밍 신호, 및 판독 및 기입 신호의 부재시의 외부 터미널에 내부 어드레스 버스를 결합하는 셀렉팅 회로(selecting circuit)가 제공된다.
본 발명의 제2 양태에 따른 데이터 프로세서는 명령 코드를 기억하는 내부 메모리, 내부 메모리로부터 명령 코드를 판독하여 이 명령 코드가 개별 어드레스 및 데이터 터미널을 가진 외부 메모리를 엑세스 하기 위한 명령을 포함하고 있을 때에 외부 액세스 요구를 생성하는 중앙 처리 장치, 상기 요구에 응답하여 데이터 타이밍 신호, 및 판독 및 기입 신호 중 어느 한 신호를 생성하는 버스 제어기, 상기 중앙 처리 장치에 의해 생성된 내부 어드레스 신호를 전달하는 내부 어드레스 버스, 버스 제어기에 대해 데이터 신호를 전달하는 외부 데이터 버스, 외부 메모리의 데이터 터미널이 접속된 제2 외부 터미널을 구비한다. 외부 메모리의 어드레스 테미널이 접속될 수 있도록 하는 제2외부 터미널이 제공된다. 외부 어드레스 버스는 제2 외부 터미널에 접속되어 버스 제어기로부터의 외부 어드레스 신호를 외부 메모리로 전달하는 기능을 한다. 제1 모드 스위칭 신호에 응답하여 외부 데이터 버스를 외부 터미널에 결합하고, 데이터 타이밍 신호, 및 판독 및 기입 신호 중 어느 하나의 신호에 따라 외부 데이터 버스에 의해 전달된 데이터 신호의 방향을 결정하고, 제2 모드 스위칭 신호에 응답하여 데이터 타이밍 신호, 및 판독 및 기입 신호의 부재시에 제1 외부 터미널에 내부 어드레스 버스를 결합하는 셀렉팅 회로가 제공된다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하도록 하겠다.
제2도를 참조하면, 제2도에는 본 발명의 제1 실시예에 따른 데이터 프로세서가 도시되어 있으며, 제1도의 부분들과 대응하는 부분에는 제1도에서 사용된 동일한 참조 부호들이 부여되어 있다. 데이터 프로세서는 모드 스위칭 터미널(30), 셀렉터(5A) 및 셀렉터 제어기(6A)를 포함한다. 셀렉터 제어기(6A)가 종래의 셀렉터 제어기(6)와 다른점을 OR 게이트(16)의 출력에 인버터(31)를 포함하고 내부 ROM 어드레스(IRA) 선택 신호를 생성하기 위해 OR 게이트(16)의 출력과 터미널(30)로부터의 모드 스위칭 신호를 수신하는 AND 게이트(32)를 포함하고 있다는 점이다. 셀렉터(5A)는 또한 OR 게이트(22)를 통해 내부 ROM 어드레스 버스(9-1)를 3-상태 버퍼(23)에 결합하기 위해 IRA 선택 신호를 수신하는 AND 게이트(33)를 포함한다.
터미널(30)에서 모드 스위칭 신호의 논리 상태가 0이고, 데이터 프로세서가 외부 메모리를 엑세스하는 중이면 버스(9-2, 9-3) 상의 외부 어드레스 및 데이터 신호는 제3도의 진리표에 나타낸 방식으로 터미널(8)을 통해 외부 메모리에 대해 판독된다. 보다 상세하게, 터미널(R)에 1이 제공될 때, 터미널(DT)가 논리-0이면 AND 게이트(17)가 논리-1 출력을 생성하고, 이것이 외부 어드레스(XA) 선택 신호로서 AND 게이트(20)에 공급된다. 어드레스 버스(9-2) 상의 어드레스 신호는 터미널(8)에 접속될 수 있는 도시 생략된 외부 메모리에 공급된다. 터미널(R)에 1이 제공될 때 터미널(DT)이 논리-1이면 AND 게이트(19)가 외부 판독 데이터(XRD) 선택 신호로서 버퍼(23, 24)에 접속되는 논리-1 출력을 생성하게 되어 외부 메모리로부터의 데이터가 데이터 버스(9-3)에 결합될 수 있다. 터미널(W)에 1이 제공될 때 터미널(DT)가 논리-0이면 AND 게이트(17)가 논리-1 출력을 생성하고, 이것이 판독 동작의 경우에서와 동일한 방식으로 외부 어드레스(XA) 선택 신호로서 AND 게이트(20)에 공급되고, 대응 어드레스 신호가 외부 메모리에 공급된다. 이어서, 터미널(W)에 1이 제공될 때 터미널(DT)가 논리-1이면 AND 게이트(18)가 외부 기입 데이터(XRD) 선택신호로서 AND 게이트(21)에 결합되는 논리-1 출력을 생성하여 버스(9-3)상의 데이터가 외부 메모리에 공급될 수 있게 한다. 모든 터미널(R, W, DT)이 논리-0이면, 셀렉터(5A)에는 어떤 선택 신호도 공급되지 않는다.
터미널(30)에서의 모드 스위칭 신호의 논리 상태가 1이고, 데이터 프로세서는 외부 메모리를 엑세스하는 중이면, 셀렉터 제어기(6A)는 상술한 방식으로 신호(XA, XWD, XRD)를 생성한다. 모드 스위칭 터미널(30)이 논리-1이고, 모든 터미널(R, W, DT)이 논리-0이면, 셀렉터 제어기(6A)는 진리표의 최우측 컬럼에 표시한 바와 같이 AND 게이트(32)로부터의 내부 ROM 어드레스(IRA)선택 신호외에는 어떤 신호도 생성하지 않는다.
제4도에 도시한 타이밍도는 모드 스위칭 신호 터미널(30)이 내부 ROM 어드레스 출력 모드로 시스템을 동작시키는 논리-1일때의 제2도의 신호의 논리 상태를 나타낸 것이다. 제4도는 외부 엑세스 모드와 내부 ROM 어드레스 모드간의 전이 상태를 나타낸다.
기간(41-1) 동안, 내부 ROM 어드레스(IRA) 선택 신호가 생성되고, 내부 ROM 어드레스 신호(40-1 40-2, 40-3)는 외부 엑세스 모드가 개시되기 전에 터미널(8)을 통해 데이터 프로세서로부터 외부 메모리로 판독되고 어드레스신호(40-4, 40-5)는 외부 액세스 모드가 종료된 후에 외부 메모리로 공급된다.
외부 기입 명령 코드가 내부 ROM 어드레스 신호(40-2)에 의해 특정화된 위치에 기억된 경우 CPU(1)가 이러한 명령코드를 디코드하여 클럭 순간(t1)에서 외부 액세스 요구 라인(11)을 활성화시킨다. 다음 클럭 타이밍(t2)에 응답하여, 어드레스 서브 사이클(41-2)이 개시되고 터미널(w)이 1로 변경된다. 버스 제어기(2)의 터미널(DT)이 시간(t3)까지 논리-0 상태를 유지함으로 AND 게이트(32)의 출력이 논리-0로 스위치되어 내부 ROM 어드레스(IRA) 선택 신호가 존재하지 않게되고 AND게이트(17)의 출력에서 외부어드레스(XA)선택신호가 나타나게 된다. 따라서, 어드레스 버스(9-2) 상의 외부 어드레스 신호(42)가 외부 메모리에 공급된다.
다음 클럭 타이밍(t2)에 응답하여, 데이터 서브 사이클(41-3)이 개시된다. 이 서브 사이클 동안, 터미널(DT)의 논리 상태가 1로 변경되어 AND 게이트(19)의 출력이 논리-1로 스위치됨으로써 데이터 버스(9-3) 상의 데이터 신호(43)가 외부 메모리에 공급된다. 데이터 서브 사이클(41-3)의 종료시에 터미널(W)의 논리 상태는 0로 변경되고 다시 AND 게이트(32)의 출력이 1로 변경됨으로써 버스(9-1)의 상의 내부 ROM 어드레스 신호(40-4, 40-5)가 연속적으로 터미널(8)에 공급된다.
본 발명은 또한 분리된 데이터 및 어드레스 터미널을 가진 외부 메모리용으로도 사용될 수 있다. 이를 위해, 제5도에 본 발명의 제2 실시예가 도시되어 있다. 이 실시예에서, 데이터 프로세서는 인터페이스(34), 외부 어드레스 터미널(35), 셀렉터(5B) 및 셀렉터 제어기(6B)를 포함한다. 어드레스/데이터 터미널(8)은 도시 생략된 외부 메모리의 데이터 터미널에 접속되고, 어드레스 터미널(35)은 외부 메모리의 어드레스 터미널에 접속된다. 제2 실시예가 제1 실시예와 다른점으로서는 어드레스 버스(9-2)가 인터페이스(34)를 통해 외부 어드레스 터미널(35)에 접속되어 있다는 점이다. 이로부터 제5도의 셀렉터 제어기(6B) 및 셀렉터(5B)에는 제2도의 AND 게이트(17, 20), 그리고 인버터(15)가 사용될 필요가 없음을 알 수 있다.
따라서, 터미널(8)을 통해 외부 메모리에 대한 엑세싱을 위해 셀렉터 제어기로부터의 외부 어드레스(XA) 선택 신호를 생성하는 대신에 제6도에 도시한 바와 같이 클럭 타이밍(t2)에서 외부 어드레스 터미널(35)을 통해 버스 제어기(2)가 버스(9-2) 상에 어드레스 신호(42)를 공급한다.

Claims (4)

  1. 명령 코드를 저장하는 내부 메모리(4), 상기 내부 메모리로부터 명령 코드를 판독하고 상기 명령 코드가 외부 메모리에 엑세스하는 명령을 포함하는 경우 외부 엑세스 요구를 발생시키는 중앙 처리 장치(1), 상기 요구에 응답하여 데이터 타이밍 신호 및 판독 및 기록 신호를 발생시키는 버스 제어기(2), 상기 중앙 처리 장치(1)에 의해서 발생된 내부 어드레스 신호를 전달하는 내부 어드레스 버스(9-1), 상기 버스 제어기(2)로부터의 외부 어드레스 신호를 전달하는 외부 어드레스 버스(9-2), 상기 버스 제어기(2)에 대하여 데이터 신호를 전달하는 외부 데이터 버스(9-3), 상기 외부 메모리가 접속된 외부 터미널(8), 상기 데이터 타이밍 신호 및 상기 판독 또는 기록 신호에 응답하여 제1 모드 스위칭 신호의 존재시에 상기 외부 메모리가 판독 혹은 기록 모드 중 어느 하나의 모드로 엑세스되었다는 제1 결정을 하고, 제2 모드 스위칭 신호의 존재시에 상기 판독 혹은 기록 모드의 어느쪽 모드로도 엑세스되지 않았다는 제2 결정을 하는 결정수단(6A), 및 상기 제1 결정에 응답하여 상기 외부 터미널(8)에 상기 외부 어드레스 버스(9-2) 및 상기 내부 데이터 버스(9-2)를 연속적으로 결합하고 상기 제2 결정에 응답하여 상기 내부 어드레스 버스(9-1)를 결합하는 셀렉터 수단(5A)을 포함하는 데이터 프로세서.
  2. 제1항에 있어서, 상기 결정 수단(6A)은 상기 데이터 타이밍 신호를 수신하는 제1 인버터(15), 상기 판독 및 기록 신호를 수신하는 OR 게이트(16), 상기 OR 게이트(16)의 출력 신호를 수신하는 제2 인버터(31), 상기 OR 게이트(16) 및 상기 제1 인버터(15)의 출력 신호들을 수신하는 제1 AND 게이트(17), 상기 기록 신호 및 상기 데이터 타이밍 신호를 수신하는 제2 AND 게이트(18), 상기 제2 인버터(31)의 출력 신호 및 상기 제1 및 제2 모드 스위칭 신호를 수신하는 제3 AND 게이트(32), 및 상기 판독 신호 및 상기 데이터 타이밍 신호를 수신하는 제4 AND 게이트(19)를 포함하며, 상기 셀렉터 수단(5A)는 상기 제1, 제2 및 제3 AND 게이트(17, 18, 32)의 각 출력된 신호들에 응답하여 상기 외부 터미널(8)과 상기 외부 어드레스 버스(9-2)간의 제1 경로(20, 22, 23), 상기 외부 터미널(8)과 상기 외부 데이터 버스(9-3)간의 제2 경로(21, 22, 23), 그리고 상기 외부 터미널(8)과 상기 내부 어드레스 버스(9-1)간의 제3 경로(33, 23, 23)을 설정하고, 상기 제4 AND 게이트(19)의 출력 신호에 응답하여 상기 제2 경로(21, 22, 23)상의 상기 데이터 신호의 방향을 결정하는 데이터 프로세서.
  3. 명령 코드를 저장하는 내부 메모리(4), 상기 내부 메모리(4)로부터 상기 명령 코드를 판독하고 상기 명령 코드가 분리된 어드레스 및 데이터 터미널을 가진 외부 메모리에 엑세스하는 명령을 포함하는 경우 외부 엑세스 요구를 발생시키는 중앙 처리 장치(1), 상기 요구에 응답하여 데이터 타이밍 신호 및 판독 및 기록 신호를 발생시키는 버스 제어기(2), 상기 중앙 처리 장치(1)에 의해서 발생된 내부 어드레스 신호를 전달하는 내부 어드레스 버스(9-1), 상기 버스 제어기(2)에 대하여 데이터 신호를 전달하는 외부 데이터 버스(9-3), 상기 외부 메모리의 데이터 터미널이 접속된 제1 외부 터미널(8) 상기 데이터 타이밍 신호 및 상기 판독 또는 기록 신호에 응답하여 제1 모드 스위칭 신호의 존재시에 상기 외부 메모리가 판독 혹은 기록 모드 중 어느 하나의 모드로 액세스되었다는 제1 결정을 하고, 제2 모드 스위칭 신호의 존재 시에 상기 외부 메모리가 상기 판독 혹은 기록 모드의 어느쪽 모드로도 엑세스되지 않았다는 제2 결정을 하는 결정 수단(6B), 상기 제1 결정에 응답하여 상기 제1 외부 터미널(8)에 상기 외부 데이터 버스(9-3)를 결합하고, 상기 제2 결정에 응답하여 상기 외부 터미널(8)에 상기 내부 어드레스 버스(9-1)를 결합하는 셀렉터 수단(5B), 상기 외부 메모리의 상기 어드레스 터미널이 접속되어 있는 제2 외부 터미널(35), 및 상기 제2 외부 터미널(35)에 접속되어 상기 버스 제어기(2)로부터의 외부 어드레스 신호를 전달하는 외부 어드레스 버스(9-2)를 포함하는 데이터 프로세서.
  4. 제3항에 있어서, 상기 결정 수단(6B)은 상기 판독 및 기록 신호를 수신하는 OR 게이트(16), 상기 OR 게이트(16)의 출력 신호를 수신하는 인버터(31), 상기 기록 신호 및 상기 데이터 타이밍 신호를 수신하는 제1 AND 게이트(18), 상기 인버터(31)의 출력 신호 및 상기 제1 및 제2 모드 스위칭 신호를 수신하는 제2 AND 게이트(32), 및 상기 판독 신호 및 상기 데이터 타이밍 신호를 수신하는 제3 AND 게이트(19)를 포함하고, 상기 셀렉터 수단(5B)은 상기 제1 및 제2 AND 게이트(18, 32)의 각 출력 신호들에 응답하여 상기 제1 외부 터미널(8)과 상기 외부 데이터 버스(9-3)간의 제1 경로(21, 22, 23), 상기 제1 외부 터미널(8)과 상기 내부 어드레스 버스(9-1)간의 제2 경로(33, 22, 23)를 설정하고, 상기 제3 AND 게이트(19)의 출력 신호에 응답하여 상기 제1 경로(21, 22, 23)상의 상기 데이터 신호의 방향을 결정하는 데이터 프로세서.
KR1019950015662A 1994-06-15 1995-06-14 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서 KR100206680B1 (ko)

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